JPH07249697A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPH07249697A JPH07249697A JP6041450A JP4145094A JPH07249697A JP H07249697 A JPH07249697 A JP H07249697A JP 6041450 A JP6041450 A JP 6041450A JP 4145094 A JP4145094 A JP 4145094A JP H07249697 A JPH07249697 A JP H07249697A
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- JP
- Japan
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- insulating film
- gate
- semiconductor memory
- floating gate
- memory device
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Abstract
(57)【要約】
【目的】 長期信頼性を確保しながら、素子特性のばら
つきの影響を大幅に減少させることにより、高集積化を
可能とする不揮発性半導体メモリ装置を提供する。 【構成】 不揮発性半導体メモリ装置において、後酸化
工程におけるゲートバーズビークをシリコン基板と浮遊
ゲート間の第１の絶縁膜側で大きく、浮遊ゲートと制御
ゲート間の第２の絶縁膜側で小さく形成する。このため
に浮遊ゲートとなる多結晶シリコン膜の上側の不純物濃
度を、下側の不純物濃度よりも低くしている。また、こ
の多結晶シリコン膜の上面に窒化膜を形成することによ
り同様の効果を得ることができる。
つきの影響を大幅に減少させることにより、高集積化を
可能とする不揮発性半導体メモリ装置を提供する。 【構成】 不揮発性半導体メモリ装置において、後酸化
工程におけるゲートバーズビークをシリコン基板と浮遊
ゲート間の第１の絶縁膜側で大きく、浮遊ゲートと制御
ゲート間の第２の絶縁膜側で小さく形成する。このため
に浮遊ゲートとなる多結晶シリコン膜の上側の不純物濃
度を、下側の不純物濃度よりも低くしている。また、こ
の多結晶シリコン膜の上面に窒化膜を形成することによ
り同様の効果を得ることができる。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体メモリ装
置に関する。
置に関する。
【０００２】
【従来の技術】不揮発性メモリの中には、中間電極とし
ての浮遊ゲートとその上方に制御ゲートを有し、この制
御ゲートによって電界をかけ、トンネル効果によって浮
遊ゲートに電荷を注入し、あるいは電荷を抜くことによ
り電気的な書き込み及び消去を可能にする二重ゲート構
造のものがある。
ての浮遊ゲートとその上方に制御ゲートを有し、この制
御ゲートによって電界をかけ、トンネル効果によって浮
遊ゲートに電荷を注入し、あるいは電荷を抜くことによ
り電気的な書き込み及び消去を可能にする二重ゲート構
造のものがある。
【０００３】この構造では、浮遊ゲートとなる多結晶シ
リコンの層が酸化膜に挟まれており、ドレイン近傍で発
生した電子または正孔は、ファウラー・ノルトハイム効
果により浮遊ゲートに注入される。この結果、浮遊ゲー
トの帯電に伴って、逆の電荷がチャネル領域の半導体表
面に誘起され、ソース・ドレイン間の導通状態が決ま
る。
リコンの層が酸化膜に挟まれており、ドレイン近傍で発
生した電子または正孔は、ファウラー・ノルトハイム効
果により浮遊ゲートに注入される。この結果、浮遊ゲー
トの帯電に伴って、逆の電荷がチャネル領域の半導体表
面に誘起され、ソース・ドレイン間の導通状態が決ま
る。
【０００４】現在、二重ゲート型不揮発性メモリは、Ｎ
ＡＮＤ型の４メガビットのＬＳＩが主流であり、１６メ
ガビットのものの開発が進んでいる。
ＡＮＤ型の４メガビットのＬＳＩが主流であり、１６メ
ガビットのものの開発が進んでいる。
【０００５】このような不揮発性メモリにおいては絶縁
膜の信頼性が重要であるが、高集積化、微細化が進む中
でこれを確保するのは困難となりつつある。
膜の信頼性が重要であるが、高集積化、微細化が進む中
でこれを確保するのは困難となりつつある。
【０００６】絶縁膜の信頼性を損なう要因の一つとして
は、素子の幾何学的形状のばらつきが考えられ、このば
らつきによって設計以上に電界がかかり、過大電流や寿
命の短縮化が起こるものと考えられている。
は、素子の幾何学的形状のばらつきが考えられ、このば
らつきによって設計以上に電界がかかり、過大電流や寿
命の短縮化が起こるものと考えられている。
【０００７】そこでメモリ素子の加工の過程の中で、ゲ
ート加工後に絶縁膜の損傷を回復させて長期信頼性を確
保するために、後酸化を行うことが提案されている。
ート加工後に絶縁膜の損傷を回復させて長期信頼性を確
保するために、後酸化を行うことが提案されている。
【０００８】
【発明が解決しようとする課題】しかしながら、この後
酸化工程においてゲートバーズビークと呼ばれる厚さの
増加が、シリコン基板と浮遊ゲート間の絶縁膜、及び浮
遊ゲートと制御ゲート間の絶縁膜に生じる。これは、制
御ゲートと浮遊ゲートの間の容量結合の割合を変化さ
せ、素子特性にばらつきを与えるという問題を生じる。
酸化工程においてゲートバーズビークと呼ばれる厚さの
増加が、シリコン基板と浮遊ゲート間の絶縁膜、及び浮
遊ゲートと制御ゲート間の絶縁膜に生じる。これは、制
御ゲートと浮遊ゲートの間の容量結合の割合を変化さ
せ、素子特性にばらつきを与えるという問題を生じる。
【０００９】本発明の目的は、後酸化工程において生じ
るゲートバーズビークによって素子特性のばらつきの影
響を受けにくく、信頼性の高い不揮発性半導体メモリ装
置を提供することである。
るゲートバーズビークによって素子特性のばらつきの影
響を受けにくく、信頼性の高い不揮発性半導体メモリ装
置を提供することである。
【００１０】
【課題を解決するための手段】本発明によれば、半導体
基板表面に形成されたチャネル領域上に第１の絶縁膜、
浮遊ゲート、第２の絶縁膜、制御ゲートを順次積層した
積層構造を有する不揮発性半導体メモリ装置において、
前記第２の絶縁膜の中央部に対する端部の膜厚増加が、
前記第１の絶縁膜の中央部に対する端部の膜厚増加より
も少ないことを特徴とする。
基板表面に形成されたチャネル領域上に第１の絶縁膜、
浮遊ゲート、第２の絶縁膜、制御ゲートを順次積層した
積層構造を有する不揮発性半導体メモリ装置において、
前記第２の絶縁膜の中央部に対する端部の膜厚増加が、
前記第１の絶縁膜の中央部に対する端部の膜厚増加より
も少ないことを特徴とする。
【００１１】前記浮遊ゲートは前記第１の絶縁膜側で高
く、前記第２の絶縁膜側で低い不純物濃度勾配を有する
多結晶シリコン膜であると良い。
く、前記第２の絶縁膜側で低い不純物濃度勾配を有する
多結晶シリコン膜であると良い。
【００１２】また、前記浮遊ゲートと前記第２の絶縁膜
との界面、及び前記制御ゲートと前記第２の絶縁膜との
界面にそれぞれ窒化膜が形成されていても良い。
との界面、及び前記制御ゲートと前記第２の絶縁膜との
界面にそれぞれ窒化膜が形成されていても良い。
【００１３】
【作用】本発明にかかる不揮発性半導体メモリ装置にお
いては、浮遊ゲートに対して上部の第２の絶縁膜側には
ゲートバーズビークが小さく形成され、下部の第１の絶
縁膜側では大きく形成されている。
いては、浮遊ゲートに対して上部の第２の絶縁膜側には
ゲートバーズビークが小さく形成され、下部の第１の絶
縁膜側では大きく形成されている。
【００１４】このような構造では、第１の絶縁膜の端部
にゲートバーズビークが大きく形成されることにより、
シリコン基板と浮遊ゲート間に流れるトンネル電流のう
ちチャネル領域中央部を流れるものの割合が大きくな
る。すなわち、第１の絶縁膜の端部にゲートバーズビー
クが形成されることによってトンネル電流はチャネル領
域中央部の信頼性の高い第１の絶縁膜部分を流れること
になる。この結果、後酸化工程後のトンネル電流特性へ
の影響を大幅に減少させることができる。
にゲートバーズビークが大きく形成されることにより、
シリコン基板と浮遊ゲート間に流れるトンネル電流のう
ちチャネル領域中央部を流れるものの割合が大きくな
る。すなわち、第１の絶縁膜の端部にゲートバーズビー
クが形成されることによってトンネル電流はチャネル領
域中央部の信頼性の高い第１の絶縁膜部分を流れること
になる。この結果、後酸化工程後のトンネル電流特性へ
の影響を大幅に減少させることができる。
【００１５】このような構造を得るため、浮遊ゲートを
形成する際に、多結晶シリコンの不純物濃度を上部の第
２の絶縁膜側では低く、下部の第１の絶縁膜側では高く
なるように勾配させている。これは多結晶シリコン中の
不純物濃度が高いほど酸化速度が大きいという事実を利
用したものである。
形成する際に、多結晶シリコンの不純物濃度を上部の第
２の絶縁膜側では低く、下部の第１の絶縁膜側では高く
なるように勾配させている。これは多結晶シリコン中の
不純物濃度が高いほど酸化速度が大きいという事実を利
用したものである。
【００１６】さらに、このような不純物の濃度勾配によ
りゲートバーズビークの入り方を調整する代わりに、浮
遊ゲートと第２の絶縁膜との界面、及び第２の絶縁膜と
制御ゲートとの界面に窒化膜を形成した場合、第２の絶
縁膜には後酸化工程においてゲートバーズビークがほと
んど形成されないので、同様にトンネル電流特性を安定
化させることができる。
りゲートバーズビークの入り方を調整する代わりに、浮
遊ゲートと第２の絶縁膜との界面、及び第２の絶縁膜と
制御ゲートとの界面に窒化膜を形成した場合、第２の絶
縁膜には後酸化工程においてゲートバーズビークがほと
んど形成されないので、同様にトンネル電流特性を安定
化させることができる。
【００１７】
【実施例】以下、図面を参照しながら本発明の実施例に
ついて説明する。図１は、本発明にかかる不揮発性半導
体メモリ装置の一実施例の断面図である。この不揮発性
半導体メモリ装置は、Ｐ型シリコン基板１の表面にチャ
ネル領域１ａを挟んで形成されたＮ型のソース及びドレ
イン領域２が形成されており、チャネル領域１ａ上には
第１のゲート絶縁膜３、多結晶シリコンでなる浮遊ゲー
ト４、第２のゲート絶縁膜５、多結晶シリコンでなる制
御ゲート６、さらにその上部にタングステン・シリサイ
ド（ＷＳｉ2 ）膜７が順次積層されている。
ついて説明する。図１は、本発明にかかる不揮発性半導
体メモリ装置の一実施例の断面図である。この不揮発性
半導体メモリ装置は、Ｐ型シリコン基板１の表面にチャ
ネル領域１ａを挟んで形成されたＮ型のソース及びドレ
イン領域２が形成されており、チャネル領域１ａ上には
第１のゲート絶縁膜３、多結晶シリコンでなる浮遊ゲー
ト４、第２のゲート絶縁膜５、多結晶シリコンでなる制
御ゲート６、さらにその上部にタングステン・シリサイ
ド（ＷＳｉ2 ）膜７が順次積層されている。
【００１８】この不揮発性半導体メモリ装置において
も、後酸化の工程でゲートバーズビーク３ａ、５ａが生
じているが、その量は第１の絶縁膜３側で大きく、第２
の絶縁膜５側では小さい。したがって、前述したように
トンネル電流の大部分が第１の絶縁膜の中央部を流れる
ことにより、後酸化工程によって生じたゲートバーズビ
ークによるトンネル電流特性への影響を大幅に減少させ
ることができ、素子特性が向上することが分かる。
も、後酸化の工程でゲートバーズビーク３ａ、５ａが生
じているが、その量は第１の絶縁膜３側で大きく、第２
の絶縁膜５側では小さい。したがって、前述したように
トンネル電流の大部分が第１の絶縁膜の中央部を流れる
ことにより、後酸化工程によって生じたゲートバーズビ
ークによるトンネル電流特性への影響を大幅に減少させ
ることができ、素子特性が向上することが分かる。
【００１９】また、第１の絶縁膜側にゲートバーズビー
クが大きく形成されることにより、シリコン基板と浮遊
ゲート間の容量が減少し、制御ゲートとの容量結合によ
って決まる浮遊ゲートの電位は上がる。このことは素子
全体をＦＥＴとして見たとき、酸化膜が厚くなることに
よるしきい値電圧の上昇を相対的に補償するように作用
することになる。
クが大きく形成されることにより、シリコン基板と浮遊
ゲート間の容量が減少し、制御ゲートとの容量結合によ
って決まる浮遊ゲートの電位は上がる。このことは素子
全体をＦＥＴとして見たとき、酸化膜が厚くなることに
よるしきい値電圧の上昇を相対的に補償するように作用
することになる。
【００２０】一方、第２の絶縁膜側にゲートバーズビー
クが形成された場合、浮遊ゲートの電位のばらつきの原
因となり、見かけ上、しきい値電圧のばらつきの原因と
なる。したがって、第２の絶縁膜側のゲートバーズビー
クを小さくすることによって、素子特性のばらつきを減
少させることができる。
クが形成された場合、浮遊ゲートの電位のばらつきの原
因となり、見かけ上、しきい値電圧のばらつきの原因と
なる。したがって、第２の絶縁膜側のゲートバーズビー
クを小さくすることによって、素子特性のばらつきを減
少させることができる。
【００２１】図１に示した構造を得るために、浮遊ゲー
ト４を形成している多結晶シリコン膜に濃度勾配が与え
られる。すなわち、多結晶シリコン浮遊ゲート４のう
ち、第１のゲート絶縁膜３に接する側４ａでは不純物濃
度は高く、第２のゲート絶縁膜５に接する側４ｂでは不
純物濃度は低くなっている。このような濃度分布は濃度
の異なる多結晶シリコン膜を順次積層したり、加速電圧
を変えたイオン注入および拡散で形成することができ
る。
ト４を形成している多結晶シリコン膜に濃度勾配が与え
られる。すなわち、多結晶シリコン浮遊ゲート４のう
ち、第１のゲート絶縁膜３に接する側４ａでは不純物濃
度は高く、第２のゲート絶縁膜５に接する側４ｂでは不
純物濃度は低くなっている。このような濃度分布は濃度
の異なる多結晶シリコン膜を順次積層したり、加速電圧
を変えたイオン注入および拡散で形成することができ
る。
【００２２】次に、図２〜図４を参照してこの半導体メ
モリ装置の製造方法を説明する。Ｐ型単結晶シリコン基
板１上に通常の素子分離構造（ＬＯＣＯＳあるいはトレ
ンチ素子分離）を形成した後、素子を作成する活性領域
上に、塩酸を微量に含む雰囲気の下で熱酸化膜３を約１
００オングストローム形成し、続いて高濃度にリン
（Ｐ）を含む多結晶シリコン４を、全体で約１５００オ
ングストローム堆積する。このリンの濃度については前
述したような方法により下面側４ａで高く上面側４ｂで
低くなっている濃度勾配が与えられている。この濃度勾
配は必ずしも滑らかである必要はなく、段階的でも良
く、下面側で１０20ｃｍ-3以上、上面側で１０19ｃｍ-3
以下であればよい。
モリ装置の製造方法を説明する。Ｐ型単結晶シリコン基
板１上に通常の素子分離構造（ＬＯＣＯＳあるいはトレ
ンチ素子分離）を形成した後、素子を作成する活性領域
上に、塩酸を微量に含む雰囲気の下で熱酸化膜３を約１
００オングストローム形成し、続いて高濃度にリン
（Ｐ）を含む多結晶シリコン４を、全体で約１５００オ
ングストローム堆積する。このリンの濃度については前
述したような方法により下面側４ａで高く上面側４ｂで
低くなっている濃度勾配が与えられている。この濃度勾
配は必ずしも滑らかである必要はなく、段階的でも良
く、下面側で１０20ｃｍ-3以上、上面側で１０19ｃｍ-3
以下であればよい。
【００２３】次に、この多結晶シリコンを酸化して、図
３に示すように約２００オングストロームの第２の酸化
膜５を形成する。一般に不純物濃度の低いシリコン上の
熱酸化膜は信頼性が高いとされているが、絶縁膜特性、
信頼性を向上させるためにシリコン窒化膜などを挟ん
で、いわゆるＯＮＯ膜を構成してもよいし、絶縁膜に対
するその他の改良を施すことも可能である。また、浮遊
ゲート中の濃度分布が変動しないように熱工程を極力避
けるべく、堆積酸化膜を用いることも可能である。
３に示すように約２００オングストロームの第２の酸化
膜５を形成する。一般に不純物濃度の低いシリコン上の
熱酸化膜は信頼性が高いとされているが、絶縁膜特性、
信頼性を向上させるためにシリコン窒化膜などを挟ん
で、いわゆるＯＮＯ膜を構成してもよいし、絶縁膜に対
するその他の改良を施すことも可能である。また、浮遊
ゲート中の濃度分布が変動しないように熱工程を極力避
けるべく、堆積酸化膜を用いることも可能である。
【００２４】続いて、浮遊ゲート４の上部側４ｂと同程
度の不純物濃度を有する多結晶シリコン膜６を約１５０
０オングストローム堆積し、その上にタングステン
（Ｗ）膜をスパッタで約５００オングストローム堆積
し、熱反応によってタングステン・シリサイド（ＷＳｉ
2 ）膜７を形成する。このとき、タングステンの代りに
全体の熱工程、必要なゲート抵抗値によって適宜他の材
料、例えば他の高融点金属であるチタン等を選択し、チ
タン・シリサイド等を形成してもよい。
度の不純物濃度を有する多結晶シリコン膜６を約１５０
０オングストローム堆積し、その上にタングステン
（Ｗ）膜をスパッタで約５００オングストローム堆積
し、熱反応によってタングステン・シリサイド（ＷＳｉ
2 ）膜７を形成する。このとき、タングステンの代りに
全体の熱工程、必要なゲート抵抗値によって適宜他の材
料、例えば他の高融点金属であるチタン等を選択し、チ
タン・シリサイド等を形成してもよい。
【００２５】次に、積層した制御ゲート、浮遊ゲート等
を反応性イオンエッチング（ＲＩＥ）等の異方性エッチ
ングによってパターニング加工して図４に示す構造を得
る。
を反応性イオンエッチング（ＲＩＥ）等の異方性エッチ
ングによってパターニング加工して図４に示す構造を得
る。
【００２６】この後に後酸化工程を実施する。この工程
中に多結晶シリコン中の不純物濃度の違いにより、絶縁
膜の酸化速度に差が生じて、第１の絶縁膜３ではゲート
バーズビーク３ａは大きく形成され、これに比較して第
２の絶縁膜５ではゲートバーズビーク５ａは小さく形成
される。この後、通常のソース、ドレイン領域２のイオ
ン注入を行い、トランジスタ構造が完成する（図１）。
なお、後酸化を行う前に、全体を層間絶縁膜としての酸
化膜で覆っておき、その後に後酸化を行っても良い。
中に多結晶シリコン中の不純物濃度の違いにより、絶縁
膜の酸化速度に差が生じて、第１の絶縁膜３ではゲート
バーズビーク３ａは大きく形成され、これに比較して第
２の絶縁膜５ではゲートバーズビーク５ａは小さく形成
される。この後、通常のソース、ドレイン領域２のイオ
ン注入を行い、トランジスタ構造が完成する（図１）。
なお、後酸化を行う前に、全体を層間絶縁膜としての酸
化膜で覆っておき、その後に後酸化を行っても良い。
【００２７】このように、浮遊ゲートを形成する多結晶
シリコンに濃度勾配を与えることにより、信頼性が高
く、素子特性のばらつきが小さい高集積不揮発性半導体
メモリを製造することができる。なお、Ｎ型基板上にＰ
型のソース、ドレインを有するＰチャネルトランジスタ
の場合にもドーパントを逆導電型に変えるだけで、同様
の方法を適用できる。
シリコンに濃度勾配を与えることにより、信頼性が高
く、素子特性のばらつきが小さい高集積不揮発性半導体
メモリを製造することができる。なお、Ｎ型基板上にＰ
型のソース、ドレインを有するＰチャネルトランジスタ
の場合にもドーパントを逆導電型に変えるだけで、同様
の方法を適用できる。
【００２８】図５は、浮游ゲートの不純物濃度によりゲ
ートバーズビークの形成量を調整する代りに、浮遊ゲー
ト４が第２の絶縁膜５と接している界面、及び第２の絶
縁膜５と制御ゲート６との界面にそれぞれ窒化膜８ａ、
８ｂを形成した実施例の断面図である。この場合、後酸
化工程において窒化膜を形成した界面にはゲートバーズ
ビークがほとんど形成されていない。
ートバーズビークの形成量を調整する代りに、浮遊ゲー
ト４が第２の絶縁膜５と接している界面、及び第２の絶
縁膜５と制御ゲート６との界面にそれぞれ窒化膜８ａ、
８ｂを形成した実施例の断面図である。この場合、後酸
化工程において窒化膜を形成した界面にはゲートバーズ
ビークがほとんど形成されていない。
【００２９】これに対し、第１の絶縁膜３と浮遊ゲート
の下面側との界面には窒化膜を形成していないため、図
１の場合と同様にゲートバーズビークが大きく形成され
ている。このため、トンネル電流はこの部分を避けて、
チャネル領域中央部の信頼性の高い絶縁膜部分を流れる
ことになり、安定したトンネル電流特性を得ることがで
きる。
の下面側との界面には窒化膜を形成していないため、図
１の場合と同様にゲートバーズビークが大きく形成され
ている。このため、トンネル電流はこの部分を避けて、
チャネル領域中央部の信頼性の高い絶縁膜部分を流れる
ことになり、安定したトンネル電流特性を得ることがで
きる。
【００３０】このような構造を得るには、浮遊ゲート４
を形成する多結晶シリコンを堆積した後、窒化を行って
厚さ１０オングストロームの窒化膜８ａを形成する。次
に、ＣＶＤ法でシリコン酸化膜を堆積し、第２の絶縁膜
５を得る。ここでその表面を窒化して窒化膜８ｂを形成
した後、浮遊ゲート４と同程度の不純物濃度の多結晶シ
リコンを堆積し、以下図１の場合と同様にして、制御ゲ
ート６およびタングステン・シリサイド膜７を形成する
ような構造では、浮遊ゲート上面へのゲートバーズビー
クを抑えることにより、しきい値電圧の変動が少なく、
かつトンネル電流特性が安定した不揮発性半導体メモリ
装置を得ることができる。
を形成する多結晶シリコンを堆積した後、窒化を行って
厚さ１０オングストロームの窒化膜８ａを形成する。次
に、ＣＶＤ法でシリコン酸化膜を堆積し、第２の絶縁膜
５を得る。ここでその表面を窒化して窒化膜８ｂを形成
した後、浮遊ゲート４と同程度の不純物濃度の多結晶シ
リコンを堆積し、以下図１の場合と同様にして、制御ゲ
ート６およびタングステン・シリサイド膜７を形成する
ような構造では、浮遊ゲート上面へのゲートバーズビー
クを抑えることにより、しきい値電圧の変動が少なく、
かつトンネル電流特性が安定した不揮発性半導体メモリ
装置を得ることができる。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
素子特性が良好で、長期信頼性を確保しながら高集積化
に優れた不揮発性半導体メモリ装置が得られる。
素子特性が良好で、長期信頼性を確保しながら高集積化
に優れた不揮発性半導体メモリ装置が得られる。
【図１】本発明にかかる不揮発性半導体メモリの一実施
例を示す素子断面図。
例を示す素子断面図。
【図２】本発明にかかる不揮発性半導体メモリ装置の製
造工程を示す工程別素子断面図。
造工程を示す工程別素子断面図。
【図３】本発明にかかる不揮発性半導体メモリ装置の製
造工程を示す工程別素子断面図。
造工程を示す工程別素子断面図。
【図４】本発明にかかる不揮発性半導体メモリ装置の製
造工程を示す工程別素子断面図。
造工程を示す工程別素子断面図。
【図５】本発明にかかる不揮発性半導体メモリ装置の他
の実施例を示す素子断面図。
の実施例を示す素子断面図。
１ シリコン基板 １ａ チャネル領域 ２ ソース、ドレイン領域 ３ 第１の絶縁膜 ３ａ 第１の絶縁膜側のゲートバーズビーク ４ 浮遊ゲート ４ａ 浮遊ゲートの不純物濃度が高い領域 ４ｂ 浮遊ゲートの不純物濃度が低い領域 ５ 第２の絶縁膜 ５ａ 第２の絶縁膜側のゲートバーズビーク ６ 制御ゲート ７ タングステン・シリサイド膜 ８ａ 第１の窒化膜 ８ｂ 第２の窒化膜
Claims (3)
- 【請求項１】半導体基板表面に形成されたチャネル領域
上に第１の絶縁膜、浮遊ゲート、第２の絶縁膜、制御ゲ
ートを順次積層した積層構造を有する不揮発性半導体メ
モリ装置において、前記第２の絶縁膜の中央部に対する
端部の膜厚増加が、前記第１の絶縁膜の中央部に対する
端部の膜厚増加よりも少ないことを特徴とする不揮発性
半導体メモリ装置。 - 【請求項２】請求項１に記載の不揮発性半導体メモリ装
置において、前記浮遊ゲートは前記第１の絶縁膜側で高
く、前記第２の絶縁膜側で低い不純物濃度勾配を有する
多結晶シリコン膜であることを特徴とする不揮発性半導
体メモリ装置。 - 【請求項３】請求項１に記載の不揮発性半導体メモリ装
置において、前記浮遊ゲートと前記第２の絶縁膜との界
面、及び前記制御ゲートと前記第２の絶縁膜との界面に
それぞれ窒化膜が形成されたことを特徴とする不揮発性
半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6041450A JPH07249697A (ja) | 1994-03-11 | 1994-03-11 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6041450A JPH07249697A (ja) | 1994-03-11 | 1994-03-11 | 不揮発性半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07249697A true JPH07249697A (ja) | 1995-09-26 |
Family
ID=12608724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6041450A Pending JPH07249697A (ja) | 1994-03-11 | 1994-03-11 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07249697A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1994
- 1994-03-11 JP JP6041450A patent/JPH07249697A/ja active Pending
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