JP2007142307A

JP2007142307A - 高速差動信号用多層基板、通信装置およびデータ記憶装置

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Inventors: Hideki Osaka; 英樹大坂
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Abstract

【課題】差動配線に高速の差動信号を伝送させる時、オープンスタブのあるビアホールを介する場合、ビアのオープンスタブでのインピーダンスミスマッチで波形歪みが生じてジッタが生じ、高速化の課題となっていた。
【解決手段】オープンスタブがあるビアホールを通過する差動配線に対して、差動特性インピーダンスは一定にしたまま、結合度を小さくする。これによって、結合に起因する後方クロストークノイズの影響を小さく抑えることができるので、ジッタを抑えることができる。
【選択図】図１

Description

本発明はプリント基板、通信装置およびデータ記憶装置に係り、特に差動信号路を形成するに好適なプリント基板およびそれを用いた通信装置ならびにデータ記憶装置に関する。

ＬＳＩ間を信号伝送する方法として、ＬＳＩ間を２本の信号配線からなる差動配線で接続して情報を送受信するシリアル伝送がある。ＬＳＩ間を結ぶシリアル伝送用のプリント基板に構成された配線は、通常、貫通スルーホールやビアホールと呼ばれる穴を経由される。信号配線のために用いられるビアホールの数は、ＬＳＩ間を接続する信号の本数が増大するに従い増大する。

このビアホールは、プリント基板内の別の層に設けられた配線同士を電気的に接続する。しかし、ＬＳＩ間を１ＧＨｚ以上と高速に信号伝送させる場合、このビアホール自身が波形歪みの原因となっている。これはプリント基板上の配線がストリップラインやマイクロストリップラインと呼ばれる伝送線路を構成し、この配線の特性インピーダンスを一定に保つことは容易である。これにも係わらず、ビアホールではこのインピーダンスを配線のそれに合わせることが難しいためである。

差動信号路の場合、信号の伝搬には差動インピーダンスと呼ばれる設計指標が用いられる。単線の配線の特性インピーダンスとはＬＳＩから送信された信号の伝搬している電圧と伝搬している電流の比で定義される。差動線路の特性インピーダンスは、２本の線路を流れる信号の向きによる伝搬モードで関係づけられる。２線路間の信号の極性が逆向に伝搬する場合はオッドモード（ｏｄｄｍｏｄｅ）と呼ばれる。一方、同相ならイーブンモード（ｅｖｅｎｍｏｄｅ）と呼ばれる。２線路間の終端を与える差動インピーダンス（Ｚｄｉｆｆ）とコモンモードインピーダンス（Ｚｃｏｍ）は次式で関係づけられる。
Ｚｄｉｆｆ＝２・Ｚｏｄｄ（１）
Ｚｃｏｍ＝Ｚｅｖｅｎ／２（２）
ここで、記号・は積を示し、Ｚｏｄｄはオッドモードのモードインピーダンス、Ｚｅｖｅｎはイーブンモードのモードインピーダンスである。

差動信号配線では信号の極性が必ず逆になるので、２線路間の終端には差動インピーダンス（Ｚｄｉｆｆ）で終端すれば無反射となる整合終端条件となる。例えば、結合のない５０Ωの配線を２本用意して、差動信号を信号伝送する場合、無反射状態である整合終端条件は単線の特性インピーダンスの２倍の差動インピーダンス（Ｚｄｉｆｆ）が１００Ωとなる。結合配線の場合は単線では５５〜６０Ωの特性インピーダンスを持つ配線が結合することで差動インピーダンスを１００Ωに下げることができる。

この差動インピーダンスは、単線の特性インピーダンスと同様に、配線のおおよそ断面形状により決定される。すなわち、配線幅、配線厚み、誘電体層の厚み、誘電体の比誘電率、配線間の間隔がそれである。

差動信号の設計では主に差動インピーダンス（Ｚｄｉｆｆ）が用いられてきた。この差動インピーダンスが伝送線路の系全体で一定であれば、反射が無いと考えられているためである。更に差動信号は同相の伝搬モードであるコモンモードインピーダンス（Ｚｃｏｍ）の特性も持ち、差動インピーダンスが一定でもコモンモードインピーダンスが異なる配線様態がありえる。

伝送経路の中で、プリント基板内の配線はその断面形状を一定に保てるので差動インピーダンスを一定とできる。これに対してビアホールを伝搬する信号の電圧と電流はそれぞれ異なる動きをする。ビアホールを流れる方向を縦と呼ぶとすると信号電圧は縦方向に伝搬するが、伝搬する電圧はビアホール全体に伝わるのに対して、電流は配線が接続されている部分だけ流れる。例えば、多層基板の場合、最上層と最下層とを接続する配線間のビアホールの場合、信号電流はビアホール全体を流れる。しかし、最上層と上から数えて２番目の層（最下層ではないとする）とを接続するビアホールの場合、伝搬する電圧はビアホール全体に伝わるのに対して、信号電流はビアホール全体を流れるのではなく、最上層から２番目の層間を流れる。この方がポテンシャルエネルギーが小さくなるためである。

ビアホールを流れる電流と電圧の経路が異なることから、ビアホールのインピーダンスは円柱の形状やビアホールを囲むグランドのクリアランスなどが同一な構造であっても、引き出される配線層で変わることになる。このビアホールのインピーダンスは、引き出された配線の特性インピーダンスと一致しないので、このビアホールの直前直後でインピーダンスアンマッチによる反射ノイズが生じてしまう。このインピーダンスミスマッチが、ビアホールによる信号波形の歪みの原因である。

また、このビアホールの電流を流れない部分をオープンスタブと呼ぶ。ここでオープンとは開放を意味し、スタブとは分岐配線のことである。オープンスタブは、配線が引き出された部分間以外が分岐配線となり引出し部以外の端が接続されていない開放端であるためこう呼ばれている。

このビアホールによる配線歪みを解決する方法として、プリント基板に設けられたビアホールのオープンスタブ部を削り取る方法がある。これはバックドリルと呼ばれる方法である。特許文献１および非特許文献１には、バックドリルに付いて記載されている。

しかしながら、オープンスタブを含むビアホールの一つ一つにバックドリルを施していたのでこれにより基板作成の工数が増え、コスト上昇の原因となっていた。特に、バックプレーンバス用のマザーボードのように多数のコネクタを搭載する基板ではビアホールの数が数千個から数万個にもなるのでバックドリルにかかる費用も高く、装置のコストアップを招いていた。
バックプレーンバスについては特許文献２に開示されている。

特開２００４−２３５６２９号公報米国特許第６８１２８０３号明細書 Franz Gisin, et al, "Method for Optimizing a 10 Gb/s PCB Signal Launch, " TELSIKS 2003, Serbia and Montegro, Nis, pp. 184-191, Oct 1-3, 2003

本発明の課題は、このバックドリルを使うことなく高速信号特性を確保することにある。

ビアホールに接続される差動信号の配線間隔を広げることで差動信号配線間の結合度を小さくし、ビアホールのオープンスタブによる後方クロストークの反射を低減することでジッタを少なくする。このため、オープンスタブが無いビアホールと同等のジッタ量に抑えることができる。

上述した課題は、第１の外層信号層と、第２の外層信号層と、内層信号層と、第１の外層信号層から第２の外層信号層まで貫通した層間接続ビアホールと、第１の外層信号層に設けた第１の差動配線対と、第２の外層信号層に設けた第２の差動配線対と、内層信号層に設けた第３の差動配線対とを含み、第１の差動配線対と第２の差動配線対と第３の差動配線対との差動インピーダンスは概ね等しく、第１の差動配線対と第３の差動配線対との配線間隔が異なっているプリント基板により達成できる。

また、第１の外層信号層と、第１の外層信号層の下側の第１の内層信号層と、第１の内層信号層の下側の第２の内層信号層と、第２の内層信号層の下側の第２の外層信号層と、第１の外層信号層から第２の外層信号層まで貫通した層間接続ビアホールと、第１の外層信号層に設けた第１の差動配線対と、第２の外層信号層に設けた第２の差動配線対と、第１の内層信号層に設けた第３の差動配線対と、第２の内層信号層に設けた第４の差動配線対とを含み、第１の差動配線対と第２の差動配線対と第３の差動配線対と第４の差動配線対との差動インピーダンスは概ね等しく、第３の差動配線対の配線間隔は第４の差動配線対との配線間隔より広くしたプリント基板により達成できる。

差動配線信号であってもオープンスタブ長に応じて結合度を変えることでジッタを低減する。

以下本発明の実施の形態について、実施例を用いて図面を参照しながら詳述する。なお、同一部分には同じ参照番号を振り、説明は繰り返さない。

実施例１を図１ないし図７を用いて説明する。ここで、図１はオープンスタブ長が短いビアホールを有するプリント基板の平面図と断面図である。図２はオープンスタブ長が長いビアホールを有するプリント基板の平面図と断面図である。図３は層毎に異なる配線間隔/幅を有するプリント基板の側断面図である。図４は長いオープンスタブを持つビアホールの斜視透視図である。図５は結合度の異なる差動配線対を説明する図である。図６はオープンスタブ長をパラメータとした信号伝搬特性を説明する図である。図７はオープンスタブ長があるビアホールと配線間隔が異なる差動配線による信号ジッタを説明する図である。

図１および図２において、多層マザーボード１には、貫通スルーホール（以下、ビアホール）１０と、ビアホール１０から引き出された差動信号配線２０、２１とから構成されている。なお、図１および図２において、平面図は差動配線を形成した層の平面図である。

図１および図２のビアホール１０は、断面図から明らかの様にマザーボード１の最上層から最下層まで貫通している。
図１の最上層４５には差動信号配線２１−１〜２１−４が配置され、それぞれビアホール１０−１〜１０−４から引き出されている。また、マザーボード１の内層４２には配線２０ー１〜２０−２が配置されている。
また、図２の最上層４５には差動信号配線２１−５〜２１−８が配置され、それぞれビアホール１０−５〜１０−８から引き出されている。また、マザーボード１の内層４４には配線２０ー３〜２０−４が配置されている。

ここで、図１と図２の違いは３点ある。
１点目は、内層に配線された層に差があり、図１では配線２０−１、２０−２は内層４２に配置されており、図２では配線２０−３、２０−４は内層４４に配置されている。この結果、ビアホール１０−１〜１０−４とビアホール１０−５〜１０−８とでは、オープンスタブ長が異なる。図１および図２のビアホール１０のオープンスタブ長は、それぞれの図面内で同じ長さを持つ。しかし、図１のオープンスタブ長は、図２のそれに比べて短い。

２点目は、差動信号配線の配線間隔が異なる。図１の配線２０−１、２０−２の配線間隔は、図２の配線２０−３、２０−４の配線間隔に比べて狭い。
３点目は、差動信号配線の配線幅が異なる。図１の配線２０−１、２０−２の配線幅は、図２の配線２０−３、２０−４の配線間隔に比べて細い。

本実施例では、図１の短いオープンスタブ長のビアホール１０−１〜１０−４に対して狭い配線間隔で細い配線２０−１、２０−２が組み合わされている。一方、図２の長いオープンスタブ長のビアホール１０−５〜１０−８に対して広い配線間隔で太い配線２０−３、２０−４が組み合わされている。

これらを纏めて図３に示す。図３において、マザーボード１は信号層と電源／グランド層（以下、電源層）が交互に配置される構成を取っている。マザーボード１は、最下層から、信号層４１、電源層５１、信号層４２、電源層５２、と続き、上層側にスタックされている。最上層は信号層４５である。本実施例では信号層５層、電源層４層で構成されているがこれ以上でも、これ以下でも２層以上の信号層を有するプリント基板に適用できる。

ビアホール１０、１１、１２は最上層４５から最下層４１まで貫通されて、図示しない配線に接続されている。信号層４１の差動信号配線対２１は配線２１−１、２１−２からなり、同様に信号層４２〜４５の差動信号配線対２２〜２５は、それぞれ、配線２２−１、２２−２の配線対、２３−１、２３−２の配線対、２４−１、２４−２の配線対、及び２５−１、２５−２の配線対で構成される。

各信号層の差動配線の幅を図示の通りｗ１〜ｗ５、配線の中心間距離である配線間隔をｐ１〜ｐ５で表すことにする。配線の厚みは全ての信号層で同じであるので、差動インピーダンスはこれらｗ１〜ｗ５、ｐ１〜ｐ５を調整することで設計できる。結合度もこれらのパラメータを調整することで設計できる。図３の各差動配線対は、ほぼ同じ差動インピーダンス値を有する。

これら差動信号対２１〜２５の配線間隔は信号層４１〜信号層４５と上層に配置されるに従い広くなっている。すなわち、ｐ５＞ｐ４＞ｐ３＞ｐ２＞ｐ１である。また、これら差動信号配線２１〜２５の配線幅は信号層４１〜信号層４５と上層に配置されるに従い太くなっている。すなわち、ｗ５＞ｗ４＞ｗ３＞ｗ２＞ｗ１である。この配線対２１〜２５は、上層に配置されている信号配線対ほど長いのオープンスタブ長を持ち、ここでは明示されていないビアホールにそれぞれ接続されている。このオープンスタブ長は最下層の信号層４１から信号配線層までの距離に等しい。このビアホールのオープンスタブ長と層の関係について図４を用いて説明する。

図４において、信号配線対２４は信号２４−１、２４−２からなるが、配線２４−１のみ示している。ビアホール１０は信号層４５に配線２６−１、信号層４４に配線２４−１が接続されているが、他の信号配線層、全ての電源層には接続されていない。そのため、図４に明示されている電源層５１〜５４にはビアホール１０の周りに開口部ができている。この開口部をアンチパッドと呼ぶ。信号は配線２６−１と配線２４−１、並びにビアホール１０の層４５から層４４までを流れるが、ビア１０の信号層４４から下の部分には流れない。この信号層４４から下の部分をオープンスタブと呼ぶのは上述した通りである。

図５を用いて、差動信号配線対の結合度を説明しよう。図５には、結合度の異なる差動信号配線対が２０−Ａから２０−Ｄまで描かれている。配線対２０−Ａは配線の間隔が狭く、対の配線間で強く結合している密結合配線を示している。この密結合配線をType Ａと呼ぶことにする。配線対２０−Ａに対して、配線間隔が少し広く、配線間の結合度がType Ａの２０−Ａに対しては弱いが次に述べる配線対２０−Ｃに対しては強い配線結合を持つ。この配線２０−Ｂは中間結合配線のType Ｂと呼ぶことにする。同様に、配線２０−Ｂより更に配線間隔の広い配線対２０−Ｃは疎結合でありType Ｃと呼ぶことにする。配線対２０−Ｄは配線対を構成している配線のお互いが充分離れており、２本の単線と見なせるほどに配線の結合が無い配線対である。これをType Ｄと呼ぶことにする。これらの差動配線は全て同じ差動インピーダンス（Ｚｄｉｆｆ）を有している。

図６を用いて、異なる配線層間の差動配線を接続するビアホールの信号伝搬特性を説明する。ここで、図６は電磁界解析により求めたものであり、縦軸は信号伝達度、横軸は周波数である。図６には、スタブの長さに依存する３つの波形８１、８２、８３を記載した。波形８１は図３の層４５の配線から配線層４１の配線までのビアの伝達特性であり、どの周波数でもほとんど減衰しない。それに対して波形８２は配線層４１から配線層４３の配線までのビアの伝達特性（バンドカット特性）であり、およそ１４ＧＨｚを中心に著しく信号が伝搬できない領域がある。更に波形８３は配線層４１から配線層４４の配線までのビアの伝達特性であり、およそ１０ＧＨｚでは信号伝達されないことが分かる。ここで、図５の解析はプリント基板厚が３.３ｍｍであり、波形８１のオープンスタブ長は無く、波形８２はオープンスタブ長が１.５ｍｍ、波形８３はオープンスタブ長が３ｍｍある。これらの波形で伝達特性が悪化している周波数でオープンスタブが共振していることを意味する。

このように、ビアホールの伝達特性はオープンスタブ長による共振周波数とバンドカット特性を示すがオープンスタブ長が長いほど中心周波数は低域へとシフトする。このため、オープンスタブ長が長いほど数ＧＨｚのパルスには特性悪化が著しい。

図７を用いて、オープンスタブ長が異なるビアホールとこれら配線の結合度を変えたType Ａ〜Ｄの差動配線対を組み合わせたときの、ジッタ量を説明する。ここで、縦軸は５万回背景を重ね書きした場合のトータルジッタ全幅であり、信号は２Ｇbit/sの擬似ランダムな矩形波を入力している。また、横軸は図５の配線２０−Ａ〜２０−Ｄに対応する配線タイプType Ａ〜Ｄを示している。

図７は３つの差動配線と２つのビアホールを介した伝送経路のジッタの実測値であり、配線構造は図１の通りである。配線のルーティングは、配線２１からビアホール１０−１/２、配線２０、ビアホール１０−３/４、配線２１と接続され、２つの配線２１は１５０ｍｍと短いが、配線２０は１ｍの配線長を持つ系で実験を行った。

図７には波形９１〜９４が示されている。４つの波形の信号系路が異なるのは２つのビアの間にある配線構造で、配線層は図３の配線層４２、配線層４３、または配線層４３である。これらの配線層に設けられた配線タイプType Ａ〜Ｄである。配線層４５にある配線２１は、長さ、幅、間隔とも同一な配線構造を持つ。

波形９１はオープンスタブが無いビアホールを経由する配線層４５から配線層４１への信号伝搬のジッタを示しており、波形９１のジッタは配線の結合度が強くなるほどすなわち、配線タイプType ＤからType Ａへなるほどジッタが減ることが分かる。波形９１は配線層４５と配線層４１の配線であり、これらは表面層であるので配線はマイクロストリップラインと呼ばれる。

他方、波形９２、９３、９４はそれぞれ配線層４４の配線でオープンスタブ長が３ｍｍあるビアホールを経由したジッタ、配線層４３の配線でオープンスタブ長が１.５ｍｍあるビアホールを経由したジッタ、配線層４２の配線でオープンスタブ長が０.４ｍｍあるビアホールを経由したジッタである。これらの波形では長い信号配線が内層にあり、これらの内層の配線はストリップラインと呼ばれる。波形９２、９３、９４は波形９１とは逆に配線の結合度が小さくなるに従って、すなわち、配線タイプType ＡからType Ｄへとなるに従ってジッタが減ることが分かる。

このように同じオープンスタブ長が一定であるビアホールを用いても配線の結合度によりジッタ量が異なることが分かり、これはストリップライン構造とマイクロストリップライン構造で傾向が逆であることが分かる。

この現象は次のように考えられる。ストリップライン構造もマイクロストリップライン構造も、結合線路間には後方クロストークが生ずる。この後方クロストークはその係数（Ｋｂ）が常に正を取ることを特徴とする。ここで、よく知られているように両端が整合終端された結合２線路で、一方の配線の片方の端に矩形波信号（Ｖｉｎ）が入力された場合の他方の配線の前方端に生ずる後方クロストーク電圧（Ｖｂ）は次式で与えられる。
Ｖｂ＝Ｋｂ・Ｖｉｎ（３）
ここで後方とはドライブラインの信号伝搬に対して反対方向をいい、Ｖｂは後方の端にある点である。Ｋｂは後方クロストーク係数で損失が無視できるとき次式で与えられ、また、差動インピーダンス（Ｚｄｉｆｆ）とコモンインピーダンス（Ｚｃｏｍ）、或いはイーブンモードインピーダンス（Ｚｅｖｅｎ）とオッドモードインピーダンス（Ｚｏｄｄ）とは次式の関係がある。
Ｋｂ＝（Ｃｍ／Ｃｏ＋Ｌｍ／Ｌｏ）／４（４）
＝１／２・（Ｚｅｖｅｎ−Ｚｏｄｄ）／（Ｚｅｖｅｎ＋Ｚｏｄｄ）
＝１／２・（４Ｚｃｏｍ−Ｚｄｉｆ）／（４Ｚｃｏｍ＋Ｚｄｉｆ）（５）
ここで、Ｃｍ、Ｃｏは単位長さあたりの伝送線路の相互キャパシタンスと自己キャパシタンスであり、Ｌｍ、Ｌｏは単位長さあたりの伝送線路の相互インダクタンスと自己インダクタンスである。Ｖｉｎが矩形波の場合、Ｖｂはその結合線路の結合長の往復伝搬遅延時間に等しい。

ストリップライン構造、マイクロストリップライン構造に係わらず、後方クロストーク係数（Ｋｂ）は正であり、差動インピーダンスを一定にしながらコモンモードインピーダンスを変えることで結合度であるＫｂを変えることができる。図７の波形９２、９３、９４のように結合が強いほど、すなわち、後方クロストーク係数の絶対値が大きいほど、ジッタが大きくなる。なぜならば、差動信号の場合、結合２線路では必ず互いの配線には自分とは反対符号の信号が伝搬しているが、結合により、相手方の信号の後方クロストークが自分方に影響を及ぼす。これは、後方クロストーク係数（Ｋｂ）が正であるため、自分側への相手からの後方クロストークは自分の信号極性と反対符号になる。これがビアホールなどのインピーダンスミスマッチ点で反射し自分自信の信号に重畳されるので、配線の抵抗成分やコンダクタンス成分による鈍った波形がより鈍った波形になるためである。このため、図７では、オープンスタブ長が長いほどジッタが大きくまた、２線路間の結合が大きいほどジッタが大きくなる。

ジッタは波形の遷移時間が長くなるに従って、すなわち、立下がり時間と立下がり時間が長い場合ほど、ランダムノイズの影響を受けて増大するので、後方クロストークの反射で更に鈍った波形によりジッタが増大したと考えられる。
この差動配線間の結合を無くしてジッタを減少を利用したのが本実施例である。

以上の実験結果から図３のように配線層４５からオープンスタブを持つビアホールを介して配線が引き出される場合、裏面の配線４１は密結合の配線間隔が狭くし、オープンスタブ長が長くなっていく上層の配線層になるに従い配線間隔をオープンスタブ長に応じて広げていくことでいずれの配線層であっても小さくかつ同程度のジッタ量を持つ伝送経路を構成することができる。この結果、高速化に寄与するばかりでなく、特性が揃うという観点から設計工数も少なくなる効果がある。

実施例２を図８ないし図１１を用いて説明する。実施例２は実施例１の差動線路の構造をバックプレーンバスに応用したものである。ここで、図８はバックプレーンバスを構成する複数の基板の平面図である。図９および図１０はコネクタ部の配線構造を説明する図である。また、図１１はバックプレーンバスを構成する複数の基板の斜視図である。

図１１の参照で明らかなように、図８において、マザーボード１にはコネクタ７０−１〜７０−８が搭載されている。ここで、コネクタ７０−１〜７０−８は、ドータボードを挿入搭載できる。図８ではドータボード６０−１、６０−４、６０−５、６０−８がコネクタ７０−１、７０−４、７０−５、７０−８にそれぞれ挿入されている。図８では８個のコネクタが描かれており、図１１ではそれ以上のコネクタが描かれているがこの数は本質的ではないので図１１では７０−ｎと表記している。それぞれのドータボードには機能を実現するための半導体（ＬＳＩ）が搭載されており、この半導体間でデータの送受をバックプレーンバスを介して執り行われる。

図８で、ドータボード６０−１上に搭載されたＬＳＩ８０−１は、ドータボード６０−４に搭載されたＬＳＩ８０−４と、コネクタ７０−１、７０−４とマザーボード１内の差動信号配線２１を介してデータの送受信を行い、また、同様にＬＳＩ８０−５はＬＳＩ８０−８とコネクタ７０−５、７０−８と差動信号配線２２を介してデータの送受を行う。

ビアホール１１０−１、１１０−４は配線２１の両端にあり、ビアホール１１０−５、１１０−８は配線２２の両端に位置する。図８では２つの配線２１、２２のみ示されているが実際の基板では、配線長が異なり層も異なる複数の配線を含んでいる。

バックプレーンバスでは搭載するドータボード数が多いので、ドータボード間を接続する配線も多い。そのため、同じドータボード間の配線であっても、配線には複数の層が必要である。マザーボード１は図３のような配線構造を有している。すなわち、配線間隔がオープンスタブ長により異なる。

図８では、例として配線２１は最下層に、配線２２は内層の最上層に配線されている。このために、マイクロストリップラインの差動配線２１の両端のビアホールはオープンスタブは無いが、ストリップラインの差動配線２２の場合は、ビアホールは長いオープンスタブを持つ。このため、信号配線２２を通る信号はオープンスタブのために歪みを生じるが、差動配線２２の配線間隔は図５の２０−Ｄの様に広い間隔を持っている。このため、図７のようにオープンスタブ長が長い場合であってジッタを小さく抑えることができる。他方、差動配線２１は２０−ＡのようにType Ａとすることでジッタを小さく抑えることができる。

差動配線２１、２２の配線間隔は、両端のビアホールのオープンスタブ長に依存するが、コネクタ７０−１〜７０−８が、その搭載面がマザーボード１の片側にのみ有る場合、コネクタ搭載側の表面層から近い信号配線層ほど、ビアのオープンスタブ長は長くなる。このため、コネクタの搭載面とコネクタ間を接続する配線層が決まればビアホールのオープンスタブ長も一意に決まるので差動配線の間隔も一意的に決めることができる。

この場合の配線の引出しを図９および図１０を用いて説明する。図９と図１０において、コネクタ用のビアホールは点線の１００で示された範囲にあり、黒丸（●）が電源用ビアホール、白丸（○）が信号用ビアホールである。差動信号は対配線であるので２本１ペアで引き出される。コネクタ用ビアホールエリア１００には位置を示すピン番号が割り当ててあり、横列をＡ、Ｂ、Ｃ、Ｄで縦の列を１、２、３、４、５で表した。差動信号は横列のＡ列からＤ列に２つのビアホールで１ビットの信号を通過させる。差動信号対のビアホールの両側はビアホール間のクロストークを小さくするため電源用ビアホール（●）で挟まれている。

図９はコネクタのＡ列から引き出された配線構造を示し、図１０はコネクタのＤ列からの引出し配線構造を示す。図９の差動配線２１−１、２１−２は第１列〜第５列まで同じ配線幅と間隔を持っており、同様に図１０の差動配線２４−１、２４−２も第１列〜第５列まで同じ配線幅と間隔を持っている。しかしながら、配線対２１−１、２１−２と配線対２４−２、２４−２は配線層と配線の配線間隔は異なる。図９の配線２１−１、２１−２はコネクタ搭載面から離れた配線層であり図３では信号層４１に配置されており、図１０の配線２４−１、２４−２は信号層４４に配置されている。

図９の配線２１−１、２１−２も図１０の配線２４−１、２４−２もコネクタのピン間隔に差動信号１対が配線されている。図１０の配線間隔が広い場合、配線密度は低下するが、この場合であってもコネクタのピン間２本のみが通せれば配線できる。このため、差動信号の配線間隔が広い狭いであってもピン間２本の配線密度は変わらない事になり、バックプレーンバスのマザーボード１全体で配線密度は一定である。

このように図８または図１１のマザーボード１に於いて、図９および図１０のように配線することで、コネクタを多数搭載しバックドリルを用いていないマザーボードであっても、配線間隔が異なる差動信号配線であってもコネクタ間に１対の信号配線を一定の間隔で配線することができる。したがって、実施例１と同じ効果であるビアホールのオープンスタブの影響によるジッタを減少させることができる。

実施例３について図１２を用いて説明する。ここで、図１２は多層プリント基板の断面図である。
図３に示すマザーボード１は、内層４２〜４４のストリップラインは結合が極めて小さい、すなわち、配線間隔の広い単線２本２３−１、２３−２で構成し、外層の層４１と層４２は強く結合したマイクロストリップライン２１−２、２１−２で構成している。これらは全て同じ差動インピーダンスを持つ。

図７の波形９１は、オープンスタブ長がないビアホールを経由し、ビアホールにはマイクロストリップライン構造の配線が接続されている系でのジッタである。繰り返しであるが、波形９１のジッタは配線の結合度が強くなるほどすなわち、配線タイプType ＤからType Ａへなるほどジッタが減ることが分かる。波形９１は図３の配線層４５と４１の配線であり、これらは表面層であるので配線はマイクロストリップラインと呼ばれる。

このマイクロストリップラインのジッタ低減は次のように考えられる。すなわち、ストリップライン構造の配線は、信号配線の上下を電源層に囲まれており、更に、電源層間には絶縁体が充填されている。このため、このストリップラインを流れる信号の伝搬速度は一定であるので前方クロストークは無い。これに対してマイクロストリップライン構造は、信号配線が一方をグランド層で、他方を空気層で挟まれているので、結合線路間には前方クロストークが生ずる。これは空気層を流れる電界の速度が、グランド側に流れる電界の速度よりも早いためである。この速度は電界が進行する媒体の比誘電率の平方根に反比例するので、空気の比誘電率（εｒ）が１であるのに対して、ＦＲ−４からなるプリント基板では、比誘電率（εｒ）が４程度有るので空気に対して半分の速度しかない。このためにマイクロストリップラインでは前方クロストーク係数Ｋｆが零とならない。また、この前方クロストークはその係数（Ｋｆ）が、配線構造により正にも負にもなる。

ここで、よく知られているように両端が整合終端されたマイクロストリップライン構造を持つ結合２線路で、一方の配線の片方の端に矩形波信号（Ｖｉｎ）が入力された場合の他方の配線の前方端に生ずる前方クロストーク電圧（Ｖｆ）は次式で与えられる。
Ｖｆ＝Ｋｆ・ｌ・ｄ（Ｖｉｎ）／ｄｔ（６）
ここで前方とは信号伝搬に対して進行方向にある点であり、Ｋｆは前方クロストーク係数、ｌは結合配線の結合配線長、ｄ／ｄｔは時間の微分記号である。また、前方クロストーク係数Ｋｆは損失が無視できるとき次式で与えられる。Ｖｉｎが矩形波の場合、Ｖｆはその時間自分で与えられるのでピーク性の波形となる。
Ｋｆ＝（Ｃｍ／Ｃｏ−Ｌｍ／Ｌｏ）／（２Ｖｐ）（７）
ここで、Ｃｍ、Ｃｏは単位長さあたりの伝送線路の相互キャパシタンスと自己キャパシタンスであり、Ｌｍ、Ｌｏは単位長さあたりの伝送線路の相互インダクタンスと自己インダクタンスであり、Ｖｐは伝搬遅延速度である。

マイクロストリップライン構造の場合、Ｃｍ／Ｃｏの比と、Ｌｍ／Ｌｏの比の大小により符号が逆転し、Ｋｆが負の場合、図７の波形９１のように結合が強いほど、すなわち、前方クロストーク係数が負でその絶対値が大きいほど、ジッタが少なくなる。なぜならば、差動信号の場合、結合２線路では必ず互いの配線には反対符号の信号が伝搬しているが、結合により、相手方の信号の前方クロストークが自分方に影響を及ぼす。前方クロストーク係数（Ｋｆ）が負の場合、自分側への相手からの前方クロストークは自分の信号極性と同じになるので、このピーク性の前方クロストークが自分の信号に重畳されるので抵抗成分やコンダクタンス成分による鈍りのある波形の遷移部（立上り、立下がり）が鈍った状態からより急峻になるためである。

ジッタは波形の遷移時間が長くなるに従って、すなわち、立下がり時間と立下がり時間が長い場合ほど、ランダムノイズの影響を受けて増大する。これにより、前方クロストークが鈍った波形をより急峻に立ち上がらせるので、ジッタが低減したと考えられる。

この減少を利用したのが、実施例３であり、本実施例のマイクロストリップラインは負の前方クロストーク係数Ｋｆを持ち、その絶対値は大きい。そして、内層のストリップラインは結合度が極めて小さく、この２つの構造で対照をなしている。

以上のように構成することにより、内層４２〜４４のストリップラインは、図７のType Ｄの様にビアホールのオープンスタブ長によらずジッタを最低にすることができ、また、外層の層４１、４５のマイクロストリップラインもType Ａのようにジッタを小さく抑えることができる。そして、これらの差動配線はビアホール１０、１１、１２の間にいずれの層であっても２本配線を通すことができるので、基板を図９、図１０のように配線することができる。したがって、差動信号の配線間隔に広狭があってもピン間２本の配線密度は変わらない事になり、バックプレーンバスのマザーボード１全体で配線密度は一定である。

実施例４について図１３を用いて説明する。ここで、図１３は広域ネットワークに接続されたルータのブロック図である。実施例４は実施例２のマザーボードを通信装置であるパケット転送装置に適用したものである。
図１３において、マザーボード１にモジュール６０−１〜６０−ｎが配線２０を介して接続されており、マザーボード１はここには示されていない配線間隔を制御された差動信号配線により、信号のジッタを低減させている。

モジュール６０にはプロセッサ２０１、メモリ２０２、複数のインタフェース回路２０３を有し、インタフェース回路２０３からケーブル２０４により広域ネットワーク２０５に接続される。このインタフェース回路２０４からのデータをインタフェース回路２０３が受信し、データのヘッダからどのネットワークに転送すべきかＣＰＵ２０１が計算し、それに対応するモジュール内のインタフェース回路２０３にデータが届くようにマザーボード１内の配線を伝わる。このマザーボード１内で信号のジッタが少ないためにより高いスループットのデータを伝送できる。

実施例５について図１４を用いて説明する。ここで、図１４はＲＡＩＤシステムのブロック図である。また、実施例５は実施例２のマザーボードをデータ記憶装置であるＲＡＩＤシステムに適用したものである。
実施例４の図１３と異なるのは、モジュール６０−１〜６０−ｎに接続されるのはハードディスクアレイ（ＨＤＤアレー）３００であり、ＨＤＤアレー３００はモジュール６０−１、６０−２の２重系に接続されることで信頼性を高めている。

マザーボード１にモジュール６０−１〜６０−ｎが配線２０を介して接続されており、マザーボード１はここには示されていない配線間隔を制御された差動信号配線により、信号のジッタを低減させている。

モジュール６０にはプロセッサ２０１、メモリ２０２、インタフェース回路２０３を有し、インタフェース回路２０３からＨＤＤあるいは外部ストレージ装置３０１に接続される。

モジュール６０−１〜６０−ｎに割り当てられたホスト側と通信されるモジュールを介して、データをＨＤＤアレー３００に対して高速に読み書きされる。その際に、ＣＰＵ２０１あるいは別のモジュールでデータから冗長ビットを計算し、どのＨＤＤに格納されるべきかが計算される。これに対応するモジュール内のインタフェース回路２０３にデータが届くようにマザーボード１内の配線２０を伝わる。このマザーボード１内で信号のジッタが少ないためにより高いスループットのデータを伝送できる。

実施例６について図１５を用いて説明する。ここで、図１５は広域ネットワークに接続されたサーバシステムのブロック図である。また、実施例６は実施例２のマザーボードを通信装置であるサーバシステムに応用した例である。
実施例４の図１３あるいは実施例５の図１４と異なるのは、モジュール６０−１〜６０−ｎに接続されるのがハードディスクアレイ３００とネットワーク接続経路２０４の両方であることである。

モジュール６０はプロセッサ２０１、メモリ２０２、複数のインタフェース回路２０３を有する。モジュール６０−１および６０−２は、インタフェース回路２０３からＨＤＤアレー３００に接続されている。また、モジュール６０−ｎは、インタフェース回路２０３からケーブル２０４により広域ネットワーク２０５に接続される。

モジュール６０−１〜６０−ｎに割り当てられたホスト側と通信されるモジュールを介して、データをＨＤＤアレー３００に対して高速に読み書きされる。また、ＨＤＤアレー３００からのデータをインタフェース回路２０３が受信し、データのヘッダから広域ネットワーク２０５のどこに転送すべきかＣＰＵ２０１が計算し、それに対応するモジュール内のインタフェース回路２０３にデータが届くようにマザーボード１内の配線を伝わる。

高信頼で大容量のＨＤＤアレー３００とハイスループットなネットワークケーブル２０４を有するので両方の優位点を組み合わせた性能を有する。この結果、ＨＤＤアレー３００内に蓄積された動画情報を各種フォーマットに変換しながらストリームデータとしてネットワークに配信することができる。これにはモジュール６０−１〜６０−ｎ間のデータスループットが大きいほどシステム全体のスループットも上がる。これにはこのマザーボード１内で信号のジッタが少ないためにより高いスループットのデータを伝送可能な機能が寄与している。

オープンスタブ長が短いビアホールを有するプリント基板の平面図と断面図である。オープンスタブ長が長いビアホールを有するプリント基板の平面図と断面図である。層毎に異なる配線間隔を有するプリント基板の側断面図である。長いオープンスタブを持つビアホールの斜視透視図である。結合度の異なる差動配線対を説明する図である。オープンスタブ長をパラメータとした信号伝搬特性を説明する図である。オープンスタブ長があるビアホールと配線間隔が異なる差動配線による信号ジッタを説明する図である。バックプレーンバスを構成する複数の基板の平面図である。コネクタ部の配線構造（密結合配線）を説明する図である。コネクタ部の配線構造（疎結合配線）を説明する図である。バックプレーンバスを構成する複数の基板の斜視図である。多層プリント基板の断面図である。広域ネットワークに接続されたルータのブロック図である。ＲＡＩＤシステムのブロック図である。広域ネットワークに接続されたサーバシステムのブロック図である。

符号の説明

１…マザーボード、１０…ビアホール、１１、１２、１３…ビアホール、１１０−１、１１０４、１１０５、１１０８…ビアホール、２０−１〜２０−４、２１、２２、２５−１、２５−２…差動配線、４１〜４５…信号層、５１〜５４…電源／グランド層、６０…ドータボード、７０…コネクタ、８１、８２、８３…ビアホールの信号伝搬特性（Ｓ２１）、９１〜９４…ビアホールと配線の組合せによるジッタ、１００…コネクタ用ビアホール、１０１、１０２…引出し配線、２０１…ＣＰＵ、２０２…メモリ、２０３…Ｉ／Ｆチップ。２０４…ケーブル、２０５…広域ネットワーク、３００…ＲＡＩＤ用ＨＤＤアレー。

Claims

第１の外層信号層と、第２の外層信号層と、内層信号層と、前記第１の外層信号層から前記第２の外層信号層まで貫通した層間接続ビアホールと、前記第１の外層信号層に設けた第１の差動配線対と、前記第２の外層信号層に設けた第２の差動配線対と、前記内層信号層に設けた第３の差動配線対とを含むプリント基板において、
前記第１の差動配線対と前記第２の差動配線対と前記第３の差動配線対との差動インピーダンスは概ね等しく、前記第１の差動配線対と前記第３の差動配線対との配線間隔が異なっていることを特徴とするプリント基板。
第１の外層信号層と、前記第１の外層信号層の下側の第１の内層信号層と、前記第１の内層信号層の下側の第２の内層信号層と、前記第２の内層信号層の下側の第２の外層信号層と、前記第１の外層信号層から前記第２の外層信号層まで貫通した層間接続ビアホールと、前記第１の外層信号層に設けた第１の差動配線対と、前記第２の外層信号層に設けた第２の差動配線対と、前記第１の内層信号層に設けた第３の差動配線対と、前記第２の内層信号層に設けた第４の差動配線対とを含むプリント基板において、
前記第１の差動配線対と前記第２の差動配線対と前記第３の差動配線対と前記第４の差動配線対との差動インピーダンスは概ね等しく、前記第３の差動配線対の配線間隔は前記第４の差動配線対との配線間隔より広いことを特徴とするプリント基板。
第１の外層信号層と、前記第１の外層信号層の下側の第１の内層信号層と、前記第１の内層信号層の下側の第２の内層信号層と、前記第２の内層信号層の下側の第２の外層信号層と、前記第１の外層信号層から前記第２の外層信号層まで貫通した層間接続ビアホールと、前記第１の外層信号層に設けた第１の差動配線対と、前記第２の外層信号層に設けた第２の差動配線対と、前記第１の内層信号層に設けた第３の差動配線対と、前記第２の内層信号層に設けた第４の差動配線対とを含むプリント基板において、
前記第１の差動配線対と前記第２の差動配線対とはマイクロストリップライン構造を持ち、差動配線間の前方クロストーク係数が負であり、
前記第３の差動配線対と前記第４の差動配線対とはストリップライン構造を持ち、差動インピーダンスが概ね等しく、
前記第３の差動配線対および前記第４の差動配線対の配線間距離は、差動配線間の結合を小さくするように、前記第１の差動配線対および前記第２の差動配線対の配線間距離よりも大きいことを特徴とするプリント基板。
請求項２または請求項３に記載のプリント基板であって、
前記第１の外層信号層上にドータボード取付け用ピンを有する第１のコネクタと第２のコネクタを更に設け、
前記第１のコネクタと前記第２のコネクタとのピン間を、前記ビアホールと前記第３の差動配線対または前記第４の差動配線対とで接続することを特徴とするプリント基板。
マザーボードと、該マザーボードに接続された複数のドータボードとから構成される通信装置において、
前記ドータボードは、前記マザーボードと接続された第１の通信用インタフェースと、ネットワークと接続された第２の通信用インタフェースと、ＣＰＵと、メモリとから構成され、
前記マザーボードは、第１の外層信号層と、前記第１の外層信号層の下側の第１の内層信号層と、前記第１の内層信号層の下側の第２の内層信号層と、前記第２の内層信号層の下側の第２の外層信号層と、前記第１の外層信号層から前記第２の外層信号層まで貫通した層間接続ビアホールと、前記第１の外層信号層に設けた第１の差動配線対と、前記第２の外層信号層に設けた第２の差動配線対と、前記第１の内層信号層に設けた第３の差動配線対と、前記第２の内層信号層に設けた第４の差動配線対とを含み、前記第１の差動配線対と前記第２の差動配線対と前記第３の差動配線対と前記第４の差動配線対との差動インピーダンスは概ね等しく、前記第３の差動配線対の配線間隔は前記第４の差動配線対との配線間隔より広いことを特徴とする通信装置。
マザーボードと、該マザーボードに接続された第１および第２のドータボードと、ハードディスクアレイとから構成されるデータ記憶装置において、
前記第１および第２のドータボードは、前記マザーボードと接続された第１の通信用インタフェースと、前記ハードディスクアレイと接続された第２の通信用インタフェースと、ＣＰＵと、メモリとを含んで、２重系を構成し、
前記マザーボードは、第１の外層信号層と、前記第１の外層信号層の下側の第１の内層信号層と、前記第１の内層信号層の下側の第２の内層信号層と、前記第２の内層信号層の下側の第２の外層信号層と、前記第１の外層信号層から前記第２の外層信号層まで貫通した層間接続ビアホールと、前記第１の外層信号層に設けた第１の差動配線対と、前記第２の外層信号層に設けた第２の差動配線対と、前記第１の内層信号層に設けた第３の差動配線対と、前記第２の内層信号層に設けた第４の差動配線対とを含み、前記第１の差動配線対と前記第２の差動配線対と前記第３の差動配線対と前記第４の差動配線対との差動インピーダンスは概ね等しく、前記第３の差動配線対の配線間隔は前記第４の差動配線対との配線間隔より広いことを特徴とするデータ記憶装置。
マザーボードと、該マザーボードに接続された第１ないし第３のドータボードと、ハードディスクとから構成される通信装置において、
前記第１および第２のドータボードは、前記マザーボードと接続された第１の通信用インタフェースと、前記ハードディスクと接続された第２の通信用インタフェースと、第１のＣＰＵと、第１のメモリとを含んで、２重系を構成し、
前記第３のドータボードは、前記マザーボードと接続された第３の通信用インタフェースと、ネットワークと接続された第４の通信用インタフェースと、第２のＣＰＵと、第２メモリーとから構成され、
前記マザーボードは、第１の外層信号層と、前記第１の外層信号層の下側の第１の内層信号層と、前記第１の内層信号層の下側の第２の内層信号層と、前記第２の内層信号層の下側の第２の外層信号層と、前記第１の外層信号層から前記第２の外層信号層まで貫通した層間接続ビアホールと、前記第１の外層信号層に設けた第１の差動配線対と、前記第２の外層信号層に設けた第２の差動配線対と、前記第１の内層信号層に設けた第３の差動配線対と、前記第２の内層信号層に設けた第４の差動配線対とを含み、前記第１の差動配線対と前記第２の差動配線対と前記第３の差動配線対と前記第４の差動配線対との差動インピーダンスは概ね等しく、前記第３の差動配線対の配線間隔は前記第４の差動配線対との配線間隔より広いことを特徴とする通信装置。