JP2007201879A

JP2007201879A - 差動信号受信回路

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Publication number: JP2007201879A
Application number: JP2006018842A
Authority: JP
Inventors: Shunichi Murata; 俊一村田
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2006-01-27
Filing date: 2006-01-27
Publication date: 2007-08-09
Anticipated expiration: 2026-01-27
Also published as: CN101009478B; CN101009478A; US7675323B2; US20070188230A1; JP4851192B2

Abstract

【課題】従来の差動信号受信回路は、入力される差動信号の直流レベルや振幅の変動によって遅延時間が変動する問題があった。
【解決手段】本発明にかかる差動信号受信回路は、入力される差動信号に応じて、第１の電源電位と第１の電位差を有する上限値と、上限値と第２の電位差を有する下限値とを選択的に第１、第２の出力端子から出力する波形整形回路１０と、第１、第２の出力端子の電圧を比較し、第１の電源電位と略同一の電圧と第２の電源と略同一の電圧とのいずれか一方を出力する増幅回路１１とを有するものである。
【選択図】図１

Description

本発明は差動信号受信回路に関し、特に小振幅差動クロック信号や差動データ信号を受信するために用いられる差動信号受信回路に関する。

近年、パーソナルコンピュータ（ＰＣ：Personal Computer）やテレビモニタでは、薄型かつ低消費電力のフラットパネルディスプレイが主流になっている。フラットパネルディスプレイの主力方式である液晶表示パネルは、急速に開発が進んでおり、表示画素数の増加や同時発色数の増加が望まれている。液晶表示パネルは、入力されたデジタル信号データをアナログ電圧に変換して、液晶素子に印加することによって画面を表示する。画素数や同時発色数の増加により、入力されるデジタル信号データは、より高速に伝送する必要がある。そこで、ＲＳＤＳ（Reduced Swing Differential Signaling）やｍｉｎｉＬＶＤＳ（Low Voltage Differential Signaling）といった小振幅差動信号によるデータ伝送規格によりデータ伝送を行う。そのためデータ処理を行う表示用ドライバにおいては入力された小信号差動信号データを内部ロジック電圧に変換する受信回路が必要である。

ここで、一般的な液晶表示パネルのブロック図を図５に示す。液晶表示パネルは、表示制御装置１０１、電源回路１０２、ソースドライバ１０３、ゲートドライバ１０４、ＴＦＴ−ＬＣＤ（Thin Film Transistor - Liquid Crystal Display）１０５を有している。表示制御装置１０１は、入力される表示用データと制御信号をソースドライバ１０３とゲートドライバ１０４に表示用データと制御信号を供給する。電源回路１０２は、表示制御装置１０１に内蔵され、ソースドライバ１０３とゲートドライバ１０４とに動作に用いられる基準電圧を供給する。

ソースドライバ１０３は、表示用データと制御信号とに基づきＴＦＴ−ＬＣＤの列方向の画素ラインを制御する。ゲートドライバ１０４は、制御信号に基づきＴＦＴ−ＬＣＤの行方向の画素ラインを制御する。ＴＦＴ−ＬＣＤ１０５は、画素がマトリックス状に配列された液晶表示パネルであり、画像を映し出す。

ここで、表示用データを受信するソースドライバ１０３の内部のブロック図を図６に示す。表示用データは、例えば色情報を示すデータである。この表示用データは、小振幅の差動信号で伝送される。ソースドライバ１０３では、この表示用データを受信回路１１０で受信し、差動信号をシングルエンド信号に変換する。このシングルエンド信号と制御信号とは、内部ロジック回路１１１でＤ／Ａ（Digital/Analog）変換され出力される。

また、この表示用データは、伝送系の製造バラツキ、反射、ノイズによって電圧や振幅が揺らぐ。これによって、受信回路が出力する信号は、遅延時間が変動したり、波形のハイレベルとロウレベルとの比率を示すＤｕｔｙ比が悪化する。この変動を改善するための受信回路が特許文献１（従来例１）に開示されている。

従来例１にかかる受信回路のブロック図を図７に示す。従来例１にかかる受信回路は、入力端子Ａ、Ｂで受信した差動信号の直流レベルを直流レベル変換回路１２１にてレベルシフトし、第１段増幅回路１２２（増幅率Ｇ１）、第２段増幅回路１２３（増幅率Ｇ２）、第３段増幅回路１２４（増幅率Ｇ３）によって増幅して、さらに第３段増幅回路にて差動信号からシングルエンド信号へと変換し、出力回路からシングルエンド信号を出力する。この受信回路の詳細な回路図を図８に示す。

図８に示すように、直流レベル変換回路１２１は、入力端子Ａ、Ｂのそれぞれに接続されるＮＭＯＳトランジスタＱＮ１、ＱＮ２を有している。ＮＭＯＳトランジスタＱＮ１、ＱＮ２は、それぞれ電源電位ＶＤＤにドレインが接続され、ソースと接地電位ＧＮＤとの間に電流源Ｉ１、Ｉ２が接続されている。また、ＮＭＯＳトランジスタＱＮ１のソースとＮＭＯＳトランジスタＱＮ２のソースは、それぞれ入力端子Ａ、Ｂから入力される差動信号ＩＮａ、ＩＮｂに応じた内部出力信号ｉｎｔ＿ＯＵＴａ、ｉｎｔ＿ＯＵＴｂを出力する。内部出力信号ｉｎｔ＿ＯＵＴａ、ｉｎｔ＿ＯＵＴｂの直流レベルは、それぞれ差動信号ＩＮａ、ＩＮｂの直流レベルＶｃｍからトランジスタの閾値電圧Ｖｇｓを引いた値となる。ここで、入力信号の信号波形を図９（ａ）に示し、直流レベル変換回路１２１の出力信号の信号波形を図９（ｂ）に示す。図９に示すように、差動信号ＩＮａ、ＩＮｂは、直流レベルＶｃｍを中心として、ハイレベルの電圧をＶＨとし、ロウレベルの電圧をＶＬとする信号であり、振幅ＶＩＮはＶＨとＶＬとの差電圧によって表される。また、直流レベル変換回路１２１が出力する内部出力信号ｉｎｔ＿ＯＵＴａ、ｉｎｔ＿ＯＵＴｂは、直流レベルＶｃｍ−Ｖｇｓを中心として、振幅がＶＩＮとなる信号であって、ハイレベルの電圧は、ＶＨ２＝ＶＨ−Ｖｇｓとなり、ロウレベルの電圧は、ＶＬ２＝ＶＬ−Ｖｇｓとなる。

第１段増幅回路１２２は、ＮＭＯＳトランジスタＱＮ３〜ＱＮ６を有している。ＮＭＯＳトランジスタＱＮ３、ＱＮ４は、それぞれソースが共通接続され、接地電位ＧＮＤに接続されている。また、ＮＭＯＳトランジスタＱＮ５、ＱＮ６は、それぞれダイオード接続されており、ＮＭＯＤトランジスタＱＮ３、ＱＮ４のドレインと電源電位ＶＤＤとの間に接続されている。ＮＭＯＳトランジスタＱＮ３のゲートは、ＮＭＯＳトランジスタＱＮ１のソースに接続されており、直流レベル変換回路１２１が出力する出力信号の一方を受信する。ＮＭＯＳトランジスタＱＮ４のゲートは、ＮＭＯＳトランジスタＱＮ２のソースに接続されており、直流レベル変換回路１２１が出力する出力信号の他方を受信する。ＮＭＯＳトランジスタＱＮ３、ＱＮ４は、ゲートに入力される信号に応じて導通状態と非導通状態とを切り替え、それぞれのドレインからゲートに入力された信号を増幅して出力する。

第２段増幅回路１２３は、ＮＭＯＳトランジスタＱＮ４の出力を増幅する増幅器１２３ａとＮＭＯＳトランジスタＱＮ３の出力を増幅する増幅器１２３ｂとを有し、それぞれの信号を増幅率Ｇ２で増幅する。第３段増幅回路１２４は、増幅器１２４ａを有し、増幅器１２３ａ、１２３ｂが出力する信号を増幅率Ｇ３で増幅し、さらにシングルエンド信号に変換して出力する。出力回路１２５は、増幅器１２４ａが出力する信号を出力端子ＯＵＴに出力するか否かを制御する。

従来例１にかかる受信回路は、このように複数段の増幅器によって信号を増幅することで、差動信号の振幅が揺らいだ場合であっても、受信回路における信号の遅延時間を減少させることが可能である。
特開２００３−１９８２６５号公報

しかしながら、従来例１にかかる受信回路は、入力信号の直流レベルＶｃｍが電源電位ＶＤＤ側にシフトした場合や入力信号の振幅ＶＩＮが大きくなった場合、ＮＭＯＳトランジスタＱＮ３あるいはＱＮ４に流れる電流量が大きくなるため、ＮＭＯＳトランジスタＱＮ５あるいはＱＮ６の閾値電圧Ｖｇｓが大きくなり、受信回路の遅延時間は小さくなる。

一方、入力信号の直流レベルＶｃｍが接地電位ＧＮＤ側にシフトした場合や入力信号の振幅ＶＩＮが小さくなった場合は、ＮＭＯＳトランジスタＱＮ３あるいはＱＮ４に流れる電流量が小さくなるため、ＮＭＯＳトランジスタＱＮ５あるいはＱＮ６の閾値電圧Ｖｇｓが小さくなり、受信回路の遅延時間は大きくなる。

また、入力信号の直流レベルＶｃｍの入力範囲の下限をＶｌｉｍｉｔとすると、受信回路が動作する為には、Ｖｌｉｍｉｔ＞Ｖｇｓ（ＱＮ１）＋Ｖｇｓ（ＱＮ３）−（ＶＩＮ／２）である必要があり、今仮にＶｇｓ≒１Ｖ、ＶＩＮ＝２００ｍＶとすれば、Ｖｌｉｍｉｔ＞（１＋１−（０．２／２））＝１．９Ｖとなり、直流レベルＶｃｍが１．９Ｖ以下の入力信号では受信回路が動作する事が出来なくなる。

つまり、従来例１にかかる受信回路では、入力信号の振幅や直流レベルが変動すると、信号の遅延時間が変動する問題がある。また、入力信号の直流レベルが入力範囲の下限を下回ると受信回路が動作しない問題がある。

本発明にかかる差動信号受信回路は、入力される差動信号に応じて、第１の電源電位と第１の電位差を有する上限値と、前記上限値と第２の電位差を有する下限値とを選択的に第１、第２の出力端子から出力する波形整形回路と、前記第１、第２の出力端子の電圧を比較し、前記第１の電源電位と略同一の電圧と第２の電源と略同一の電圧とのいずれか一方を出力する増幅回路とを有するものである。

本発明にかかる差動信号受信回路によれば、波形整形回路が出力する差動信号の上限値は、第１の電源電位（例えば、電源電位ＶＤＤ）と第１の電位差となり、振幅は第２の電位差となる。つまり、波形整形回路が出力する差動信号は、直流レベルと振幅が入力される差動信号の直流レベルと振幅に依存しない。このことより、波形整形回路が出力する差動信号は、入力される差動信号の変動に依存しない、安定したものとなる。また、増幅回路は、安定した直流レベルと振幅を有する波形整形回路の出力信号に基づき動作するため、安定したシングルエンド信号を出力することができる。

本発明にかかる差動信号受信回路によれば、入力信号の直流レベル、あるいは振幅の変動に関わらず、安定した出力信号を生成することが可能である。

実施の形態１
以下図面を参照して本発明の実施の形態について説明する。実施の形態１にかかる差動信号受信回路１は、小振幅の差動信号を入力し、大振幅のシングルエンド信号を出力する。例えば、入力される差動信号の振幅は、０．２Ｖ（ロウレベル：０．８Ｖ、ハイレベル：１．０Ｖ）、あるいは０．６Ｖ（ロウレベル：０．２Ｖ、ハイレベル：０．８Ｖ）程度である。また、出力されるシングルエンド信号は、例えば第１の電源（例えば、電源電位ＶＤＤ）と第２の電源（例えば、接地電位ＧＮＤ）との電位差の振幅を有する。実施の形態１にかかる差動信号受信回路１の回路図を図１に示す。

図１に示すように波形整形回路１０、増幅回路１１、出力制御回路１２を有している。波形整形回路１０は、入力される差動信号に基づいて第１の出力端子から上限値が電源電位ＶＤＤと第１の電位差となり、下限値が上限値と第２の電位差となる信号を出力し、第２の出力端子から、第１の出力端子とは逆相となり、第１の出力端子から出力される信号とほぼ同じ上限値と下限値とを有する信号を出力する。増幅回路１１は、第１の出力端子と第２の出力端子との電圧を比較し、電源電位ＶＤＤと接地電位ＧＮＤとの電位差と略同一の振幅を有するシングルエンド信号を出力する。出力制御回路１２は、出力制御信号ＥＮに基づき、増幅回路１１の出力を伝送するか、接地電位ＧＮＤを出力するかを制御する。これらの回路の詳細を以下で説明する。

波形整形回路１０は、第１、第２、第３のトランジスタと、第１の電位差設定素子、複数の第２の電位差設定素子を有している。本実施の形態では、第１、第２のトランジスタとして、Ｎｃｈデプレッション型トランジスタＭ１、Ｍ２を用いている。なお、デプレッション型トランジスタＭ１、Ｍ２は、ノンドープ型のトランジスタであるとより好適である。第３のトランジスタは、Ｎｃｈエンハンスメント型トランジスタＭ３を用いている。第１の電位差設定素子は、抵抗Ｒ３を用いている。第２の電位差設定素子は、抵抗Ｒ１、Ｒ２を用いている。なお、抵抗Ｒ１と抵抗Ｒ２との抵抗値は、実質的に同一であると良い。

Ｎｃｈデプレッション型トランジスタＭ１のゲートには、入力端子Ａが接続され、Ｎｃｈデプレッション型トランジスタＭ２のゲートには、入力端子Ｂが接続されている。Ｎｃｈデプレッション型トランジスタＭ１、Ｍ２は、ソースが共通接続された差動対を構成している。また、それぞれのソースの共通接続点は、Ｎｃｈエンハンスメント型トランジスタＭ３のドレインに接続されている。Ｎｃｈエンハンスメント型トランジスタＭ３のソースは接地電位ＧＮＤに接続されている。Ｎｃｈエンハンスメント型トランジスタＭ３のゲートには、電流制御信号ＶＣＴＲＬが接続されている。Ｎｃｈエンハンスメント型トランジスタＭ３は、電流制御信号ＶＣＴＲＬの電圧値に基づいて電流Ｉ１を出力する。

また、Ｎｃｈデプレッション型トランジスタＭ１のドレインには、抵抗Ｒ１の一方の端子が接続されている。Ｎｃｈデプレッション型トランジスタＭ１は、入力端子Ａに入力される入力信号に基づいて、この接続点が第１の出力端子となり、第１の出力信号（例えば、内部出力信号ｉｎｔ＿ＯＵＴａ）を出力する。Ｎｃｈデプレッション型トランジスタＭ２のドレインには、抵抗Ｒ２の一方の端子が接続されており、この接続点が第２の出力端子となっている。Ｎｃｈデプレッション型トランジスタＭ２は、入力端子Ｂに入力される入力信号に基づいて、この第２の出力端子から第２の出力信号（例えば内部出力信号ｉｎｔ＿ＯＵＴｂ）を出力する。抵抗Ｒ１の他方の端子と抵抗Ｒ２の他方の端子とは、共通接続されており、この共通接続点と電源電位ＶＤＤとの間には抵抗Ｒ３が接続されている。

増幅回路１１は、Ｎｃｈエンハンスメント型トランジスタＭ４、Ｍ５、Ｍ６、Ｍ１１、Ｍ１２、Ｐｃｈエンハンスメント型トランジスタＭ７〜Ｍ９を有している。Ｎｃｈエンハンスメント型トランジスタＭ５のゲートには、内部出力信号ｉｎｔ＿ＯＵＴａが入力され、Ｎ型ＣＭＯトランジスタＭ４のゲートには、内部出力信号ｉｎｔ＿ＯＵＴｂが入力されている。Ｎｃｈエンハンスメント型トランジスタＭ４、Ｍ５は、ソースが共通接続された差動対を構成している。また、それぞれのソースの共通接続点は、Ｎｃｈエンハンスメント型トランジスタＭ６のドレインに接続されている。Ｎｃｈエンハンスメント型トランジスタＭ６のソースは接地電位ＧＮＤに接続されている。Ｎｃｈエンハンスメント型トランジスタＭ６のゲートには、電流制御信号ＶＣＴＲＬが接続されている。Ｎｃｈエンハンスメント型トランジスタＭ６は、電流制御信号ＶＣＴＲＬの電圧値に基づいて電流Ｉ２を出力する。

Ｐｃｈエンハンスメント型トランジスタＭ７、Ｍ８は、カレントミラー回路を構成している。Ｐｃｈエンハンスメント型トランジスタＭ７、Ｍ８のそれぞれのソースは、電源電位ＶＤＤに接続されている。Ｐｃｈエンハンスメント型トランジスタＭ７のソースは、Ｎｃｈエンハンスメント型トランジスタＭ４のドレインに接続されている。Ｐｃｈエンハンスメント型トランジスタＭ７、Ｍ８のゲートは、互いに接続されており、さらにＰｃｈエンハンスメント型トランジスタＭ７のソースと接続されている。

Ｐｃｈエンハンスメント型トランジスタＭ９、Ｍ１０は、カレントミラー回路を構成している。Ｐｃｈエンハンスメント型トランジスタＭ９、Ｍ１０のそれぞれのソースは、電源電位ＶＤＤに接続されている。Ｐｃｈエンハンスメント型トランジスタＭ９のソースは、Ｎｃｈエンハンスメント型トランジスタＭ５のドレインに接続されている。Ｐｃｈエンハンスメント型トランジスタＭ９、Ｍ１０のゲートは、互いに接続されており、さらにＰｃｈエンハンスメント型トランジスタＭ９のソースと接続されている。

Ｎｃｈエンハンスメント型トランジスタＭ１１、Ｍ１２は、カレントミラー回路を構成している。Ｎｃｈエンハンスメント型トランジスタＭ１１、Ｍ１２のそれぞれのソースは、接地電位ＧＮＤに接続されている。Ｎｃｈエンハンスメント型トランジスタＭ１１のソースは、Ｐｃｈエンハンスメント型トランジスタＭ１０のドレインに接続されている。Ｎｃｈエンハンスメント型トランジスタＭ１１、Ｍ１２のゲートは、互いに接続されており、さらにＮｃｈエンハンスメント型トランジスタＭ１１のソースと接続されている。また、Ｎｃｈエンハンスメント型トランジスタＭ１２のドレインと、Ｐｃｈエンハンスメント型トランジスタＭ８のドレインは互いに接続されており、この接続点から第３の出力信号（例えば、内部出力信号ｉｎｔ＿ＯＵＴｃ）を出力する。

出力制御回路１２は、ＮＡＮＤ回路１３とインバータ回路１４とを有している。ＮＡＮＤ回路１３の一方の端子には出力制御信号ＥＮが入力され、他方の端子には内部出力信号ｉｎｔ＿ＯＵＴｃが入力されている。インバータ回路１４には、ＮＡＮＤ回路１３の出力が入力され、出力は出力端子ＯＵＴに接続されている。

実施の形態１にかかる差動信号受信回路１の動作について説明する。差動信号受信回路１に入力される差動信号ＩＮａ、ＩＮｂの波形を図２（ａ）に示す。図２（ａ）に示すように差動信号ＩＮａ、ＩＮｂは、互いに反転するクロック信号である。ここで、差動信号のハイレベル電圧をＶＨ、ロウレベル電圧をＶＬ、差動信号の直流レベルをＶｃｍとする。

まず、入力端子Ａに入力される差動信号ＩＮａの信号レベルがハイレベル電圧ＶＨであって、入力端子Ｂに入力される差動信号ＩＮｂの信号レベルがロウレベル電圧ＶＬである場合について説明する。この場合、Ｎｃｈデプレッション型トランジスタＭ１は導通状態となり、Ｎｃｈデプレッション型トランジスタＭ２は非導通状態となる。そのため、電流Ｉ１がＮｃｈデプレッション型トランジスタＭ１に流れる。これによって、抵抗Ｒ３の両端には、抵抗Ｒ３の抵抗値と電流Ｉ１とによって、Ｖ３＝Ｒ３×Ｉ１となる電圧降下Ｖ３が生じる。また、抵抗Ｒ１の両端には、抵抗Ｒ１と電流Ｉ１とによって、Ｖ１＝Ｒ３×Ｉ１となる電圧降下Ｖ１が生じる。一方、抵抗Ｒ２には、電流Ｉ１は流れないため抵抗Ｒ２の両端に電圧降下は生じない。従って、内部出力信号ｉｎｔ＿ＯＵＴａの信号レベルＶｉｎｔ＿ＯＵＴａは、Ｖｉｎｔ＿ＯＵＴａ＝ＶＤＤ−Ｖ３−Ｖ１となる。また、内部出力信号ｉｎｔ＿ＯＵＴｂの信号レベルＶｉｎｔ＿ＯＵＴｂは、Ｖｉｎｔ＿ＯＵＴｂ＝ＶＤＤ−Ｖ３となる。

一方、入力端子Ａに入力される差動信号ＩＮａの信号レベルがロウレベル電圧ＶＬであって、入力端子Ｂに入力される差動信号ＩＮｂの信号レベルがハイレベル電圧ＶＨである場合について説明する。この場合、Ｎｃｈデプレッション型トランジスタＭ１は非導通状態となり、Ｎｃｈデプレッション型トランジスタＭ２は導通状態となる。そのため、電流Ｉ１がＮｃｈデプレッション型トランジスタＭ２に流れる。これによって、抵抗Ｒ３の両端には、抵抗Ｒ３の抵抗値と電流Ｉ１とによって、Ｖ３＝Ｒ３×Ｉ１となる電圧降下Ｖ３が生じる。また、抵抗Ｒ２の両端には、抵抗Ｒ２と電流Ｉ１とによって、Ｖ２＝Ｒ２×Ｉ１となる電圧降下Ｖ２が生じる。一方、抵抗Ｒ１には、電流Ｉ１は流れないため抵抗Ｒ１の両端に電圧降下は生じない。従って、内部出力信号ｉｎｔ＿ＯＵＴａの信号レベルＶｉｎｔ＿ＯＵＴａは、Ｖｉｎｔ＿ＯＵＴａ＝ＶＤＤ−Ｖ３となる。また、内部出力信号ｉｎｔ＿ＯＵＴｂの信号レベルＶｉｎｔ＿ＯＵＴｂは、Ｖｉｎｔ＿ＯＵＴｂ＝ＶＤＤ−Ｖ３−Ｖ２となる。ここで、抵抗Ｒ１と抵抗Ｒ２との抵抗値が略同一である場合、電圧Ｖ１と電圧Ｖ２とは、実質的に同じ電圧となる。従って、ここでの内部出力信号ｉｎｔ＿ＯＵＴｂの信号レベルＶｉｎｔ＿ＯＵＴｂは、Ｖｉｎｔ＿ＯＵＴｂ＝ＶＤＤ−Ｖ３−Ｖ１とすることが出来る。

つまり、波形整形回路１０は、入力される差動信号ＩＮａ、ＩＮｂに基づいて、ハイレベル電圧ＶＨ'＝ＶＤＤ−Ｖ３、ロウレベル電圧ＶＬ'＝ＶＤＤ−Ｖ３−Ｖ１となり、互いに差動動作する内部出力信号ｉｎｔ＿ＯＵＴａ、ｉｎｔ＿ＯＵＴｂを出力する。ここで、内部出力信号ｉｎｔ＿ＯＵＴａ、ｉｎｔ＿ＯＵＴｂの直流レベルＶｃｍ'は、Ｖｃｍ'＝ＶＤＤ−Ｖ３−（Ｖ１／２）となる。内部出力信号の波形を図２（ｂ）に示す。

上記説明のように生成された内部出力信号ｉｎｔ＿ＯＵＴａ、ｉｎｔ＿ＯＵＴｂを比較し、増幅することで増幅回路１１は、振幅が電源電位ＶＤＤと接地電位ＧＮＤとの電位差と実施的に同じシングルエンド信号を出力する。

内部出力信号ｉｎｔ＿ＯＵＴａが、内部出力信号ｉｎｔ＿ＯＵＴｂよりも大きな場合、増幅回路１１は、Ｎｃｈエンハンスメント型トランジスタＭ５が導通状態となり、Ｎｃｈエンハンスメント型トランジスタＭ４が非導通状態となる。そのため、Ｐｃｈエンハンスメント型トランジスタＭ９、Ｍ１０で構成されるカレントミラー回路と、Ｎｃｈエンハンスメント型トランジスタＭ１１、Ｍ１２で構成されるカレントミラー回路を介してＮｃｈエンハンスメント型トランジスタＭ１２に電流Ｉ２が流れる。つまり、Ｎｃｈエンハンスメント型トランジスタＭ１２が導通状態となる。一方、Ｎｃｈエンハンスメント型トランジスタＭ４には電流Ｉ２が流れないために、Ｐｃｈエンハンスメント型トランジスタＭ７、Ｍ８により構成されるカレントミラー回路は電流を流すことがない。つまり、Ｐｃｈエンハンスメント型トランジスタＭ８は非導通状態となる。従って、増幅回路１１の内部出力信号ｉｎｔ＿ＯＵＴｃの信号レベルＶｉｎｔ＿ＯＵＴｃは、略電源電位ＧＮＤとなる。

一方、内部出力信号ｉｎｔ＿ＯＵＴａが、内部出力信号ｉｎｔ＿ＯＵＴｂよりも小さな場合、増幅回路１１は、Ｎｃｈエンハンスメント型トランジスタＭ４が導通状態となり、Ｎｃｈエンハンスメント型トランジスタＭ５が非導通状態となる。そのため、Ｐｃｈエンハンスメント型トランジスタＭ９、Ｍ１０で構成されるカレントミラー回路と、Ｎｃｈエンハンスメント型トランジスタＭ１１、Ｍ１２で構成されるカレントミラー回路は電流を流すことがない。つまり、Ｎｃｈエンハンスメント型トランジスタＭ１２が非導通状態となる。一方、Ｎｃｈエンハンスメント型トランジスタＭ４には電流Ｉ２が流れるめに、Ｐｃｈエンハンスメント型トランジスタＭ７、Ｍ８により構成されるカレントミラー回路を解してＰ型ＭＯＳトランジスタＭ８に電流Ｉ２が流れる。つまり、Ｐｃｈエンハンスメント型トランジスタＭ８は導通状態となる。従って、増幅回路１１の内部出力信号ｉｎｔ＿ＯＵＴｃの信号レベルＶｉｎｔ＿ＯＵＴｃは、略電源電位ＶＤＤとなる。

出力制御回路１２は、出力制御信号ＥＮがイネーブル状態のときには、ＮＡＮＤ回路１３とインバータ回路１４とを介して内部出力信号ｉｎｔ＿ＯＵＴｃを出力し、出力制御信号ＥＮがディスエーブル状態のときには、ＮＡＮＤ回路１３が出力する電源電位ＶＤＤと略同一の電圧をインバータ回路１４で反転して出力する。

上記説明より、本実施の形態の波形整形回路１０は、入力される差動信号ＩＮａ、ＩＮｂの直流レベルＶｃｍの値に関わらず、電源電圧ＶＤＤ、抵抗Ｒ１〜Ｒ３、電流Ｉ１によって設定される直流レベルを有し、互いに差動動作する内部出力信号ｉｎｔ＿ＯＵＴａ、ｉｎｔ＿ＯＵＴｂを出力する。つまり、増幅回路１１に入力される内部出力信号ｉｎｔ＿ＯＵＴａ、ｉｎｔ＿ＯＵＴｂの直流レベルは、波形整形回路１０に入力される差動信号ＩＮａ、ＩＮｂの直流レベルに依存しない。

このことより、増幅回路１１の動作は、波形整形回路１０に入力される差動信号ＩＮａ、ＩＮｂの直流レベルの値によらず、常に同じ条件となる。従って、増幅回路１１を介して出力される内部出力信号Ｖｉｎｔ＿ＯＵＴｃの遅延時間は、波形整形回路１０に入力される差動信号ＩＮａ、ＩＮｂの直流レベルの値にかかわらず、安定したものとなる。

また、波形整形回路１０の内部出力信号ｉｎｔ＿ＯＵＴａ、ｉｎｔ＿ＯＵＴｂの振幅は、抵抗Ｒ１、Ｒ２の抵抗値とＮｃｈデプレッション型トランジスタＭ１、Ｍ２で構成される差動対に供給される電流Ｉ１によって設定される。また、Ｎｃｈデプレッション型トランジスタＭ１、Ｍ２は、入力される差動信号に基づいて、それぞれスイッチと同じような動作となる。つまり、入力される差動信号の直流レベル、あるいは振幅が変動した場合であっても、電流Ｉ１と抵抗Ｒ１、あるいは抵抗Ｒ２とに基づき設定される内部出力信号ｉｎｔ＿ＯＵＴａ、ｉｎｔ＿ＯＵＴｂの振幅は変動しないため、波形整形回路１０の遅延時間は、安定している。これに対し、従来例１の受信回路では、直流レベル変換回路１２１に入力される差動信号の直流レベルが変動すると遅延時間が変動していた。

さらに、波形整形回路１０は振幅の上下の電位差を１つの電流源が出力する電流Ｉ１によって設定しているため、内部出力信号ｉｎｔ＿ＯＵＴａ、ｉｎｔ＿ＯＵＴｂのＤｕｔｙ比を実質的に５０％（ハイレベル区間とロウレベル区間との比率が同じ）にすることが可能である。また、このＤｕｔｙ比が５０％の内部出力信号ｉｎｔ＿ＯＵＴａ、ｉｎｔ＿ＯＵＴｂに基づき増幅回路１１が動作することが可能であるため、内部出力信号ｉｎｔ＿ＯＵＴｃのＤｕｔｙ比も実質的に５０％となる。

以上のことより、本実施の形態にかかる差動信号受信回路１は、安定した動作とＤｕｔｙ比の精度の高い動作を行うことが可能である。

一方、本実施の形態にかかる波形整形回路１０は、Ｎｃｈデプレッション型トランジスタＭ１、Ｍ２で構成される差動対によって差動信号を受信しているため、広い入力電圧範囲を有する。例えば、波形整形回路１０に入力される差動信号のＶＨを０．８Ｖ、ＶＬを１．０Ｖ、振幅を２００ｍＶとし、Ｎｃｈデプレッション型トランジスタＭ１、Ｍ２の閾値電圧がＶｇｓ≒０Ｖ、Ｎｃｈエンハンスメント型トランジスタＭ１、Ｍ２の飽和電圧がＶｄｓｓａｔ＝０．２Ｖであった場合、波形整形回路１０に入力される差動信号の直流レベルＶｃｍは、Ｖｃｍ＝Ｖｇｓ＋Ｖｄｓｓａｔ＝０．２Ｖとなる。これに対して、従来例１の受信回路の入力信号の直流レベルＶｃｍは、１．９Ｖ以上必要であった。

実施の形態２
実施の形態１にかかる差動信号受信回路１は、波形整形回路１０の第１の電位差設定素子として抵抗Ｒ３を用いていたが、実施の形態２にかかる差動信号受信回路２の波形整形回路２０の第１の電位差設定素子は、ダイオード接続されたＮｃｈエンハンスメント型トランジスタＭ１３を用いる。実施の形態２にかかる差動信号受信回路２の回路図を図３に示す。図３において、実施の形態１と実質的に同じ要素については、実施の形態１と同じ符号を付して、以下で行う説明を省略する。

実施の形態２にかかる波形整形回路２０は、第１の電位差設定素子として、ダイオード接続されたＮｃｈエンハンスメント型トランジスタＭ１３を有している。Ｎｃｈエンハンスメント型トランジスタＭ１３は、ゲートとドレインとが接続されており、さらにドレインは電源電位ＶＤＤに接続されている。また、Ｎｃｈエンハンスメント型トランジスタＭ１３のソースは、抵抗Ｒ１、Ｒ２の共通接続点に接続されている。

第１の電位設定素子として、ダイオード接続されたＮｃｈエンハンスメント型トランジスタＭ１３を使用した場合、内部出力信号ｉｎｔ＿ＯＵＴａ、ｉｎｔ＿ＯＵＴｂのハイレベル電圧ＶＨ'は、ＶＨ'＝ＶＤＤ−Ｖｇｓ［Ｍ１３］となる。一方、内部出力信号ｉｎｔ＿ＯＵＴａ、ｉｎｔ＿ＯＵＴｂのロウレベル電圧ＶＬ'は、ＶＨ'＝ＶＤＤ−Ｖｇｓ［Ｍ１３］−Ｖ１となる。ここで、Ｖｇｓ［Ｍ１３］は、Ｎｃｈエンハンスメント型トランジスタＭ１３の閾値電圧である。また、内部出力信号ｉｎｔ＿ＯＵＴａ、ｉｎｔ＿ＯＵＴｂの直流レベルＶｃｍ'は、Ｖｃｍ'＝ＶＤＤ−Ｖｇｓ［Ｍ１３］−（Ｖ１／２）となる。

波形整形回路２０の内部出力信号ｉｎｔ＿ＯＵＴａ、ｉｎｔ＿ＯＵＴｂの振幅は、実施の形態１と同様に抵抗Ｒ１、Ｒ２の抵抗値とＮｃｈデプレッション型トランジスタＭ１、Ｍ２で構成される差動対に供給される電流Ｉ１によって設定される。また、実施の形態２にかかる波形整形回路２０のＮｃｈデプレッション型トランジスタＭ１、Ｍ２は、入力される差動信号に基づいて、それぞれスイッチと同じような動作となる。しかしながら、入力される差動信号の直流レベル、あるいは振幅が変動した場合であっても、Ｎｃｈエンハンスメント型トランジスタＭ１３に流れる電流Ｉ１の大きさは変化しない。そのため、電流Ｉ１と抵抗Ｒ１、あるいは抵抗Ｒ２とに基づき設定される内部出力信号ｉｎｔ＿ＯＵＴａ、ｉｎｔ＿ＯＵＴｂの振幅は変動しないため、波形整形回路２０の遅延時間は、安定している。

また、第１の電位設定素子をＮｃｈエンハンスメント型トランジスタで形成することで、抵抗を用いる場合に比べてレイアウト上の面積を削減することができる。

実施の形態３
実施の形態２にかかる差動信号受信回路１は、波形整形回路２０の第２の電位差設定素子として抵抗Ｒ１、Ｒ２を用いていたが、実施の形態３にかかる差動信号受信回路３の波形整形回路３０の第２の電位差設定素子は、ダイオード接続されたＮｃｈエンハンスメント型トランジスタＭ１４、Ｎｃｈエンハンスメント型トランジスタ１５を用いる。実施の形態３にかかる差動信号受信回路３の回路図を図４に示す。図４において、実施の形態２と実質的に同じ要素については、実施の形態２と同じ符号を付して、以下で行う説明を省略する。

実施の形態３にかかる波形整形回路３０は、第２の電位差設定素子として、ダイオード接続されたＮｃｈエンハンスメント型トランジスタＭ１４、Ｍ１５を有している。Ｎｃｈエンハンスメント型トランジスタＭ１４、Ｍ１５は、それぞれゲートとドレインとが接続されている。また、互いのドレインは共通接続され、Ｎｃｈエンハンスメント型トランジスタＭ１３のソースに接続されている。Ｎｃｈエンハンスメント型トランジスタＭ１４のソースは、Ｎｃｈデプレッション型トランジスタＭ１のドレインに接続され、Ｎｃｈエンハンスメント型トランジスタＭ１５のソースは、Ｎｃｈデプレッション型トランジスタＭ２のドレインに接続されている。ここで、Ｎｃｈエンハンスメント型トランジスタＭ１４、Ｍ１５は、同じサイズで形成されていることが好ましい。トランジスタサイズが同じである場合、トランジスタに流れる電流量が同じであれば、同じ閾値電圧となる。

第２の電位設定素子として、ダイオード接続されたＮｃｈエンハンスメント型トランジスタＭ１４、Ｍ１５を使用した場合、内部出力信号ｉｎｔ＿ＯＵＴａ、ｉｎｔ＿ＯＵＴｂのハイレベル電圧ＶＨ'は、ＶＨ'＝ＶＤＤ−Ｖｇｓ［Ｍ１３］となる。一方、内部出力信号ｉｎｔ＿ＯＵＴａ、ｉｎｔ＿ＯＵＴｂのロウレベル電圧ＶＬ'は、ＶＨ'＝ＶＤＤ−Ｖｇｓ［Ｍ１３］−Ｖｇｓ［Ｍ１４］となる。ここで、Ｖｇｓ［Ｍ１４］は、Ｎｃｈエンハンスメント型トランジスタＭ１４の閾値電圧であって、Ｎｃｈエンハンスメント型トランジスタＭ１５の閾値電圧Ｖｇｓ［Ｍ１５］と実質的に同じである。また、内部出力信号ｉｎｔ＿ＯＵＴａ、ｉｎｔ＿ＯＵＴｂの直流レベルＶｃｍ'は、Ｖｃｍ'＝ＶＤＤ−Ｖｇｓ［Ｍ１３］−（Ｖｇｓ［Ｍ１４］／２）となる。

波形整形回路３０の内部出力信号ｉｎｔ＿ＯＵＴａ、ｉｎｔ＿ＯＵＴｂの振幅は、Ｎｃｈエンハンスメント型トランジスタＭ１４（あるいはＭ１５）、の閾値電圧によって設定される。また、実施の形態３にかかる波形整形回路３０のＮｃｈデプレッション型トランジスタＭ１、Ｍ２は、入力される差動信号に基づいて、それぞれスイッチと同じような動作となる。しかしながら、入力される差動信号の直流レベル、あるいは振幅が変動した場合であっても、Ｎｃｈエンハンスメント型トランジスタＭ１３に流れる電流Ｉ１の大きさは変化しない。そのため、Ｎｃｈエンハンスメント型トランジスタＭ１４（あるいはＭ１５）によって設定される内部出力信号ｉｎｔ＿ＯＵＴａ、ｉｎｔ＿ＯＵＴｂの振幅は変動しない。そのため、波形整形回路２０の遅延時間は、安定している。

また、第２の電位設定素子をＮｃｈエンハンスメント型トランジスタで形成することで、抵抗を用いる場合に比べてレイアウト上の面積を削減することができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態において、第１の電圧設定素子をなくし、波形整形回路が出力する内部出力信号の上限値を電源電位とすることも可能である。また、上記実施の形態では、Ｎｃｈデプレッション型トランジスタによって構成される差動対を使用したが、これをＰｃｈデプレッション型トランジスタによる構成としても良い。

実施の形態１にかかる差動信号増幅回路の回路図である。実施の形態１にかかる差動信号の信号波形を示す図である。実施の形態２にかかる差動信号増幅回路の回路図である。実施の形態３にかかる差動信号増幅回路の回路図である。一般的な液晶表示パネルのブロック図である。一般的なソースドライバのブロック図である。従来例１にかかる差動信号増幅回路のブロック図である。従来例１にかかる差動信号増幅回路の回路図である。従来例１の差動信号の信号波形を示す図である。

符号の説明

１、２、３差動信号受信回路
１０、２０、３０波形整形回路
１１増幅回路
１２出力制御回路
１３ＮＡＮＤ回路
１４インバータ回路
Ａ、Ｂ入力端子
ＯＵＴ出力端子
ＥＮ出力制御信号
ＩＮａ、ＩＮｂ差動信号
ｉｎｔ＿ＯＵＴａ、ｉｎｔ＿ＯＵＴｂ、ｉｎｔ＿ＯＵＴｃ内部出力信号
Ｍ１、Ｍ２Ｎｃｈデプレッション型トランジスタ
Ｍ４〜Ｍ６、Ｍ１１、Ｍ１２、Ｍ１３〜Ｍ１５Ｎｃｈエンハンスメント型トランジスタ
Ｍ７〜Ｍ１０Ｐｃｈエンハンスメント型トランジスタ
Ｒ１〜Ｒ３抵抗

Claims

入力される差動信号に応じて、第１の電源電位と第１の電位差を有する上限値と、前記上限値と第２の電位差を有する下限値とを選択的に第１、第２の出力端子から出力する波形整形回路と、
前記第１、第２の出力端子の電圧を比較し、前記第１の電源電位と略同一の電圧と第２の電源と略同一の電圧とのいずれか一方を出力する増幅回路とを有する差動信号受信回路。
前記波形整形回路は、前記第１の電位差を設定する第１の電位差設定素子と、前記第２の電位差を設定する第２の電位差設定素子と、前記差動信号を受信する複数のデプレッション型トランジスタと、前記複数のデプレッション型トランジスタに電流を供給する電流源とを有していることを特徴とする請求項１に記載の差動信号受信回路。
前記第１、第２の電位差設定素子のうち少なくとも一方は、抵抗素子であることを特徴とする請求項２に記載の差動信号受信回路。
前記第１、第２の電位差は、前記電流源が出力する電流と、前記抵抗素子に基づいて設定されることを特徴とする請求項３に記載の差動信号受信回路。
前記第１、第２の電位差設定素子のうち少なくとも一方は、ダイオード接続されたトランジスタであることを特徴とする請求項２に記載の差動信号受信回路。
前記第１、第２の電位差は、前記ダイオード接続されたトランジスタの閾値電圧に基づいて設定されることを特徴とする請求項５に記載の差動信号受信回路。