JP2007258755A - 半導体装置 - Google Patents

Abstract

【課題】外部基板との加熱加圧による接続を行うにあたり、耐加圧力の低い第１の機能領域へのダメージを軽減し、信頼性の高い接続を行うこと。
【解決手段】本発明は、記憶素子からなり複数に領域が分割された第１の機能領域１と、外部との信号入出力を行う複数のバンプＢを有し第１の機能領域１間にも領域を有する第２の機能領域２とが同一基板に設けられている半導体の基板１０と、この基板１０の上記複数のバンプＢと直接接続された外部基板２０とを有する半導体装置であって、前記半導体の基板１０を平面視した場合、第１の機能領域１間の第２の機能領域２に、上記複数のバンプＢが形成されているものである。
【選択図】図１

Description

本発明は、基板に記憶領域等から成る第１の機能領域と、駆動回路等から成る第２の機能領域と、外部との信号入出力を行う電極とが設けられた半導体装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）等のメモリや駆動回路等が形成されたチップ（ＤＲＡＭチップ）を外部基板に接続する技術として、はんだバンプを用いて加熱加圧により固定する方法が知られている。このＤＲＡＭチップにバンプ接続用パッドを配置する場合、ＤＲＡＭセルアレイ直上に配置すると、バンプ接続（組立）時に荷重がかかるため、ＤＲＡＭセルアレイにダメージが入ったり、特性が悪化するなどの問題が発生する。

このため、従来ではＤＲＡＭセルアレイ直上を避けて周辺回路（駆動回路等）の位置にバンプ接続用パッドを配置している。図８は従来の半導体装置を説明する模式図であり、（ａ）は平面図、（ｂ）は断面図である。すなわち、この半導体装置は、信号処理チップなどのＬＳＩから成る外部基板２０上にバンプＢを介して上にＤＲＡＭチップ等を備えた基板１０を接続した構成となっている。この場合、ＤＲＡＭチップ上に形成されたＤＲＡＭセルアレイ領域（第１の機能領域１）内の同一表面上を避けて、他の信号処理回路等が形成される第２の機能領域２内にバンプ接続用パッドおよびバンプＢが配置されている。また、ボンディングワイヤーを接続するためのボンディングパッドの配置に関する技術が特許文献１で開示されている。

特開平０４−１６２６６４号公報

しかしながら、従来の半導体装置では、バンプ接続用パッドおよびバンプがＤＲＡＭセルアレイ領域を避けて配置されているため、ＤＲＡＭチップの接続の際にバンプを介して荷重がかかってもＤＲＡＭセルアレイに影響を与えることはないものの、バンプ接続用パッドおよびバンプがＤＲＡＭチップ上の左右両端といったように離れた位置に配置されるため、バンプ接続（組立）時の歩留が低下するといった問題が発生する。つまり、ＤＲＡＭチップのわずかな傾きでも左右両端に配置されたバンプへの荷重ばらつきが大きくなり、例えば一方端のバンプは接続されても他方端のバンプが浮いてしまうなど、全てのバンプに対する均一な加圧接続が困難となり、製品の信頼性低下を招くことになる。

本発明は、このような課題を解決するために成されたものである。すなわち、本発明は、記憶素子からなり複数に領域が分割された第１の機能領域と、外部との信号入出力を行う複数のバンプを有し上記第１の機能領域間にも領域を有する第２の機能領域とが同一基板に設けられている半導体基板と、上記半導体基板の上記複数のバンプと直接接続された外部基板とを備える半導体装置であって、前記半導体基板を平面視した場合、前記第１の機能領域間の前記第２の機能領域に、上記複数のバンプが形成されているものである。

このような本発明では、第１の機能領域の外接矩形よりも内側に配置された第２の機能領域と重なる位置に電極が配置されていることから、電極の配置として基板の略中央にまとめることができる。これにより、接続の際の圧力が第１の機能領域へ加わることを防止できるとともに、電極の配置領域を広げることなく電極を介した外部基板との加圧接続を行うことができ、電極に対する均一な接続を行うことができるようになる。

したがって、本発明によれば次のような効果がある。すなわち、半導体装置を加熱加圧によって外部基板と接続する場合、電極を介した圧力が第１の機能領域へ加わることがなくなって第１の機能領域へのダメージを防止することが可能となる。さらに、電極の配置領域が基板の略中央部分にまとまるため、電極に対する均一な接続によって信頼性の高い機器を提供することが可能となる。

以下、本発明の実施の形態を図に基づき説明する。図１は、第１実施形態に係る半導体装置を説明する模式図で、（ａ）は平面図、（ｂ）は断面図である。すなわち、この半導体装置は、チップ状の基板１０に第１の機能領域１と第２の機能領域２とが設けられたもので、第１の機能領域１としてはＤＲＡＭセルアレイ（記憶素子領域）、第２の機能領域２としてはＤＲＡＭセルアレイに対する信号処理回路や駆動回路からなるものである。

第１実施形態の半導体装置では、第１の機能領域１が２つ（１ａ、１ｂ）設けられており、その間の領域（第１の機能領域１を平面視した場合の外接矩形よりも内側の領域）となる第２の機能領域２内に外部との信号入出力を行う電極であるバンプ（金属突起）Ｂが設けられている。半導体装置は、このバンプＢを介してフェースダウンで外部基板２０と接続される。

このような各部の配置により、基板１０の略中央部で第１の機能領域１であるＤＲＡＭセルアレイ直上を避けて、バンプＢを設けることが可能となる。したがって、半導体装置のバンプＢを介した外部基板２０との加熱加圧接続において、バンプＢからＤＲＡＭセルアレイ（第１の機能領域１）には圧力が加わらないことになる。

つまり、第１の機能領域１であるＤＲＡＭセルアレイは、一定面積当たりの耐加圧力（以下、単に「耐加圧力」と言う。）が第２の機能領域２である信号処理回路や駆動回路の領域よりも低いため、ＤＲＡＭセルアレイ（第１の機能領域１）にはバンプＢから圧力が加わらないことでＤＲＡＭセルアレイへのダメージを防止できるようになる。

また、バンプＢが基板１０の略中央部分に配置されているため、基板１０の端部にバンプを設ける場合に比べて最端のバンプ間の距離を短くすることができ、基板１０が多少傾いても外部基板２０に対して均一にバンプ接続を行うことが可能となる。

図２は、第２実施形態に係る半導体装置を説明する模式図で、（ａ）は平面図、（ｂ）は断面図である。すなわち、この半導体装置は、チップ状の基板１０に設けられた第１の機能領域１および第２の機能領域のうち、第１の機能領域１が４つ（１ａ、１ｂ、１ｃ、１ｄ）設けられており、その間の領域（第１の機能領域１を平面視した場合の外接矩形よりも内側の領域）となる第２の機能領域２内に十字状に複数のバンプＢが配置されたものである。半導体装置は、このバンプＢを介してフェースダウンで外部基板２０と接続される。

このような各部の配置により、基板１０の略中央部で第１の機能領域１であるＤＲＡＭセルアレイ直上を避けて、バンプＢを設けることが可能となる。したがって、半導体装置のバンプＢを介した外部基板２０との加熱加圧接続において、先の例と同様の作用効果、すなわちバンプＢから耐加圧力の低い（信号処理回路や駆動回路からなる第２の機能領域２よりも耐加圧力の低い）ＤＲＡＭセルアレイ（第１の機能領域１）には圧力が加わらず、ＤＲＡＭセルアレイへのダメージを防止できるようになる。

また、複数のバンプＢが十字状に配置されることで、基板１０の略中央部分への配置とともに、各バンプＢと第１の機能領域１との配線間距離を極力短くすることができ、信号遅延の抑制を図ることが可能となる。

図３は、第３実施形態に係る半導体装置を説明する模式平面図である。この半導体装置は図２に示す第２の実施形態に係る半導体装置の応用例であり、チップ状の基板１０に設けられた第１の機能領域１および第２の機能領域のうち、第１の機能領域１が６つ（１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆ）設けられており、その間の領域（第１の機能領域１を平面視した場合の外接矩形よりも内側の領域）となる第２の機能領域２内に、複数のバンプＢが連続する十字状となって配置されたものである。

このように、第１の機能領域１はいくつ設けられていてもよく、各第１の機能領域（例えば、１ａ〜１ｆ）の間となる第２の機能領域２の位置にバンプＢを配置することで、基板１０の略中央部分へのバンプ配置および各バンプＢと第１の機能領域１との配線間距離の短縮化を両立できるようになる。

図４は、第４実施形態に係る半導体装置を説明する模式平面図である。この半導体装置は図２に示す第２の実施形態に係る半導体装置の応用例であり、チップ状の基板１０に設けられた第１の機能領域１および第２の機能領域のうち、第１の機能領域が４つ（１ａ、１ｂ、１ｃ、１ｄ）設けられており、その間の領域（第１の機能領域１を平面視した場合の外接矩形よりも内側の領域）となる第２の機能領域２内に複数のバンプＢが矩形状に配置されたものである。

このような各部の配置により、基板１０の略中央部分へバンプＢを配置できるとともに、各バンプＢと第１の機能領域１との配線間距離の短縮化することが可能となる。

図５は、第５実施形態に係る半導体装置を説明する模式平面図である。この半導体装置は図４に示す第４の実施形態に係る半導体装置の応用例であり、チップ状の基板１０に設けられた第１の機能領域１および第２の機能領域のうち、第１の機能領域１が４つ（１ａ、１ｂ、１ｃ、１ｄ）設けられており、その間の領域（第１の機能領域１を平面視した場合の外接矩形よりも内側の領域）となる第２の機能領域２内に矩形状にバンプＢが配置されたものである。

この実施形態では、第１の機能領域１（１ａ〜１ｄ）が基板１０の略中央部分に矩形状に配置されたバンプＢの回りを囲むように一部領域を切り欠いた状態で配置されている。このような配置によって、基板１０の略中央部分へのバンプ配置および各バンプＢと第１の機能領域１との配線間距離の短縮化とともに、基板１０のレイアウト効率を高めることが可能となる。

図６は、第６実施形態に係る半導体装置を説明する模式平面図である。この半導体装置は図５に示す第５の実施形態に係る半導体装置の応用例であり、チップ状の基板１０に設けられた第１の機能領域１および第２の機能領域のうち、第１の機能領域１が４つ（１ａ、１ｂ、１ｃ、１ｄ）設けられており、その間の領域（第１の機能領域１を平面視した場合の外接矩形よりも内側の領域）となる第２の機能領域２内に複数のバンプＢが矩形状に配置されたものである。

特にこの実施形態では、バンプＢの偶部の一部が第１の機能領域１の一部と重なっている点で他の実施形態と相違する。つまり、第１の機能領域１のうちバンプＢと重なる部分は接続の際に当然圧力を受けることになる。したがって、設計当初からこのバンプＢから圧力を受ける第１の機能領域１の一部を無効領域（機能させない領域）として設定しておく。これによって、バンプＢの領域と第１の機能領域１とを接近でき、第５の実施形態に係る半導体装置の効果に加え、さらにレイアウト効率を高めることが可能となる。

図７は、第７実施形態に係る半導体装置を説明する模式平面図である。この半導体装置は、第２の機能領域２が第１の機能領域１に囲まれる状態で配置され、その第１の機能領域１に囲まれる第２の機能領域２内にバンプＢが配置されたものである。つまり、第１の機能領域１が環状に連続しており、その中央の抜けている部分に第２の機能領域２およびバンプＢが配置されている。

このように第１の機能領域１が分割されずに環状となっていても基板１０の略中央部分へのバンプＢを配置でき、また各バンプＢと第１の機能領域１との配線間距離の短縮化を図ることが可能となる。

なお、上記説明した各実施形態において、複数の第１の機能領域１としては、１つの機能領域を分割して配置したものでも、複数の機能領域を配置したものでもよい。例えば、第１の機能領域１がＤＲＡＭセルアレイから成る場合、合計で２５６Ｍｂｉｔとなるよう複数のＤＲＡＭセルアレイに分割して配置しても（この場合、分割された１つのＤＲＡＭセルアレイが第１の機能領域１の１個に相当）、また１つの第１の機能領域１が２５６ＭｂｉｔのＤＲＡＭセルアレイでこれを複数個配置してもよい（この場合、第１の機能領域１の個数×２５６Ｍｂｉｔ分の合計容量となる）。

また、第１の機能領域１としては矩形を中心に説明したが、これに限定されず、円形などの曲線部分を含むものでもよい。さらに、電極はバンプＢ以外であっても加圧加熱による接続を行うものであれば他の電極であっても同様である。

第１実施形態に係る半導体装置を説明する模式図である。 第２実施形態に係る半導体装置を説明する模式図である。 第３実施形態に係る半導体装置を説明する模式図平面である。 第４実施形態に係る半導体装置を説明する模式図平面である。 第５実施形態に係る半導体装置を説明する模式図平面である。 第６実施形態に係る半導体装置を説明する模式図平面である。 第７実施形態に係る半導体装置を説明する模式図平面である。 従来の半導体装置を説明する模式図である。

符号の説明

１…第１の機能領域、２…第２の機能領域、１０…基板、２０…外部基板、Ｂ…バンプ

Claims (4)

1. 記憶素子からなり複数に領域が分割された第１の機能領域と、外部との信号入出力を行う複数のバンプを有し上記第１の機能領域間にも領域を有する第２の機能領域とが同一基板に設けられている半導体基板と、
   上記半導体基板の上記複数のバンプと直接接続された外部基板とを備える半導体装置であって、
   前記半導体基板を平面視した場合、前記第１の機能領域間の前記第２の機能領域に、上記複数のバンプが形成されている
   ことを特徴とする半導体装置。
2. 前記第２の機能領域には、駆動回路もしくは信号処理回路を有することを特徴とする請求項１記載の半導体装置。
3. 前記第２の機能領域における耐加圧力は前記第１の機能領域における耐加圧力より大きい
   ことを特徴とする請求項１記載の半導体装置。
4. 記憶素子からなる第１の機能領域と、外部との信号入出力を行う複数のバンプを有し上記第１の機能領域に囲まれる領域を有する第２の機能領域とが同一基板に設けられている半導体基板と、
   上記半導体基板の上記複数のバンプと直接接続された外部基板とを備える半導体装置であって、
   前記半導体基板を平面視した場合、前記第１の機能領域に囲まれている前記第２の機能領域に、上記複数のバンプが形成されている
   ことを特徴とする半導体装置。

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