JPH11288977A - 複数チップ混載型半導体装置 - Google Patents
複数チップ混載型半導体装置Info
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Abstract
(57)【要約】
【課題】 複数の異なる機能を有するＬＳＩを、プロセ
ス開発や設計環境整備等の費用や時間を費やすことな
く、しかも平面的に配置する場合よりも小型化及び配線
長の短縮化が実現するように１パッケージ化する。 【解決手段】 相異なる機能の集積回路が搭載された半
導体チップ１（ロジックＬＳＩ）と半導体チップ２（Ｄ
ＲＡＭ等のメモリＬＳＩ）とが、アルミニウム合金から
なる接続電極４と接続電極６が対向するように金属バン
プ、ここでは金合金からなる金属ボール７を介して当該
金属ボール７により接続されて積層チップ１１が構成さ
れる。
ス開発や設計環境整備等の費用や時間を費やすことな
く、しかも平面的に配置する場合よりも小型化及び配線
長の短縮化が実現するように１パッケージ化する。 【解決手段】 相異なる機能の集積回路が搭載された半
導体チップ１（ロジックＬＳＩ）と半導体チップ２（Ｄ
ＲＡＭ等のメモリＬＳＩ）とが、アルミニウム合金から
なる接続電極４と接続電極６が対向するように金属バン
プ、ここでは金合金からなる金属ボール７を介して当該
金属ボール７により接続されて積層チップ１１が構成さ
れる。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の半導体チッ
プが混載されてパッケージングされてなる複数チップ混
載型半導体装置に関する。
プが混載されてパッケージングされてなる複数チップ混
載型半導体装置に関する。
【０００２】
【従来の技術】近年、大規模集積回路（ＬＳＩ）の応用
範囲が急速に拡大化し、且つ各応用製品に搭載されるＬ
ＳＩの数量も急速に拡大化している。通常、ＬＳＩは、
各応用製品の内部に組み込まれている基板（或いはボー
ド）に搭載されており、同一基板上に複数個のＬＳＩが
使用され、且つ当該基板上の配線によって電気的に接続
されている。
範囲が急速に拡大化し、且つ各応用製品に搭載されるＬ
ＳＩの数量も急速に拡大化している。通常、ＬＳＩは、
各応用製品の内部に組み込まれている基板（或いはボー
ド）に搭載されており、同一基板上に複数個のＬＳＩが
使用され、且つ当該基板上の配線によって電気的に接続
されている。
【０００３】ところが、ＬＳＩの高集積化が進み、基板
上に搭載されるＬＳＩの数量が多くなるにつれて、ＬＳ
Ｉ自体の小型化を促進しても、結局基板全体としての面
積は増大化し、また配線長も増大化することになる。
上に搭載されるＬＳＩの数量が多くなるにつれて、ＬＳ
Ｉ自体の小型化を促進しても、結局基板全体としての面
積は増大化し、また配線長も増大化することになる。
【０００４】そこで、多数のＬＳＩを搭載した基板の総
面積を縮小し、且つ複数のＬＳＩ間の配線長を短縮する
技術として注目されているものに、いわゆるエンベッデ
ド化技術がある。このエンベッデド化技術とは、異なる
機能を有する複数のＬＳＩを同一チップ内に作り込む技
術である。例えば、ダイナミック・ランダム・アクセス
・メモリ（ＤＲＡＭ）とロジックＬＳＩ等のＤＲＡＭ以
外のＬＳＩとを同一プロセスで同一基板上に作り込み、
１チップ化したものはエンベッデドＤＲＡＭと称されて
おり、また、マイクロコンピュータ、ＤＲＡＭ、リード
・オンリー・メモリ（ＲＯＭ）等を組み込み、１チップ
でシステムとして機能するように作り込まれたＬＳＩは
システムＬＳＩと称される。
面積を縮小し、且つ複数のＬＳＩ間の配線長を短縮する
技術として注目されているものに、いわゆるエンベッデ
ド化技術がある。このエンベッデド化技術とは、異なる
機能を有する複数のＬＳＩを同一チップ内に作り込む技
術である。例えば、ダイナミック・ランダム・アクセス
・メモリ（ＤＲＡＭ）とロジックＬＳＩ等のＤＲＡＭ以
外のＬＳＩとを同一プロセスで同一基板上に作り込み、
１チップ化したものはエンベッデドＤＲＡＭと称されて
おり、また、マイクロコンピュータ、ＤＲＡＭ、リード
・オンリー・メモリ（ＲＯＭ）等を組み込み、１チップ
でシステムとして機能するように作り込まれたＬＳＩは
システムＬＳＩと称される。
【０００５】しかしながら、エンベッデド化技術を実現
するには、通常は異なるウェハプロセスで製造される異
種機能部分を同一のプロセスで製造する必要があり、そ
のためのプロセスを合わせ混み、或いは新たなエンベッ
デド化専用のプロセス開発が必要となる。新規にプロセ
スを開発する場合には、更に、当該新規プロセスを基礎
としたライブラリーの構築など、設計関連の環境整備も
必要となる。従って、エンベッデド化技術を新規に立ち
上げる場合、新規プロセス開発や設計環境整備のための
費用と時間が必要となり、製造コストの増加や市場投入
の遅れといった問題が生じる。
するには、通常は異なるウェハプロセスで製造される異
種機能部分を同一のプロセスで製造する必要があり、そ
のためのプロセスを合わせ混み、或いは新たなエンベッ
デド化専用のプロセス開発が必要となる。新規にプロセ
スを開発する場合には、更に、当該新規プロセスを基礎
としたライブラリーの構築など、設計関連の環境整備も
必要となる。従って、エンベッデド化技術を新規に立ち
上げる場合、新規プロセス開発や設計環境整備のための
費用と時間が必要となり、製造コストの増加や市場投入
の遅れといった問題が生じる。
【０００６】複数ＬＳＩを搭載した基板の総面積を縮小
し、且つ複数ＬＳＩ間の配線長を短縮する技術として、
エンベッデド化技術が案出される以前から、マルチ・チ
ップ・モジュール（ＭＣＭ）技術が広く実用化されてき
た。このＭＣＭ技術は、複数個のベアチップが一つの基
板上に搭載され、その基板毎に１パッケージ化されたも
のである。
し、且つ複数ＬＳＩ間の配線長を短縮する技術として、
エンベッデド化技術が案出される以前から、マルチ・チ
ップ・モジュール（ＭＣＭ）技術が広く実用化されてき
た。このＭＣＭ技術は、複数個のベアチップが一つの基
板上に搭載され、その基板毎に１パッケージ化されたも
のである。
【０００７】ＭＣＭ技術においては、用いられるＬＳＩ
はそれぞれ別々に製造することが可能であるため、エン
ベッデド化技術とは異なり、プロセスの合わせ混みや新
たなプロセス開発を行う必要がなく、従って、それに伴
うコストの増加や市場投入の遅れといった問題は生じな
い。
はそれぞれ別々に製造することが可能であるため、エン
ベッデド化技術とは異なり、プロセスの合わせ混みや新
たなプロセス開発を行う必要がなく、従って、それに伴
うコストの増加や市場投入の遅れといった問題は生じな
い。
【０００８】しかしながら、このＭＣＭ技術では、複数
個のベアチップが平面的に配置されているため、総面積
の増加要因となる。この場合、各チップ毎にパッケージ
ングするよりは有利である反面、エンベッデド化技術に
比して小型化効果は減少することになる。
個のベアチップが平面的に配置されているため、総面積
の増加要因となる。この場合、各チップ毎にパッケージ
ングするよりは有利である反面、エンベッデド化技術に
比して小型化効果は減少することになる。
【０００９】なお、リードフレームに搭載された複数の
半導体チップについて、インダクタンスを低減させるこ
とを目的とした発明の一例が、特開平６−１２０４１５
号公報に開示されている。
半導体チップについて、インダクタンスを低減させるこ
とを目的とした発明の一例が、特開平６−１２０４１５
号公報に開示されている。
【００１０】
【発明が解決しようとする課題】上述のように、エンベ
ッデド化技術及びＭＣＭ技術には、それぞれ一長一短が
あり、両者の利点のみを有する半導体装置、即ち複数Ｌ
ＳＩの総面積の縮小化や複数ＬＳＩの配線長の短縮化を
実現するとともに、プロセスの合わせ混み、プロセス開
発に伴うコストの増加や市場投入の遅れ等の問題を生ぜ
しめることのない半導体装置の開発が待たれている現状
にある。
ッデド化技術及びＭＣＭ技術には、それぞれ一長一短が
あり、両者の利点のみを有する半導体装置、即ち複数Ｌ
ＳＩの総面積の縮小化や複数ＬＳＩの配線長の短縮化を
実現するとともに、プロセスの合わせ混み、プロセス開
発に伴うコストの増加や市場投入の遅れ等の問題を生ぜ
しめることのない半導体装置の開発が待たれている現状
にある。
【００１１】そこで本発明は、このような問題を解決す
るために成されたものであり、複数の異なる機能を有す
るＬＳＩを、プロセス開発や設計環境整備等の費用や時
間を費やすことなく、しかも平面的に配置する場合より
も小型化及び配線長の短縮化が実現するように１パッケ
ージ化することを可能とする複数チップ混載型半導体装
置を提供することを目的とする。
るために成されたものであり、複数の異なる機能を有す
るＬＳＩを、プロセス開発や設計環境整備等の費用や時
間を費やすことなく、しかも平面的に配置する場合より
も小型化及び配線長の短縮化が実現するように１パッケ
ージ化することを可能とする複数チップ混載型半導体装
置を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明の複数チップ混載
型半導体装置は、第１の集積回路及び第１の接続電極を
備えた第１の半導体チップと、各々が第２の集積回路及
び第２の接続電極を備えた少なくとも１つの第２の半導
体チップとを備え、前記第１の半導体チップの第１の接
続電極と前記第２の半導体チップの第２の接続電極間に
金属バンプを配置して前記第１の半導体チップと前記第
２の半導体チップとを接続するとともに、前記第１の接
続電極と前記金属バンプ間又は前記第２の接続電極と前
記金属バンプ間の少なくとも一方が、前記第１又は第２
の接続電極と前記金属バンプの表面材料との親和性を改
善する材料で形成された層を介して接続されている。
型半導体装置は、第１の集積回路及び第１の接続電極を
備えた第１の半導体チップと、各々が第２の集積回路及
び第２の接続電極を備えた少なくとも１つの第２の半導
体チップとを備え、前記第１の半導体チップの第１の接
続電極と前記第２の半導体チップの第２の接続電極間に
金属バンプを配置して前記第１の半導体チップと前記第
２の半導体チップとを接続するとともに、前記第１の接
続電極と前記金属バンプ間又は前記第２の接続電極と前
記金属バンプ間の少なくとも一方が、前記第１又は第２
の接続電極と前記金属バンプの表面材料との親和性を改
善する材料で形成された層を介して接続されている。
【００１３】本発明の一態様例においては、前記第１の
接続電極と前記第２の接続電極の少なくとも一方の表面
が前記金属バンプの表面材料と親和性の高い材料で形成
されている。
接続電極と前記第２の接続電極の少なくとも一方の表面
が前記金属バンプの表面材料と親和性の高い材料で形成
されている。
【００１４】本発明の一態様例においては、前記第１の
半導体チップは、外部の端子と接続するための外部接続
電極を有している。
半導体チップは、外部の端子と接続するための外部接続
電極を有している。
【００１５】本発明の一態様例においては、プリント基
板、テープ基板、セラミクス基板及びリードフレームか
ら選ばれた１種の固定手段上に前記第１の半導体チップ
の裏面が固定され、前記第１の半導体チップの前記外部
接続電極と前記固定手段とがボンディングワイヤにより
接続されている。
板、テープ基板、セラミクス基板及びリードフレームか
ら選ばれた１種の固定手段上に前記第１の半導体チップ
の裏面が固定され、前記第１の半導体チップの前記外部
接続電極と前記固定手段とがボンディングワイヤにより
接続されている。
【００１６】本発明の一態様例においては、前記第１の
半導体チップの前記外部接続電極上に他の金属バンプが
設けられている。
半導体チップの前記外部接続電極上に他の金属バンプが
設けられている。
【００１７】本発明の一態様例においては、前記第１の
半導体チップと前記第２の半導体チップとの間の隙間
が、絶縁樹脂、絶縁テープ、絶縁性粒子が混入された樹
脂及び絶縁性粒子が混入されたテープから選ばれた１種
により埋め込まれている。
半導体チップと前記第２の半導体チップとの間の隙間
が、絶縁樹脂、絶縁テープ、絶縁性粒子が混入された樹
脂及び絶縁性粒子が混入されたテープから選ばれた１種
により埋め込まれている。
【００１８】本発明の一態様例においては、前記第１の
半導体チップ及び前記第２の半導体チップの一部又は全
部がモールド絶縁樹脂で覆われている。
半導体チップ及び前記第２の半導体チップの一部又は全
部がモールド絶縁樹脂で覆われている。
【００１９】本発明の一態様例においては、前記第１の
半導体チップ及び前記第２の半導体チップの一部又は全
部がモールド絶縁樹脂で覆われており、前記第１の半導
体チップの前記外部接続電極上に設けられた前記他の金
属バンプの一部が、前記モールド絶縁樹脂の表面から露
出している。
半導体チップ及び前記第２の半導体チップの一部又は全
部がモールド絶縁樹脂で覆われており、前記第１の半導
体チップの前記外部接続電極上に設けられた前記他の金
属バンプの一部が、前記モールド絶縁樹脂の表面から露
出している。
【００２０】本発明の一態様例においては、前記金属バ
ンプ及び／又は前記他の金属バンプは、その融点が３０
０℃以上の金属又は合金からなり、前記第１及び第２の
接続電極の少なくとも一方は前記外部接続電極と熱圧着
接合されている。
ンプ及び／又は前記他の金属バンプは、その融点が３０
０℃以上の金属又は合金からなり、前記第１及び第２の
接続電極の少なくとも一方は前記外部接続電極と熱圧着
接合されている。
【００２１】本発明の一態様例においては、前記金属バ
ンプ及び／又は前記他の金属バンプは、金、金合金、
銅、銅合金、錫及び錫合金から選ばれた１種からなるス
タッドバンプである。
ンプ及び／又は前記他の金属バンプは、金、金合金、
銅、銅合金、錫及び錫合金から選ばれた１種からなるス
タッドバンプである。
【００２２】本発明の一態様例においては、前記金属バ
ンプ及び／又は前記他の金属バンプは、直径０．８ｍｍ
以下の金属ボールを前記第１及び第２の接続電極及び／
又は前記外部接続電極に接合することで形成される。
ンプ及び／又は前記他の金属バンプは、直径０．８ｍｍ
以下の金属ボールを前記第１及び第２の接続電極及び／
又は前記外部接続電極に接合することで形成される。
【００２３】本発明の一態様例においては、前記金属バ
ンプ及び／又は前記他の金属バンプは、直径２０μｍ〜
２５０μｍの金属ボールである。
ンプ及び／又は前記他の金属バンプは、直径２０μｍ〜
２５０μｍの金属ボールである。
【００２４】本発明の一態様例においては、前記第１及
び第２の接続電極及び／又は前記外部接続電極は、その
表面に少なくとも１層の金属膜が形成されており、前記
金属膜を介して前記金属バンプと接続されている。
び第２の接続電極及び／又は前記外部接続電極は、その
表面に少なくとも１層の金属膜が形成されており、前記
金属膜を介して前記金属バンプと接続されている。
【００２５】本発明の一態様例においては、前記第１の
半導体チップがロジックチップであり、前記第２の半導
体チップがメモリチップである。
半導体チップがロジックチップであり、前記第２の半導
体チップがメモリチップである。
【００２６】本発明の一態様例においては、前記第１及
び第２の半導体チップが各々異なる構成及び機能のメモ
リチップである。
び第２の半導体チップが各々異なる構成及び機能のメモ
リチップである。
【００２７】本発明の一態様例においては、前記第１及
び第２の半導体チップがインナーリードにより支持され
てリードフレーム又はＴＡＢテープに固定されており、
前記インナーリードが前記第１及び第２の半導体チップ
を接続する前記各金属バンプに狭持され接続されてい
る。
び第２の半導体チップがインナーリードにより支持され
てリードフレーム又はＴＡＢテープに固定されており、
前記インナーリードが前記第１及び第２の半導体チップ
を接続する前記各金属バンプに狭持され接続されてい
る。
【００２８】本発明の一態様例は、各々が第３の集積回
路及び第３の接続電極を備えた少なくとも１つの第３の
半導体チップを更に備え、前記第２の半導体チップと前
記第３の半導体チップとが裏面同士で接着固定されてい
る。
路及び第３の接続電極を備えた少なくとも１つの第３の
半導体チップを更に備え、前記第２の半導体チップと前
記第３の半導体チップとが裏面同士で接着固定されてい
る。
【００２９】本発明の複数チップ混載型半導体装置は、
第１の集積回路及び第１の接続電極を備えた第１の半導
体チップと、各々が第２の集積回路及び第２の接続電極
を備えた少なくとも１つの第２の半導体チップとを備
え、前記第１の半導体チップと前記第２の半導体チップ
とが、各々の前記第１及び第２の接続電極で当該第１及
び第２の接続電極の材料と親和性のある少なくとも１種
類の金属バンプを介して対向し、当該金属バンプにより
接続されている。
第１の集積回路及び第１の接続電極を備えた第１の半導
体チップと、各々が第２の集積回路及び第２の接続電極
を備えた少なくとも１つの第２の半導体チップとを備
え、前記第１の半導体チップと前記第２の半導体チップ
とが、各々の前記第１及び第２の接続電極で当該第１及
び第２の接続電極の材料と親和性のある少なくとも１種
類の金属バンプを介して対向し、当該金属バンプにより
接続されている。
【００３０】本発明の複数チップ混載型半導体装置は、
第１の集積回路及び第１の接続電極を備えた第１の半導
体チップと、各々が第２の集積回路及び第２の接続電極
を備えた少なくとも１つの第２の半導体チップとを備
え、前記第１の半導体チップと前記第２の半導体チップ
とが、各々の前記第１及び第２の接続電極で当該第１及
び第２の接続電極の材料と親和性のある少なくとも１種
類の金属導電体を介して対向し、当該金属導電体により
接続されている。
第１の集積回路及び第１の接続電極を備えた第１の半導
体チップと、各々が第２の集積回路及び第２の接続電極
を備えた少なくとも１つの第２の半導体チップとを備
え、前記第１の半導体チップと前記第２の半導体チップ
とが、各々の前記第１及び第２の接続電極で当該第１及
び第２の接続電極の材料と親和性のある少なくとも１種
類の金属導電体を介して対向し、当該金属導電体により
接続されている。
【００３１】
【作用】本発明の複数チップ混載型半導体装置は、それ
ぞれ独立の集積回路が形成されてなる第１及び少なくと
も１つの第２の半導体チップを備えており（ここで、各
第２の半導体チップの集積回路は同一の場合もあれば異
なる場合もある。）、第１の半導体チップ上に少なくと
も１つの第２の半導体チップが積層されて構成されてい
る。従って、複数のチップを例えば基板上に平面的に配
置する場合に比べて、占有する平面積が格段に縮小され
る。ここで、第１及び第２の半導体チップは、各々の表
面の所定位置に設けられた接続電極同士を対向させるよ
うに位置付けされて金属バンプによって接続される。こ
のとき、第１の接続電極と金属バンプ間又は第２の接続
電極と金属バンプ間の少なくとも一方が、接続電極と金
属バンプの表面材料との親和性を改善する材料で形成さ
れた層を介して接続される。
ぞれ独立の集積回路が形成されてなる第１及び少なくと
も１つの第２の半導体チップを備えており（ここで、各
第２の半導体チップの集積回路は同一の場合もあれば異
なる場合もある。）、第１の半導体チップ上に少なくと
も１つの第２の半導体チップが積層されて構成されてい
る。従って、複数のチップを例えば基板上に平面的に配
置する場合に比べて、占有する平面積が格段に縮小され
る。ここで、第１及び第２の半導体チップは、各々の表
面の所定位置に設けられた接続電極同士を対向させるよ
うに位置付けされて金属バンプによって接続される。こ
のとき、第１の接続電極と金属バンプ間又は第２の接続
電極と金属バンプ間の少なくとも一方が、接続電極と金
属バンプの表面材料との親和性を改善する材料で形成さ
れた層を介して接続される。
【００３２】この層は、例えば、接続電極の表面に金属
バンプの表面材料と親和性の高い金属を蒸着等すること
により皮膜を形成する等の手法で実現できる。また、金
属バンプに接続電極の表面材料と親和性の高い金属を選
択することや、金属バンプの表面に接続電極の表面材料
と親和性の高い金属を蒸着等することにより皮膜を形成
することによっても同様の効果を得ることができる。
バンプの表面材料と親和性の高い金属を蒸着等すること
により皮膜を形成する等の手法で実現できる。また、金
属バンプに接続電極の表面材料と親和性の高い金属を選
択することや、金属バンプの表面に接続電極の表面材料
と親和性の高い金属を蒸着等することにより皮膜を形成
することによっても同様の効果を得ることができる。
【００３３】このように、接続電極と金属バンプの材料
選択が行われるので、第１及び第２の半導体チップを金
属バンプで接続する場合に接続が簡易且つ確実に行わ
れ、諸々の機能を持つ各半導体チップの１チップ化が可
能となるとともに、更なる小型化が容易に実現する。
選択が行われるので、第１及び第２の半導体チップを金
属バンプで接続する場合に接続が簡易且つ確実に行わ
れ、諸々の機能を持つ各半導体チップの１チップ化が可
能となるとともに、更なる小型化が容易に実現する。
【００３４】
【発明の実施の形態】以下、本発明を適用したいくつか
の好適な実施形態を図面を用いて詳細に説明する。
の好適な実施形態を図面を用いて詳細に説明する。
【００３５】（第１の実施形態）先ず、第１の実施形態
について説明する。図１は、第１の実施形態の半導体装
置の主要部分を示す断面図である。この半導体装置は、
図１（ａ）に示すように、半導体チップ１と半導体チッ
プ２とが互いに表面を対向させ積層チップ１１とされて
なるものである。
について説明する。図１は、第１の実施形態の半導体装
置の主要部分を示す断面図である。この半導体装置は、
図１（ａ）に示すように、半導体チップ１と半導体チッ
プ２とが互いに表面を対向させ積層チップ１１とされて
なるものである。
【００３６】半導体チップ１は、サイズが９ｍｍ×９ｍ
ｍであり、その表面にロジック回路３が形成されてなる
ロジックＬＳＩであり、半導体チップ２と接続するため
の接続電極４を備えている。当該接続電極４は、半導体
チップ１の対向する２辺に沿って各々所定間隔をもって
並列している。更に、半導体チップ１の表面には、接続
電極４の外方に外部と接続するための外部接続電極５が
形成されている。これら接続電極４及び外部接続電極５
は、共にアルミニウム合金を材料として形成されてい
る。
ｍであり、その表面にロジック回路３が形成されてなる
ロジックＬＳＩであり、半導体チップ２と接続するため
の接続電極４を備えている。当該接続電極４は、半導体
チップ１の対向する２辺に沿って各々所定間隔をもって
並列している。更に、半導体チップ１の表面には、接続
電極４の外方に外部と接続するための外部接続電極５が
形成されている。これら接続電極４及び外部接続電極５
は、共にアルミニウム合金を材料として形成されてい
る。
【００３７】半導体チップ２は、サイズが９ｍｍ×９ｍ
ｍであり、その表面にメモリ回路８が形成されてなるメ
モリＬＳＩ、例えばＤＲＡＭであり、半導体チップ１と
接続するための接続電極６を半導体チップ１の接続電極
４に対応する位置に備えている。接続電極６も、接続電
極４と同様に、アルミニウム合金を材料として形成され
ている。複数の接続電極６が形成されている様子を図１
（ｂ）に示す。なお、半導体チップ１，２の表面の電極
４，５，６を除く部位には、絶縁性のパッシベーション
膜（不図示）が形成されている。
ｍであり、その表面にメモリ回路８が形成されてなるメ
モリＬＳＩ、例えばＤＲＡＭであり、半導体チップ１と
接続するための接続電極６を半導体チップ１の接続電極
４に対応する位置に備えている。接続電極６も、接続電
極４と同様に、アルミニウム合金を材料として形成され
ている。複数の接続電極６が形成されている様子を図１
（ｂ）に示す。なお、半導体チップ１，２の表面の電極
４，５，６を除く部位には、絶縁性のパッシベーション
膜（不図示）が形成されている。
【００３８】そして、半導体チップ１と半導体チップ２
とが、接続電極４と接続電極６が対向するように金属バ
ンプ、ここでは金属ボール７を介して当該金属ボール７
により接続されて積層チップ１１が構成されている。こ
の金属ボール７は、直径約８０μｍで材料が純度９５％
の金合金からなるものである。金（合金）は、アルミニ
ウム（合金）との親和性に優れていることが知られてお
り、良好な接合が得られる。
とが、接続電極４と接続電極６が対向するように金属バ
ンプ、ここでは金属ボール７を介して当該金属ボール７
により接続されて積層チップ１１が構成されている。こ
の金属ボール７は、直径約８０μｍで材料が純度９５％
の金合金からなるものである。金（合金）は、アルミニ
ウム（合金）との親和性に優れていることが知られてお
り、良好な接合が得られる。
【００３９】ここで、接続電極４，６と金属ボール７と
の接合は熱圧着により行われる。この場合、先ず金属ボ
ール７を半導体チップ１の接続電極４に接合させた後、
半導体チップ１，２の位置合わせをして金属ボール７を
接続電極６と接合する。半導体チップ１への接合時に
は、予め接続電極４の位置に対応した部位に穴を開けた
吸着配列板の裏側を真空減圧して、金属ボール７をその
穴に吸着保持し、半導体チップ１に位置合わせをした後
に一括接合する。このとき、接合温度を３００℃とし、
半導体チップ１の接続電極４に金属ボール７を接合する
ときの圧力を金属ボール７の１個あたり１０ｇとし、半
導体チップ２の接続電極６に接合する際には１個あたり
４０ｇとする。ここで、金属ボール７を最初に接続電極
４に接合するとしたが、逆に最初に半導体チップ２の接
続電極６に接合するようにしてもよい。
の接合は熱圧着により行われる。この場合、先ず金属ボ
ール７を半導体チップ１の接続電極４に接合させた後、
半導体チップ１，２の位置合わせをして金属ボール７を
接続電極６と接合する。半導体チップ１への接合時に
は、予め接続電極４の位置に対応した部位に穴を開けた
吸着配列板の裏側を真空減圧して、金属ボール７をその
穴に吸着保持し、半導体チップ１に位置合わせをした後
に一括接合する。このとき、接合温度を３００℃とし、
半導体チップ１の接続電極４に金属ボール７を接合する
ときの圧力を金属ボール７の１個あたり１０ｇとし、半
導体チップ２の接続電極６に接合する際には１個あたり
４０ｇとする。ここで、金属ボール７を最初に接続電極
４に接合するとしたが、逆に最初に半導体チップ２の接
続電極６に接合するようにしてもよい。
【００４０】半導体チップ１，２を接合した際に、両者
の間には例えば４０μｍ程度の隙間が生じる。この隙間
を、絶縁樹脂、絶縁テープ、絶縁性粒子が混入された樹
脂及び絶縁性粒子が混入されたテープから選ばれた１種
により埋め込むようにしてもよい。
の間には例えば４０μｍ程度の隙間が生じる。この隙間
を、絶縁樹脂、絶縁テープ、絶縁性粒子が混入された樹
脂及び絶縁性粒子が混入されたテープから選ばれた１種
により埋め込むようにしてもよい。
【００４１】ここで、製造された積層チップ１１につい
て、半導体チップ１の外部接続電極５に所定のプローブ
を接続して、接続電極６の隣接する１組毎の接続の優良
性を電気的に検査したところ、いずれの電極についても
接続不良は観察されず、極めて良好な接続状態であるこ
とが分かった。
て、半導体チップ１の外部接続電極５に所定のプローブ
を接続して、接続電極６の隣接する１組毎の接続の優良
性を電気的に検査したところ、いずれの電極についても
接続不良は観察されず、極めて良好な接続状態であるこ
とが分かった。
【００４２】なお、アルミニウム合金を接続電極の材料
として用い、それと親和性に優れた金合金を金属ボール
の材料に用いたが、この組み合わせに限定されることは
ない。例えば、接続電極の材料がアルミニウム（合金）
である場合には、金属ボールの材料は金（合金）の他に
銅（合金）やパラジウム（合金）、白金（合金）、アル
ミニウム（合金）が好適である。また、接続電極の材料
を銅（合金）としても良く、この場合には金属ボールの
材料は金（合金）や銅（合金）、アルミニウム（合
金）、パラジウム（合金）、白金（合金）、半田（錫合
金、鉛合金、インジウム合金等）が好適である。更に、
接続電極の材料を金（合金）としても良く、この場合に
は金属ボールの材料は金（合金）や銅（合金）、アルミ
ニウム（合金）、白金（合金）、半田（錫合金、鉛合
金、インジウム合金等）が好適である。更に、接続電極
の材料をパラジウム（合金）としても良く、この場合に
は金属ボールの材料は金（合金）や銅（合金）、アルミ
ニウム（合金）、パラジウム（合金）、白金（合金）、
半田（錫合金、鉛合金、インジウム合金等）が好適であ
る。更に、接続電極の材料をニッケル（合金）としても
良く、この場合には金属ボールの材料は金（合金）や銅
（合金）、アルミニウム（合金）、パラジウム（合
金）、白金（合金）、半田（錫合金、鉛合金、インジウ
ム合金等）が好適である。更に、接続電極の材料を半田
（錫合金、鉛合金、インジウム合金等）としても良く、
この場合には金属ボールの材料は金（合金）や銅（合
金）、アルミニウム（合金）、パラジウム（合金）、白
金（合金）、半田（錫合金、鉛合金、インジウム合金
等）、ニッケル（合金）が好適である。
として用い、それと親和性に優れた金合金を金属ボール
の材料に用いたが、この組み合わせに限定されることは
ない。例えば、接続電極の材料がアルミニウム（合金）
である場合には、金属ボールの材料は金（合金）の他に
銅（合金）やパラジウム（合金）、白金（合金）、アル
ミニウム（合金）が好適である。また、接続電極の材料
を銅（合金）としても良く、この場合には金属ボールの
材料は金（合金）や銅（合金）、アルミニウム（合
金）、パラジウム（合金）、白金（合金）、半田（錫合
金、鉛合金、インジウム合金等）が好適である。更に、
接続電極の材料を金（合金）としても良く、この場合に
は金属ボールの材料は金（合金）や銅（合金）、アルミ
ニウム（合金）、白金（合金）、半田（錫合金、鉛合
金、インジウム合金等）が好適である。更に、接続電極
の材料をパラジウム（合金）としても良く、この場合に
は金属ボールの材料は金（合金）や銅（合金）、アルミ
ニウム（合金）、パラジウム（合金）、白金（合金）、
半田（錫合金、鉛合金、インジウム合金等）が好適であ
る。更に、接続電極の材料をニッケル（合金）としても
良く、この場合には金属ボールの材料は金（合金）や銅
（合金）、アルミニウム（合金）、パラジウム（合
金）、白金（合金）、半田（錫合金、鉛合金、インジウ
ム合金等）が好適である。更に、接続電極の材料を半田
（錫合金、鉛合金、インジウム合金等）としても良く、
この場合には金属ボールの材料は金（合金）や銅（合
金）、アルミニウム（合金）、パラジウム（合金）、白
金（合金）、半田（錫合金、鉛合金、インジウム合金
等）、ニッケル（合金）が好適である。
【００４３】上記のような組み合わせを選択すること
で、接続電極間の信頼性の高い接合が可能となる。接続
電極の材料については、各々異なるものを選択しても良
い。また、例えばアルミニウム（合金）と半田とは濡れ
性に劣るので、半田と濡れ性の良いパラジウム合金を物
理的蒸着法等により接続電極の表面に被着させて、濡れ
性向上のための下地膜を形成すればよい。
で、接続電極間の信頼性の高い接合が可能となる。接続
電極の材料については、各々異なるものを選択しても良
い。また、例えばアルミニウム（合金）と半田とは濡れ
性に劣るので、半田と濡れ性の良いパラジウム合金を物
理的蒸着法等により接続電極の表面に被着させて、濡れ
性向上のための下地膜を形成すればよい。
【００４４】更に、接続電極と金属ボールとの接合が困
難であったり、或いは更に接合性を向上させたい場合に
は、異方性導電膜や導電ペースト等を介して両者を接続
することも可能である。
難であったり、或いは更に接合性を向上させたい場合に
は、異方性導電膜や導電ペースト等を介して両者を接続
することも可能である。
【００４５】更に、金属ボールの表面のみに接続電極と
の組み合わせで最適な金属を被着させることで、接続電
極との接合性を更に向上させることも可能である。
の組み合わせで最適な金属を被着させることで、接続電
極との接合性を更に向上させることも可能である。
【００４６】また、半導体チップ１，２に搭載する集積
回路の組み合わせとしては、上記の場合に限定されるこ
となく、例えば相異なるメモリＬＳＩとしてもよい。メ
モリＬＳＩとしては、ＤＲＡＭの他、ＳＲＡＭやフラッ
シュメモリ等がある。ＳＲＡＭとＤＲＡＭを組み合わせ
た場合、例えばメモリを必要とするデータ処理用ＬＳＩ
と併用することが考えられる。この場合、使用頻度が高
く、頻繁に記憶内容を変更しながら高速で処理するデー
タについてはＳＲＡＭを使用し、高速性よりは大容量の
記憶保持が必要なデータについてはＤＲＡＭに記憶して
おくことが可能となる。
回路の組み合わせとしては、上記の場合に限定されるこ
となく、例えば相異なるメモリＬＳＩとしてもよい。メ
モリＬＳＩとしては、ＤＲＡＭの他、ＳＲＡＭやフラッ
シュメモリ等がある。ＳＲＡＭとＤＲＡＭを組み合わせ
た場合、例えばメモリを必要とするデータ処理用ＬＳＩ
と併用することが考えられる。この場合、使用頻度が高
く、頻繁に記憶内容を変更しながら高速で処理するデー
タについてはＳＲＡＭを使用し、高速性よりは大容量の
記憶保持が必要なデータについてはＤＲＡＭに記憶して
おくことが可能となる。
【００４７】また、ＳＲＡＭとフラッシュメモリを組み
合わせた場合、例えばあるプログラムに従って信号を高
速処理する信号処理用ＬＳＩと併用することが考えられ
る。この場合、プログラムをフラッシュメモリに格納し
ておくと、電源を切ってもプログラムは消去されないた
め、同じプログラム処理が可能となる。そして、その間
の処理中の信号の一時的な記憶にはＳＲＡＭを使用すれ
ばよい。
合わせた場合、例えばあるプログラムに従って信号を高
速処理する信号処理用ＬＳＩと併用することが考えられ
る。この場合、プログラムをフラッシュメモリに格納し
ておくと、電源を切ってもプログラムは消去されないた
め、同じプログラム処理が可能となる。そして、その間
の処理中の信号の一時的な記憶にはＳＲＡＭを使用すれ
ばよい。
【００４８】更に、図１では、半導体チップ１，２に設
ける集積回路、ここではロジック回路３やメモリ回路８
を接続電極４，５の直下を除く部位に形成した例を示し
たが、これは金合金からなる金属ボール７を用いるため
であって、例えば半田からなる金属ボールを用いれば、
熱圧着が不要となるため、接続電極４，５の直下にも集
積回路を形成することが可能となる。
ける集積回路、ここではロジック回路３やメモリ回路８
を接続電極４，５の直下を除く部位に形成した例を示し
たが、これは金合金からなる金属ボール７を用いるため
であって、例えば半田からなる金属ボールを用いれば、
熱圧着が不要となるため、接続電極４，５の直下にも集
積回路を形成することが可能となる。
【００４９】また、本実施形態で半導体チップ１に搭載
する半導体チップ２は１つに限定されるものではなく、
図１（ｃ）に示すように、サイズの大きな半導体チップ
１上に２つの半導体チップ２（相異なる集積回路が形成
されたものでもよい。）を併設してもよい。
する半導体チップ２は１つに限定されるものではなく、
図１（ｃ）に示すように、サイズの大きな半導体チップ
１上に２つの半導体チップ２（相異なる集積回路が形成
されたものでもよい。）を併設してもよい。
【００５０】そして、図２に示すように、積層チップ１
１を基板１２に搭載する。基板１２の表面にはボンディ
ングパッド１３が設けられている。この基板１２として
は、セラミクス基板、絶縁テープ基板、リードフレーム
等が考えられる。この場合、半導体チップ１の裏面を基
板１２の表面に接着剤等により固定し、半導体チップ１
の外部接続電極５とボンディングパッド１３とを金ワイ
ヤ１４を用いてワイヤボンディング法により接続する。
そして、図３に示すように、エポキシ系の絶縁樹脂１５
により複合チップ１１の全面及び基板１２の一部を残し
た全面をモールドすることにより、本実施形態の半導体
装置となる。ここで、モールド用の絶縁樹脂１５中のＳ
ｉＯ2 粒子であるフィラーは、径の小さい２０μｍ以下
のものを使用して、半導体チップ１間の隙間（上記の如
く４０μｍ程度となる。なお、この場合には当該隙間に
絶縁テープ等を埋め込む必要はない。）に十分に充填さ
れることが確認された。
１を基板１２に搭載する。基板１２の表面にはボンディ
ングパッド１３が設けられている。この基板１２として
は、セラミクス基板、絶縁テープ基板、リードフレーム
等が考えられる。この場合、半導体チップ１の裏面を基
板１２の表面に接着剤等により固定し、半導体チップ１
の外部接続電極５とボンディングパッド１３とを金ワイ
ヤ１４を用いてワイヤボンディング法により接続する。
そして、図３に示すように、エポキシ系の絶縁樹脂１５
により複合チップ１１の全面及び基板１２の一部を残し
た全面をモールドすることにより、本実施形態の半導体
装置となる。ここで、モールド用の絶縁樹脂１５中のＳ
ｉＯ2 粒子であるフィラーは、径の小さい２０μｍ以下
のものを使用して、半導体チップ１間の隙間（上記の如
く４０μｍ程度となる。なお、この場合には当該隙間に
絶縁テープ等を埋め込む必要はない。）に十分に充填さ
れることが確認された。
【００５１】以上説明したように、第１の実施形態の半
導体装置は、それぞれ独立の集積回路が形成されてなる
半導体チップ１，２を備えており、半導体チップ１上に
半導体チップ２が積層されて構成されている。従って、
複数のチップを例えば基板上に平面的に配置する場合に
比べて、占有する平面積が格段に縮小される。ここで、
半導体チップ１，２は、各々の表面の所定位置に設けら
れた接続電極４，６同士を対向させるように、当該接続
電極材料と親和性のある金属バンプ、例えば金属ボール
７を介してこれにより両者が接続されている。従って、
各半導体チップ１，２間の配線長は殆ど無視し得るほど
短く、諸々の機能を持つ各半導体チップの１チップ化が
可能となるとともに、更なる小型化が容易に実現する。
導体装置は、それぞれ独立の集積回路が形成されてなる
半導体チップ１，２を備えており、半導体チップ１上に
半導体チップ２が積層されて構成されている。従って、
複数のチップを例えば基板上に平面的に配置する場合に
比べて、占有する平面積が格段に縮小される。ここで、
半導体チップ１，２は、各々の表面の所定位置に設けら
れた接続電極４，６同士を対向させるように、当該接続
電極材料と親和性のある金属バンプ、例えば金属ボール
７を介してこれにより両者が接続されている。従って、
各半導体チップ１，２間の配線長は殆ど無視し得るほど
短く、諸々の機能を持つ各半導体チップの１チップ化が
可能となるとともに、更なる小型化が容易に実現する。
【００５２】従って、第１の実施形態の半導体装置によ
れば、複数の異なる機能を有するＬＳＩを、プロセス開
発や設計環境整備等の費用や時間を費やすことなく、し
かも平面的に配置する場合よりも小型化及び配線長の短
縮化が実現するように１パッケージ化することが可能と
なる。
れば、複数の異なる機能を有するＬＳＩを、プロセス開
発や設計環境整備等の費用や時間を費やすことなく、し
かも平面的に配置する場合よりも小型化及び配線長の短
縮化が実現するように１パッケージ化することが可能と
なる。
【００５３】以下、第１の実施形態の半導体装置のいく
つかの変形例について説明する。なお、第１の実施形態
の半導体装置に対応する構成部材等については同符号を
記して説明を省略する。
つかの変形例について説明する。なお、第１の実施形態
の半導体装置に対応する構成部材等については同符号を
記して説明を省略する。
【００５４】−変形例１− 先ず、変形例１の半導体装置について説明する。この半
導体装置は、第１の実施形態と同様に複合チップ１１が
構成されるが、複合チップ１１の樹脂封止法等が異な
る。この半導体装置においては、図４（ａ）に示すよう
に、複合チップ１１の半導体チップ１，２の寸法が第１
の実施形態のそれと若干異なり、半導体チップ１が１２
ｍｍ×１２ｍｍ、半導体チップ２が５ｍｍ×５ｍｍのサ
イズとされている。
導体装置は、第１の実施形態と同様に複合チップ１１が
構成されるが、複合チップ１１の樹脂封止法等が異な
る。この半導体装置においては、図４（ａ）に示すよう
に、複合チップ１１の半導体チップ１，２の寸法が第１
の実施形態のそれと若干異なり、半導体チップ１が１２
ｍｍ×１２ｍｍ、半導体チップ２が５ｍｍ×５ｍｍのサ
イズとされている。
【００５５】半導体チップ１に形成された接続電極４及
び外部接続電極５は、第１の実施形態のそれと同様にそ
れぞれアルミニウム合金からなるが、各々の接続電極
４，５はチップ表面から外側に向かって順にクロム（Ｃ
ｒ）、Ｃｕ（銅）、Ａｕ（金）の順に濡れ性向上のため
の下地膜（不図示）が形成されている。そして、接続電
極４のＡｕ面と金合金からなる金属ボール７が接合され
るとともに、他方で半導体チップ２のアルミニウム合金
からなる接続電極６と当該金属ボール７が接合されてい
る。
び外部接続電極５は、第１の実施形態のそれと同様にそ
れぞれアルミニウム合金からなるが、各々の接続電極
４，５はチップ表面から外側に向かって順にクロム（Ｃ
ｒ）、Ｃｕ（銅）、Ａｕ（金）の順に濡れ性向上のため
の下地膜（不図示）が形成されている。そして、接続電
極４のＡｕ面と金合金からなる金属ボール７が接合され
るとともに、他方で半導体チップ２のアルミニウム合金
からなる接続電極６と当該金属ボール７が接合されてい
る。
【００５６】更に、外部接続電極５には、金属ボール７
より大きな直径の半田からなる金属ボール１６が接合さ
れている。ここで、金属ボール７が直径６０μｍであ
り、金属ボール１６が直径５００μｍとされている。金
属ボール７については上述のように熱圧着により接続電
極４，６と接合し、金属ボール１６については先ずフラ
ックスの粘着力を利用して外部接続電極５上に固定した
後、半導体チップ１を半田の融点である１８３℃以上に
加熱し、金属ボール１６を外部接続電極５にリフローに
より接合する。
より大きな直径の半田からなる金属ボール１６が接合さ
れている。ここで、金属ボール７が直径６０μｍであ
り、金属ボール１６が直径５００μｍとされている。金
属ボール７については上述のように熱圧着により接続電
極４，６と接合し、金属ボール１６については先ずフラ
ックスの粘着力を利用して外部接続電極５上に固定した
後、半導体チップ１を半田の融点である１８３℃以上に
加熱し、金属ボール１６を外部接続電極５にリフローに
より接合する。
【００５７】そして、半導体チップ１，２間を充填する
とともに、図４（ａ）のように、金属ボール１６の先端
部位が露出するようにエポキシ系の絶縁樹脂１５で覆
う。ここで、絶縁樹脂１５の表面から露出する金属ボー
ル１６が外部接続用のバンプとして機能することにな
る。また、半導体チップ２の裏面を露出させることによ
り、放熱性を向上させることができる。
とともに、図４（ａ）のように、金属ボール１６の先端
部位が露出するようにエポキシ系の絶縁樹脂１５で覆
う。ここで、絶縁樹脂１５の表面から露出する金属ボー
ル１６が外部接続用のバンプとして機能することにな
る。また、半導体チップ２の裏面を露出させることによ
り、放熱性を向上させることができる。
【００５８】なお、この変形例１では、半導体チップ１
の代わりに集積回路の形成されていない基板を用いる場
合にも適用可能である。また、各金属ボールの材料につ
いても、第１の実施形態で述べたような諸々の材料を用
いてもよい。
の代わりに集積回路の形成されていない基板を用いる場
合にも適用可能である。また、各金属ボールの材料につ
いても、第１の実施形態で述べたような諸々の材料を用
いてもよい。
【００５９】この変形例１の半導体装置によれば、既述
した第１の実施形態の半導体装置の奏する作用・効果に
加えて、絶縁樹脂１５で封止された複合チップ１１を例
えば外部の基板と接続する場合に、露出した金属ボール
１６で接続できるため、更なる配線長の短縮化、ひいて
は装置全体の小型化に大幅に寄与することが可能とな
る。
した第１の実施形態の半導体装置の奏する作用・効果に
加えて、絶縁樹脂１５で封止された複合チップ１１を例
えば外部の基板と接続する場合に、露出した金属ボール
１６で接続できるため、更なる配線長の短縮化、ひいて
は装置全体の小型化に大幅に寄与することが可能とな
る。
【００６０】また、図４（ｂ）に示すように、外部接続
電極５を半導体チップ１に形成されたヴィア孔を介して
当該半導体チップ１の裏面に形成し、この外部接続電極
５に金属ボール１６を接合するようにしてもよい。
電極５を半導体チップ１に形成されたヴィア孔を介して
当該半導体チップ１の裏面に形成し、この外部接続電極
５に金属ボール１６を接合するようにしてもよい。
【００６１】−変形例２− 次に、変形例２の半導体装置について説明する。この半
導体装置は、第１の実施形態と同様に複合チップ１１が
構成されるが、複合チップ１１を搭載する基板が異な
る。この半導体装置は、図５に示すように、リード・オ
ン・チップ（ＬＯＣ）方式又はＴＡＢテープで形成され
るものであり、半導体チップ１の外部接続電極５とリー
ドフレーム又はＴＡＢテープのインナーリード１８が例
えば半田を材料とするスタッドバンプ１９により接合さ
れている。ここで、インナーリード１８はポリイミド等
からなる絶縁テープ１７により固定されて位置規制がな
されている。
導体装置は、第１の実施形態と同様に複合チップ１１が
構成されるが、複合チップ１１を搭載する基板が異な
る。この半導体装置は、図５に示すように、リード・オ
ン・チップ（ＬＯＣ）方式又はＴＡＢテープで形成され
るものであり、半導体チップ１の外部接続電極５とリー
ドフレーム又はＴＡＢテープのインナーリード１８が例
えば半田を材料とするスタッドバンプ１９により接合さ
れている。ここで、インナーリード１８はポリイミド等
からなる絶縁テープ１７により固定されて位置規制がな
されている。
【００６２】なお、図６に示すように、スタッドバンプ
１９の代わりに、金属ボール２０を用いて接合を行うよ
うにしても好適である。
１９の代わりに、金属ボール２０を用いて接合を行うよ
うにしても好適である。
【００６３】この変形例２の半導体装置によれば、既述
した第１の実施形態の半導体装置の奏する作用・効果に
加えて、ＬＯＣ構造とすることにより、比較的小さなパ
ッケージに大型化した半導体チップを収納して高密度の
実装を図ることが可能となる。
した第１の実施形態の半導体装置の奏する作用・効果に
加えて、ＬＯＣ構造とすることにより、比較的小さなパ
ッケージに大型化した半導体チップを収納して高密度の
実装を図ることが可能となる。
【００６４】−変形例３− 次に、変形例３の半導体装置について説明する。この半
導体装置は、第１の実施形態と同様に複合チップ１１が
構成されるが、更に異なる半導体チップが搭載される点
で異なる。この半導体装置は、図７に示すように、半導
体チップ１，２が接合されてなる複合チップ１１におい
て、半導体チップ２上に互いに裏面同士で固定されるよ
うに半導体チップ３１が設けられている。
導体装置は、第１の実施形態と同様に複合チップ１１が
構成されるが、更に異なる半導体チップが搭載される点
で異なる。この半導体装置は、図７に示すように、半導
体チップ１，２が接合されてなる複合チップ１１におい
て、半導体チップ２上に互いに裏面同士で固定されるよ
うに半導体チップ３１が設けられている。
【００６５】半導体チップ３１は、半導体チップ１，２
と同様に、その表面にロジック回路又はメモリ回路であ
る集積回路２１が形成されてなるＬＳＩであり、外部と
接続するためのアルミニウム合金を材料としたボンディ
ングパッド２２が形成されている。また、半導体チップ
１の表面には、半導体チップ３１の外部接続電極２２と
接続するためのボンディングパッド２３が設けられてい
る。
と同様に、その表面にロジック回路又はメモリ回路であ
る集積回路２１が形成されてなるＬＳＩであり、外部と
接続するためのアルミニウム合金を材料としたボンディ
ングパッド２２が形成されている。また、半導体チップ
１の表面には、半導体チップ３１の外部接続電極２２と
接続するためのボンディングパッド２３が設けられてい
る。
【００６６】そして、半導体チップ３１と半導体チップ
２とが裏面同士で所定のダイペーストにより接着固定さ
れており、半導体チップ３１のボンディングパッド２２
と半導体チップ１のボンディングパッド２３とが金ワイ
ヤ１４を用いたワイヤボンディング法により接続されて
いる。
２とが裏面同士で所定のダイペーストにより接着固定さ
れており、半導体チップ３１のボンディングパッド２２
と半導体チップ１のボンディングパッド２３とが金ワイ
ヤ１４を用いたワイヤボンディング法により接続されて
いる。
【００６７】なお、半導体チップ１の代わりに集積回路
の形成されていない基板を用いる場合にも適用可能であ
る。また、金属ボールの材料についても、第１の実施形
態で述べたような諸々の材料を用いてもよい。
の形成されていない基板を用いる場合にも適用可能であ
る。また、金属ボールの材料についても、第１の実施形
態で述べたような諸々の材料を用いてもよい。
【００６８】この変形例３の半導体装置によれば、既述
した第１の実施形態の半導体装置の奏する作用・効果に
加えて、複合チップ１１上に半導体チップ３１を更に積
層しても、小型化を損なうことなく高集積化を図ること
が可能となる。
した第１の実施形態の半導体装置の奏する作用・効果に
加えて、複合チップ１１上に半導体チップ３１を更に積
層しても、小型化を損なうことなく高集積化を図ること
が可能となる。
【００６９】（第２の実施形態）次に、本発明の第２の
実施形態について説明する。この第２の実施形態の半導
体装置は、第１の実施形態のそれとほぼ同様の複合チッ
プ１１を有するが、半導体チップ１，２の接合が若干異
なる。なお、第１の実施形態と同一の構成部材等につい
ては同符号を記して説明を省略する。図８は、第２の実
施形態の半導体装置の主要部分を示す断面図である。な
お、半導体チップ１のサイズは第１の実施形態と同様で
１０ｍｍ×１０ｍｍであり、半導体チップ２のサイズは
７ｍｍ×７ｍｍである。
実施形態について説明する。この第２の実施形態の半導
体装置は、第１の実施形態のそれとほぼ同様の複合チッ
プ１１を有するが、半導体チップ１，２の接合が若干異
なる。なお、第１の実施形態と同一の構成部材等につい
ては同符号を記して説明を省略する。図８は、第２の実
施形態の半導体装置の主要部分を示す断面図である。な
お、半導体チップ１のサイズは第１の実施形態と同様で
１０ｍｍ×１０ｍｍであり、半導体チップ２のサイズは
７ｍｍ×７ｍｍである。
【００７０】半導体チップ２のアルミニウム合金からな
る接続電極６上には、直径約６０μｍの金合金からなる
金属ボール７が接合されている。半導体チップ１のアル
ミニウム合金からなる接続電極４の表面には、チタン
（Ｔｉ）合金、パラジウム（Ｐｄ）の順に表面処理が施
されており、最表層のパラジウム上に直径約６０μｍの
半田からなる金属ボール３２が溶融接合されている。そ
して、金属ボール７と金属ボール３２とが位置合わせさ
れ、２５０℃以上の温度で加熱しながら金属ボール７，
３２が接合される。
る接続電極６上には、直径約６０μｍの金合金からなる
金属ボール７が接合されている。半導体チップ１のアル
ミニウム合金からなる接続電極４の表面には、チタン
（Ｔｉ）合金、パラジウム（Ｐｄ）の順に表面処理が施
されており、最表層のパラジウム上に直径約６０μｍの
半田からなる金属ボール３２が溶融接合されている。そ
して、金属ボール７と金属ボール３２とが位置合わせさ
れ、２５０℃以上の温度で加熱しながら金属ボール７，
３２が接合される。
【００７１】なお、接合する２種の金属ボールの材料に
ついては、金合金と半田に限定されるものではなく、親
和性に優れた組み合わせであれば、例えば第１の実施形
態で例示したような他の金属（合金）でもよい。
ついては、金合金と半田に限定されるものではなく、親
和性に優れた組み合わせであれば、例えば第１の実施形
態で例示したような他の金属（合金）でもよい。
【００７２】そして、図９に示すように、積層チップ１
１を例えばＬＯＣ構造のリードフレーム又はＴＡＢテー
プに搭載する。この場合、リードフレーム又はＴＡＢテ
ープのインナーリード１８と半導体チップ１の外部接続
電極５とが、金合金からなる金属ボール３３により接合
されている。なお、金属ボール３３の材料としては、金
合金の他に銅（合金）や半田等を用いてもよく、更には
金属ボールの代わりにスタッドバンプ又はメッキバンプ
を用いてもよい。
１を例えばＬＯＣ構造のリードフレーム又はＴＡＢテー
プに搭載する。この場合、リードフレーム又はＴＡＢテ
ープのインナーリード１８と半導体チップ１の外部接続
電極５とが、金合金からなる金属ボール３３により接合
されている。なお、金属ボール３３の材料としては、金
合金の他に銅（合金）や半田等を用いてもよく、更には
金属ボールの代わりにスタッドバンプ又はメッキバンプ
を用いてもよい。
【００７３】第２の実施形態の半導体装置によれば、既
述した第１の実施形態の半導体装置の奏する作用・効果
に加えて、半導体チップ１，２に設ける接続電極の材料
に対する規制が緩和され、選択幅を拡大させることが可
能となる。また、２種の金属ボールを接合に用いること
で、半導体チップ１，２間の離間距離（隙間）が配線長
には影響しない限度内で若干大きくなり、例えば半導体
チップ１，２に熱膨張が生じても短絡等の発生が回避さ
れる。従って、製品の信頼性の向上により一層寄与する
ことになる。
述した第１の実施形態の半導体装置の奏する作用・効果
に加えて、半導体チップ１，２に設ける接続電極の材料
に対する規制が緩和され、選択幅を拡大させることが可
能となる。また、２種の金属ボールを接合に用いること
で、半導体チップ１，２間の離間距離（隙間）が配線長
には影響しない限度内で若干大きくなり、例えば半導体
チップ１，２に熱膨張が生じても短絡等の発生が回避さ
れる。従って、製品の信頼性の向上により一層寄与する
ことになる。
【００７４】−変形例− ここで、第２の実施形態の半導体装置の変形例について
説明する。この半導体装置は、第１の実施形態と同様に
複合チップ１１が構成されるが、リードフレーム又はＴ
ＡＢテープへの搭載の仕方が異なる。なお、第２の実施
形態の半導体装置に対応する構成部材等については同符
号を記して説明を省略する。
説明する。この半導体装置は、第１の実施形態と同様に
複合チップ１１が構成されるが、リードフレーム又はＴ
ＡＢテープへの搭載の仕方が異なる。なお、第２の実施
形態の半導体装置に対応する構成部材等については同符
号を記して説明を省略する。
【００７５】この変形例の半導体装置においては、製造
した複合チップ１１をリードフレームに搭載するのでは
なく、複合チップ１１の形成時に同時にインナーリード
１８との接続が行われる。即ち、この半導体装置におい
ては、図１０に示すように、半導体チップ１の接続電極
４上の金属ボール４１と、半導体チップ２の接続電極６
上の金属ボール４２とが、インナーリード１８を介して
当該インナーリード１８を狭持するように溶融接合され
ている。なお、金属ボール４１，４２の材料としては、
金合金や半田、又は第１の実施形態で述べた各種金属
（合金）を用いることが可能である。
した複合チップ１１をリードフレームに搭載するのでは
なく、複合チップ１１の形成時に同時にインナーリード
１８との接続が行われる。即ち、この半導体装置におい
ては、図１０に示すように、半導体チップ１の接続電極
４上の金属ボール４１と、半導体チップ２の接続電極６
上の金属ボール４２とが、インナーリード１８を介して
当該インナーリード１８を狭持するように溶融接合され
ている。なお、金属ボール４１，４２の材料としては、
金合金や半田、又は第１の実施形態で述べた各種金属
（合金）を用いることが可能である。
【００７６】この変形例の半導体装置によれば、既述し
た第１及び第２の実施形態の半導体装置の奏する作用・
効果に加えて、半導体チップ１に外部接続電極を設ける
必要がないため、半導体チップ１の占有面積を縮小する
ことが可能であり、例えば半導体チップ２と同等のサイ
ズとすることができる。従って、半導体装置の更なる小
型化に貢献することが可能となる。
た第１及び第２の実施形態の半導体装置の奏する作用・
効果に加えて、半導体チップ１に外部接続電極を設ける
必要がないため、半導体チップ１の占有面積を縮小する
ことが可能であり、例えば半導体チップ２と同等のサイ
ズとすることができる。従って、半導体装置の更なる小
型化に貢献することが可能となる。
【００７７】
【発明の効果】本発明によれば、複数の異なる機能を有
するＬＳＩを、プロセス開発や設計環境整備等の費用や
時間を費やすことなく、しかも平面的に配置する場合よ
りも小型化及び配線長の短縮化が実現するように１パッ
ケージ化することが可能となる。
するＬＳＩを、プロセス開発や設計環境整備等の費用や
時間を費やすことなく、しかも平面的に配置する場合よ
りも小型化及び配線長の短縮化が実現するように１パッ
ケージ化することが可能となる。
【図１】本発明の第１の実施形態による半導体装置の主
要構成を示す模式図である。
要構成を示す模式図である。
【図２】本発明の第１の実施形態による半導体装置にお
いて、複合チップが基板に搭載された様子を示す概略断
面図である。
いて、複合チップが基板に搭載された様子を示す概略断
面図である。
【図３】本発明の第１の実施形態による半導体装置にお
いて、基板に搭載された複合チップがモールド樹脂によ
りパッケージングされた様子を示す概略断面図である。
いて、基板に搭載された複合チップがモールド樹脂によ
りパッケージングされた様子を示す概略断面図である。
【図４】本発明の第１の実施形態による変形例１の半導
体装置の主要構成を示す概略断面図である。
体装置の主要構成を示す概略断面図である。
【図５】本発明の第１の実施形態による変形例２の半導
体装置の主要構成を示す概略断面図である。
体装置の主要構成を示す概略断面図である。
【図６】本発明の第１の実施形態による変形例２の半導
体装置の他の例の主要構成を示す概略断面図である。
体装置の他の例の主要構成を示す概略断面図である。
【図７】本発明の第１の実施形態による変形例３の半導
体装置の主要構成を示す概略断面図である。
体装置の主要構成を示す概略断面図である。
【図８】本発明の第１の実施形態による半導体装置の主
要構成を示す概略断面図である。
要構成を示す概略断面図である。
【図９】本発明の第２の実施形態による半導体装置にお
いて、複合チップが基板に搭載された様子を示す概略断
面図である。
いて、複合チップが基板に搭載された様子を示す概略断
面図である。
【図１０】本発明の第２の実施形態による変形例の半導
体装置の主要構成を示す概略断面図である。
体装置の主要構成を示す概略断面図である。
１，２，３１ 半導体チップ ３ ロジック回路 ４，６ 接続端子 ５ 外部接続端子 ７，１６，２０，３２，３３，４１，４２ 金属ボール ８ メモリ回路 １１ 積層チップ １２，１７ 基板 １３，２２，２３ ボンディングパッド １４ 金ワイヤ １５ 絶縁樹脂 １７ 絶縁テープ １８ インナーリード １９ スタッドバンプ ２１ 集積回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 25/065 Ｈ０１Ｌ 25/08 Ｂ 25/07 25/18 (72)発明者 巽 宏平 川崎市中原区井田３−35−１ 新日本製鐵 株式会社技術開発本部内 (72)発明者 藤原 雄一郎 東京都千代田区大手町２−６−３ 新日本 製鐵株式会社内 (72)発明者 下川 健二 川崎市中原区井田３−35−１ 新日本製鐵 株式会社技術開発本部内 (72)発明者 川上 洋司 千葉県館山市山本1580番地 日鉄セミコン ダクター株式会社内 (72)発明者 バトラー ダグラス アメリカ合衆国 コロラド州 80919 コ ロラドスプリングス スーツ109 リスト ドライブ 4815 ユナイテッド メモリー ズ インコーポレイテッド内
Claims (19)
- 【請求項１】 第１の集積回路及び第１の接続電極を備
えた第１の半導体チップと、 各々が同一又は異なる第２の集積回路及び第２の接続電
極を備えた少なくとも１つの第２の半導体チップとを備
え、 前記第１の半導体チップの第１の接続電極と前記第２の
半導体チップの第２の接続電極間に金属バンプを配置し
て前記第１の半導体チップと前記第２の半導体チップと
を接続するとともに、 前記第１の接続電極と前記金属バンプ間又は前記第２の
接続電極と前記金属バンプ間の少なくとも一方が、前記
第１又は第２の接続電極と前記金属バンプの表面材料と
の親和性を改善する材料で形成された層を介して接続さ
れていることを特徴とする複数チップ混載型半導体装
置。 - 【請求項２】 前記第１の接続電極と前記第２の接続電
極の少なくとも一方の表面が前記金属バンプの表面材料
と親和性の高い材料で形成されていることを特徴とする
請求項１に記載の複数チップ混載型半導体装置。 - 【請求項３】 前記第１の半導体チップは、外部の端子
と接続するための外部接続電極を有していることを特徴
とする請求項１又は２に記載の複数チップ混載型半導体
装置。 - 【請求項４】 プリント基板、テープ基板、セラミクス
基板及びリードフレームから選ばれた１種の固定手段上
に前記第１の半導体チップの裏面が固定され、前記第１
の半導体チップの前記外部接続電極と前記固定手段とが
ボンディングワイヤにより接続されていることを特徴と
する請求項３に記載の複数チップ混載型半導体装置。 - 【請求項５】 前記第１の半導体チップの前記外部接続
電極上に他の金属バンプが設けられていることを特徴と
する請求項３に記載の複数チップ混載型半導体装置。 - 【請求項６】 前記第１の半導体チップと前記第２の半
導体チップとの間の隙間が、絶縁樹脂、絶縁テープ、絶
縁性粒子が混入された樹脂及び絶縁性粒子が混入された
テープから選ばれた１種により埋め込まれていることを
特徴とする請求項１〜５のいずれか１項に記載の複数チ
ップ混載型半導体装置。 - 【請求項７】 前記第１の半導体チップ及び前記第２の
半導体チップの一部又は全部がモールド絶縁樹脂で覆わ
れていることを特徴とする請求項１〜６のいずれか１項
に記載の複数チップ混載型半導体装置。 - 【請求項８】 前記第１の半導体チップ及び前記第２の
半導体チップの一部又は全部がモールド絶縁樹脂で覆わ
れており、 前記第１の半導体チップの前記外部接続電極上に設けら
れた前記他の金属バンプの一部が、前記モールド絶縁樹
脂の表面から露出していることを特徴とする請求項５又
は６に記載の複数チップ混載型半導体装置。 - 【請求項９】 前記金属バンプ及び／又は前記他の金属
バンプは、その融点が３００℃以上の金属又は合金から
なり、前記第１及び第２の接続電極の少なくとも一方は
前記外部接続電極と熱圧着接合されていることを特徴と
する請求項１〜８のいずれか１項に記載の複数チップ混
載型半導体装置。 - 【請求項１０】 前記金属バンプ及び／又は前記他の金
属バンプは、金、金合金、銅、銅合金、錫及び錫合金か
ら選ばれた１種からなるスタッドバンプであることを特
徴とする請求項１〜８のいずれか１項に記載の複数チッ
プ混載型半導体装置。 - 【請求項１１】 前記金属バンプ及び／又は前記他の金
属バンプは、直径０．８ｍｍ以下の金属ボールを前記第
１及び第２の接続電極及び／又は前記外部接続電極に接
合することで形成されるものであることを特徴とする請
求項１〜１０のいずれか１項に記載の複数チップ混載型
半導体装置。 - 【請求項１２】 前記金属バンプ及び／又は前記他の金
属バンプは、直径２０μｍ〜２５０μｍの金属ボールで
あることを特徴とする請求項１〜１０のいずれか１項に
記載の複数チップ混載型半導体装置。 - 【請求項１３】 前記第１及び第２の接続電極及び／又
は前記外部接続電極は、その表面に少なくとも１層の金
属膜が形成されており、前記金属膜を介して前記金属バ
ンプと接続されていることを特徴とする請求項１〜１２
のいずれか１項に記載の複数チップ混載型半導体装置。 - 【請求項１４】 前記第１の半導体チップがロジックチ
ップであり、前記第２の半導体チップがメモリチップで
あることを特徴とする請求項１〜１３のいずれか１項に
記載の複数チップ混載型半導体装置。 - 【請求項１５】 前記第１及び第２の半導体チップが各
々異なる機能のメモリチップであることを特徴とする請
求項１〜１３のいずれか１項に記載の複数チップ混載型
半導体装置。 - 【請求項１６】 前記第１及び第２の半導体チップがイ
ンナーリードにより支持されてリードフレーム又はＴＡ
Ｂテープに固定されており、 前記インナーリードが前記第１及び第２の半導体チップ
を接続する前記各金属バンプにより狭持され接続されて
いることを特徴とする請求項１〜１５のいずれか１項に
記載の半導体装置。 - 【請求項１７】 各々が第３の集積回路及び第３の接続
電極を備えた少なくとも１つの第３の半導体チップを更
に備え、 前記第２の半導体チップと前記第３の半導体チップとが
裏面同士で接着固定されていることを特徴とする請求項
１〜４、９〜１６のいずれか１項に記載の半導体装置。 - 【請求項１８】 第１の集積回路及び第１の接続電極を
備えた第１の半導体チップと、 各々が同一又は異なる第２の集積回路及び第２の接続電
極を備えた少なくとも１つの第２の半導体チップとを備
え、 前記第１の半導体チップと前記第２の半導体チップと
が、各々の前記第１及び第２の接続電極で当該第１及び
第２の接続電極の材料と親和性のある少なくとも１種類
の金属バンプを介して対向し、当該金属バンプにより接
続されていることを特徴とする複数チップ混載型半導体
装置。 - 【請求項１９】 第１の集積回路及び第１の接続電極を
備えた第１の半導体チップと、 各々が同一又は異なる第２の集積回路及び第２の接続電
極を備えた少なくとも１つの第２の半導体チップとを備
え、 前記第１の半導体チップと前記第２の半導体チップと
が、各々の前記第１及び第２の接続電極で当該第１及び
第２の接続電極の材料と親和性のある少なくとも１種類
の金属導電体を介して対向し、当該金属導電体により接
続されていることを特徴とする複数チップ混載型半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10413298A JP4033968B2 (ja) | 1998-03-31 | 1998-03-31 | 複数チップ混載型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10413298A JP4033968B2 (ja) | 1998-03-31 | 1998-03-31 | 複数チップ混載型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11288977A true JPH11288977A (ja) | 1999-10-19 |
| JP4033968B2 JP4033968B2 (ja) | 2008-01-16 |
Family
ID=14372593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10413298A Expired - Fee Related JP4033968B2 (ja) | 1998-03-31 | 1998-03-31 | 複数チップ混載型半導体装置 |
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|---|---|
| JP (1) | JP4033968B2 (ja) |
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-
1998
- 1998-03-31 JP JP10413298A patent/JP4033968B2/ja not_active Expired - Fee Related
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