JP2009016876A - 半導体要素 - Google Patents

Abstract

【課題】本発明の目的は、性能を損なうことなく寸法を著しく低減することが可能である半導体要素を提供することである。
【解決手段】半導体要素は第１の導電型式の電気接点接続部を含む絶縁外層（１）を含む。これらの接続部は、その接続部の少なくとも１つが第１の導電型式である絶縁面層より下位に位置づけられた接点領域（５、６）に接続されている。上記接点領域（５、６）の少なくとも１つおよび上記接点領域（５、６）の間に配置され相互に対して相違する導電型式の材料の２枚の層からなる別の領域（９、１０）が第２の導電型式の材料の層（８）によって包囲されている。この第２の層（８）の方は面層から遠い側において少なくとも絶縁層（１１）によって被覆されている。
【選択図】図１

Description

本発明は半導体要素に関し、特にトランジスタに使用する改良された半導体要素に関する。

例えば、米国特許明細書第５，１４６，２９８号は半導体、特に高電圧のＭＯＳトランジスタであって、電気接点領域、ソース領域（ｓｏｕｒｃｅ ａｒｅａ）およびゲート領域（ｇａｔｅ ａｒｅａ）が位置づけされている第１の導電型式の材料からなるセルと、また第２の導電型式の電気接点領域、すなわちドレイン領域も含む第２の導電型式の層が装着されている第１の導電型式の基板を含むＭＯＳトランジスタを教示している。この従来技術の刊行物によると、第１の導電型式の材料は通常ｃｍ³当たり約５×１０¹⁴の原子でドーピングを施したｐ−型のシリコンであり、第２の導電型の材料はｃｍ²当たり約３×１０¹²の原子でドーピングを施したｎ−型のシリコンである。それぞれ上記第１と第２の導電型の材料の２枚の層によって形成される別の領域がドレイン領域とその他の２個の接触領域の間に配置されている。基板は典型的に１００〜５００μｍの厚さを有している。これらの寸法およびドーピングを施すレベルにより約３００Ｖの有効降伏電圧（ｅｆｆｅｃｔｉｖｅ ｂｒｅａｋｄｏｗｎ ｖｏｌｔａｇｅ）が得られる。半導体要素はまた、そこを貫通して電気接点が延在する絶縁外層を含む。
米国特許明細書第５，１４６，２９８号

本発明の目的はこのタイプの改良された半導体要素であって、その性能を損なうことなく寸法を著しく低減することが可能である半導体要素を提供することである。

本発明の目的は前記第２の導電型式の材料の層が表面層から遠い側で絶縁層によって被覆されている半導体要素によって達成される。

絶縁面層に対して第２の導電性型式の材料の両側に絶縁層を設けることにより、第２の導電型式の材料の層は今日一般的な４−５μｍの厚さとは対照的に１μｍ以下の大きさ程度まで薄く作ることができる。このことによって電荷担持体濃度、すなわちドーピングを約１０¹⁵から約１０¹⁷まで増加させることができる。

降伏電圧は最低の臨界電界を有する領域によって決まる。従来技術に関する明細書の場合、ｃｍ²当たり５×１０¹⁴の原子でドーピングを施したｐ−領域は限定的電界である約２０Ｖ／μｍの臨界電界を有している。本発明によってｐ−領域が絶縁層に置き換わると、降伏電圧は代わりにドーピング及び絶縁層によって包囲される上記第２の型式の導電性材料からなる層における臨界電界とによって決まる。前述の従来技術についての明細書によると、ドーピングは約５×１０¹⁵であり、臨界電界は３０Ｖ／μｍである。前述のような顕著な改良は、３×１０¹²／ｃｍ²の全体電荷を保ちながらこの層が今や約０．３μｍまで薄くされると達成される。このように、ドーピングは１０¹⁷まで増大し、臨界電界は８０Ｖ／μｍまで増大する。このためトランジスタの降伏電圧は臨界電界によって決まるがほぼ２０／μｍからほぼ８０Ｖ／μｍまで増大する。所定の電圧に対するソース領域とドレイン領域との間の距離Ｌ_D、すなわち作動距離は、作動トランジスタの抵抗Ｒ_ONが１／４まで減少するのと同時に１／４まで低減させることができる。そのため、線質係数、Ｒ_ON＊Ａ（表面）は係数１６だけ改善される。

本発明の別の実施例において、絶縁層と上記第２の導電型式の材料の層との間で、第１の導電型式の材料の層におけるドーピングが更に係数２だけ増大し得るようにする。

本発明の別の実施例によると、ＩＧＢＴトランジスタ（絶縁されたゲート極トランジスタ）および双極トランジスタも相応の方法で構成することができる。

本発明を二つの非限定的実施例と添付図面を参照して以下に説明する。

図１は本発明による半導体要素、すなわちトランジスタの概略側断面図である。トランジスタは電気接点接続部を含む絶縁外層１を含む。これらの接続部はトランジスタのソース２、ゲート３およびドレイン４用のコネクタとし得る。電気接点コネクタは絶縁面層１より下位に位置づけられた接点領域５、６に接続されている。接点領域５はソースコネクタに対する接続部とその中で密閉された部分７に対する接続部を含み、前記部分は、通常、ソース領域と称し、一方ドレイン領域と称する接点領域６はドレインコネクタに対する接続部を含む。

接点領域５は第１の導電型式の材料、通常はｐ−型式の材料から構成され、一方上記材料に包囲された部分７は第２の導電型式の材料、通常はｎ−型式の材料から構成されている。接点領域６はまた、第２の導電型式の材料、通常はｎ−型式の材料から構成されている。

接点領域５、６は第２の導電型式の材料、通常はｎ−型式の材料から構成された層８によって包囲されている。この材料は、通常、薄いシリコンＳｉのプレート形態をしている。この層すなわちプレートは１μｍ以下の程度の厚さと、ｃｍ²当たり１０¹⁶から１０¹⁷までのドーピング比を有している。

それぞれ上記第１および第２の導電型式の材料を有する２枚の層９、１０からなる別の領域が接点領域５および６の間に配置されている。

上記層８は外層１からは遠い側において絶縁層１１によって包囲されている。絶縁層１１は二酸化シリコン、ＳｉＯ₂から適切に構成し得る。

絶縁層１１は本発明による半導体要素の残りの部分と共に担持体、すなわち基板１２、例えばシリコン基板Ｓｉによって支持し得る。図には対称線１３が示されており、この対称線の反対側には、図から判るように対称線の左側に示すトランジスタの鏡像としてトランジスタの第２の半体が位置づけられている。トランジスタのドレイン４用のコネクタを含む接点領域６は半導体要素の２つのトランジスタに対して共通であることが理解される。

前述のように、第２の導電性型式の材料からなるドーピングが施された層８を包囲する絶縁体１１を使用することによってドーピングが施された層をもっと薄くできるようにし、それによってソース領域５とドレイン領域６の間の距離、すなわち作動距離Ｌ_Dを１／４まで減少させることができる。これによって半導体要素全体の寸法を１：１６程度まで減少させることができる。空間上の利点の他に、このように寸法が減少することによって、基本的に寸法に、直接、比例する製造コスト上の利点を提供する。

図１に示す回路はまた、領域７をエミッタとして働かせ、領域５をベースとして働かせ、領域１０と領域６を、延在するコレクタとして働かせることにより双極トランジスタとしても働かせることができる。

図２は図１と対応する図で本発明による半導体要素、すなわちトランジスタの別の実施例を示す。本実施例が図１に示す実施例と相違する点は単に、第２の導電型式の材料のドーピングが施された層８と、絶縁体、すなわち絶縁層１１の間に配置された別の薄い材料の層１４を含むことである。この別の薄い層１４は第１の導電型式の材料、通常はｐ−型式の材料から構成され、上記第２の導電型式の材料からなるドーピングが施された層８と同様に通常は薄いシリコン（Ｓｉ）プレートの形態である。

前記の別の薄い層１４を含むことによって前記第２の導電型式の材料のドーピングが施された層８のドーピングを係数２だけ（ｂｙ ａ ｆａｃｔｏｒ ｏｆ ２）増大させることができる。これによって半導体要素の寸法と、これに伴ってそのコストを更に低減させることができる。

第１の実施例と同様に、絶縁層１１と、本発明による半導体要素の残りの部分とは担持体、すなわち例えばシリコン（Ｓｉ）基板のような基板１２によって支持し得る。

図３は別の型式の半導体要素、この場合は図１に示す前述したＭＯＳトランジスタと全体的に同じ構造で、その差異は接点領域６が第１の導電型式の材料、通常はｐ−型式の材料から構成されている接点領域１５に代替されただけであるＩＧＢＴトランジスタを示す。

図４は前述し、図１に示したＭＯＳトランジスタと同じ構造であり、差異は接点領域６に前記領域６と類似し、第１の導電型式の材料、通常はｐ−型式の材料から構成されている別の領域１６が追加されているだけである本発明によるＩＧＢＴ−トランジスタの変形を示す。この別の領域１６は領域５及び７が相互接続されているのと同じ方法で、金属によって接点領域６に接合されている。

図２に示す実施例と同様に、図３及び図４に示す半導体要素には上記第２の導電型式の材料のドーピングが施された層８と、絶縁体、すなわち絶縁層１１の間に配置された別の薄い材料の層８を設け得る。

図示した実施例の接点領域５は層８で完全に包囲されているが、代わりに、接点領域５は層８を越えて延在し得ることも理解される。しかしながら、層８はそれぞれの接点領域６；１５；６；１６及び別の接点領域９、１０を包囲する必要がある。

絶縁層１１は面層１から遠い、層８の側を被覆するのに十分であるので、絶縁層１１が層８を包囲する必要もない。

本発明による半導体要素の第１および第２の導電型式の材料は前述したものと位置を交換してもよいことが理解される。

本発明によるＭＯＳトランジスタの概略側断面図である。 図１に示すトランジスタの別の実施例の対応する図である。 本発明によるＩＧＢＴトランジスタの概略側断面図である。 図３に示すトランジスタの別の実施例の対応する図面である。

Claims (6)

1. 複数の電気接点接続部が設けられている絶縁面層（１）を含み、前記複数の電気接点接続部が、前記絶縁面層（１）より下に位置し且つ前記絶縁面層（１）の内向きの面に沿って相互に離れて配置される第一と第二の接点領域（５、６）にそれぞれ接続されている、半導体要素であって、
   少なくとも前記第一の接点領域は第１の導電型式材料であり、前記第二の接点領域は第２の導電型式材料であり、前記絶縁面層（１）より下に位置した相互に異なる導電型式材料の二つの層により別の領域が形成され、
   前記別の領域は、前記第一と第二の接点領域の間に配置され且つ前記第一と第二の接点領域の各々から配置され、
   前記第一と第二の接点領域の少なくとも一方の内向きの面と、前記別の領域の内向きの面とは、前記第２の導電型式材料の覆い層を含み、
   前記第２の導電型式材料の覆い層は、前記第２の導電型式材料の覆い層の前記絶縁面層から離れて配置される側上に、内二酸化シリコン絶縁層を含み、前記内二酸化シリコン絶縁層は、ｃｍ²当たり約１０¹⁷のドーピング比を備えて前記第２の導電型式材料の覆い層がより薄くなって前記第２の導電型式材料のドーピングを増加させ且つ半導体要素の寸法を減少させるのに有効である、半導体要素。
2. ドレインコネクタを通過する対称線を有し、前記対称線のそれぞれの側に配置される対応して形成されるソース領域とゲート領域と別の領域とを伴う、対称構造である、請求項１に記載の半導体要素。
3. 前記内二酸化シリコン絶縁層は、最外方電気接続部の横方向外方に延び且つ前記絶縁面層に接触して、前記第２の導電型式材料の覆い層が前記絶縁面層と前記内二酸化シリコン絶縁層との間に囲まれる、請求項１に記載の半導体要素。
4. 複数の電気接点接続部が設けられている絶縁面層（１）を含み、前記複数の電気接点接続部が、前記絶縁面層（１）より下に位置し且つ前記絶縁面層（１）の内向きの面に沿って相互に離れて配置される第一と第二の接点領域（５、６）にそれぞれ接続されている、半導体要素であって、
   少なくとも前記第一の接点領域は第１の導電型式材料であり、前記第二の接点領域は第２の導電型式材料であり、
   前記絶縁面層（１）より下に位置した相互に異なる導電型式材料の二つの層により別の領域が形成され、
   前記別の領域は、前記第一と第二の接点領域の間に配置され且つ前記第一と第二の接点領域の各々から配置され、
   前記第一と第二の接点領域の少なくとも一方の内向きの面と、前記別の領域の内向きの面とは、前記第２の導電型式材料の覆い層を含み、
   前記覆い層は、前記絶縁面層から離れて配置される当該覆い層の側上に、内二酸化シリコン絶縁層を含み、前記内二酸化シリコン絶縁層は、ｃｍ²当たり約１０¹⁷のドーピング比を備えて前記第２の導電型式材料の覆い層がより薄くなって前記第２の導電型式材料のドーピング比を増加させ且つ半導体要素の寸法を減少させるのに有効であり、
   更に、前記第２の導電型式材料の覆い層と前記内二酸化シリコン絶縁層との間に導電材料の追加層を有し、前記追加層は前記第一と第二の接点領域の内向きの面と前記別の領域との上を覆う、半導体要素。
5. ドレインコネクタを通過する対称線を有し、前記対称線のそれぞれの側に配置される対応して形成されるソース領域とゲート領域と別の領域とを伴う、対称構造である、請求項４に記載の半導体要素。
6. 前記内二酸化シリコン絶縁層は、最外方電気接続部の横方向外方に延び且つ前記絶縁面層に接触して、前記第２の導電型式材料の覆い層が前記絶縁面層と前記内二酸化シリコン絶縁層との間に囲まれる、請求項４に記載の半導体要素。
   

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