JP2009070840A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2009070840A
JP2009070840A JP2007234173A JP2007234173A JP2009070840A JP 2009070840 A JP2009070840 A JP 2009070840A JP 2007234173 A JP2007234173 A JP 2007234173A JP 2007234173 A JP2007234173 A JP 2007234173A JP 2009070840 A JP2009070840 A JP 2009070840A
Authority
JP
Japan
Prior art keywords
film
impurity
doped
amorphous silicon
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP2007234173A
Other languages
English (en)
Inventor
Kenichi Kusumoto
健一 楠本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2007234173A priority Critical patent/JP2009070840A/ja
Priority to US12/207,152 priority patent/US20090065779A1/en
Publication of JP2009070840A publication Critical patent/JP2009070840A/ja
Abandoned legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H10D64/01304—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H10D64/01306—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon
    • H10D64/01308—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal
    • H10D64/0131—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal the additional conductive layer comprising a silicide layer formed by the silicidation reaction between the layer of silicon with a metal layer which is not formed by metal implantation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
    • H10D64/664—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a barrier layer between the layer of silicon and an upper metal or metal silicide layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0172—Manufacturing their gate conductors
    • H10D84/0177—Manufacturing their gate conductors the gate conductors having different materials or different implants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】ホウ素（Ｂ）のゲート絶縁膜の突き抜けや金属シリサイド膜による不純物の吸収によって生じるポリシリコン膜中の不純物の空乏化を防止する。
【解決手段】半導体装置１００は、ゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたゲート電極１４とを備える。ゲート電極１４は、ドープドポリシリコン膜２１ａ、２１ｂ、２１ｃと、金属シリサイド膜２２ａとを備えている。ドープドポリシリコン膜２１ａ、２１ｃは、第１の不純物を含んでおり、ドープドポリシリコン膜２１ｂは、反対の導電型を有する第２の不純物を含んでいる。これにより、ポリシリコン中の不純物の拡散工程やその後の熱負荷工程において、第２のドープドポリシリコン膜中の不純物の過度な拡散が抑制され、金属シリサイド膜が不純物を吸収することによるポリシリコン膜中の不純物の空乏化が防止される。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に、多層構造のシリコンゲートを備えた半導体装置及びその製造方法に関するものである。
近年、デュアルゲート構造のＣＭＯＳが注目されている。通常のＣＭＯＳでは、ｎ＋ポリシリコン膜上に金属シリサイド膜を積層したポリメタルゲートをＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの両方で使用するシングルゲート構造が採用されている。シングルゲート構造はシンプルなプロセスで実現できるが、ＰＭＯＳＦＥＴにおいて短チャネル効果が発生しやすいため、微細なデバイスの実現は困難である。
これに対し、デュアルゲート構造のＣＭＯＳでは、ｎ＋ポリシリコンと金属シリサイドを積層したポリメタルゲートをＮＭＯＳＦＥＴに用い、ｐ＋ポリシリコンと金属シリサイドを積層したポリメタルゲートをＰＭＯＳＦＥＴに用いる。そのため、短チャネル効果が小さく駆動力の大きなＣＭＯＳを実現することができる。
図１３は、デュアルゲート構造を有する従来の半導体装置の製造工程の一部を示す略断面図である。
図１３に示すように、デュアルゲートの形成では、まずシリコン基板５１上にＳｉＯＮからなるゲート絶縁膜５２を形成した後、ゲート電極用のノンドープドアモルファスシリコン膜５３を形成する。次に、ノンドープドアモルファスシリコン膜５３にｐ型不純物又はｎ型不純物を導入する。このとき、ＮＭＯＳであればリン（Ｐ）、ヒ素（Ａｓ）等のｎ型不純物をイオン注入し、ＰＭＯＳであればホウ素（Ｂ）、二フッ化ホウ素（ＢＦ２）等のｐ型不純物をイオン注入する。つまり、ゲート電極の導電型に応じたドーパントの打ち分けが行われる。その後、タングステンシリサイド（ＷＳｉ）等の金属シリサイド膜５４を形成し、さらに不純物を活性化させるためのアニール等の高温熱負荷工程を行って、アモルファスシリコン膜５３中にドーパントを拡散させている。
ところで、上述した従来の半導体装置の製造方法においては、ＰＭＯＳＦＥＴの形成領域のアモルファスシリコン膜５３中にドーピングしたホウ素（Ｂ）が高温熱負荷の際にゲート絶縁膜５２を突き抜けてシリコン基板５１にまで達する、いわゆるホウ素突き抜けの問題が発生することが知られている。ホウ素の突き抜けが生じると、ＰＭＯＳＦＥＴの閾値電圧（Ｖｔｈ）が大きく変動してしまい、トランジスタ特性が劣化するという問題がある。
ホウ素突き抜けの問題を解決するため、例えば特許文献１においては、ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴの各ゲート電極のポリシリコンにｐ＋不純物を導入し、ｐ＋シングルゲートを採用すると共に、ゲート絶縁膜が、窒素を最大濃度領域にて１×１０２０／ｃｍ３以上１×１０２２／ｃｍ３以下の範囲で含む窒化酸化膜（ＳｉＯＮ）で形成されたＣＭＯＳＦＥＴが提案されている。
特開２０００−１１４３９５号公報
上述したように、従来の半導体装置の製造においては、ホウ素（Ｂ）がゲート絶縁膜を突き抜けることによる閾値電圧（Ｖｔｈ）のばらつきを生じさせるという問題がある。また、高温熱処理の際、金属シリサイド膜がポリシリコン膜中の不純物を吸収することや、ポリシリコン膜外への不純物流出によって、ポリシリコン膜中の不純物の空乏化が引き起こされ、トランジスタ特性が低下するという問題もある。
したがって、本発明の目的は、ポリシリコン膜中の不純物濃度プロファイルが良好であり、閾値電圧のばらつきが抑制された高性能な半導体装置を提供することにある。
また、本発明の目的は、ホウ素（Ｂ）のゲート絶縁膜の突き抜けや金属シリサイド膜による不純物の吸収によって生じるポリシリコン膜中の不純物の空乏化を防止することが可能な半導体装置の製造方法を提供することにある。
本発明の上記目的は、シリコン基板上と、シリコン基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを備え、ゲート電極は、ゲート絶縁膜上に形成された第１のドープドポリシリコン膜と、第１のドープドポリシリコン膜上に形成された第２のドープドポリシリコン膜とを備え、第１のドープドポリシリコン膜は、第１の不純物を含み、第２のドープドポリシリコン膜は、第１の不純物とは反対の導電型を有する第２の不純物を含むことを特徴とする半導体装置によって達成される。
本発明によれば、第２のドープドポリシリコン膜とゲート絶縁膜との間に第１のドープドポリシリコン膜が介在しており、第１ドープドポリシリコン膜中の不純物と第２のドープドポリシリコン膜中の不純物の導電型が異なることから、ポリシリコン中の不純物の拡散工程やその後の高温熱負荷工程において、第２のドープドポリシリコン膜中の不純物の過度な拡散が抑制される。したがって、不純物がゲート絶縁膜の突き抜けることによって生じるＶｔｈのばらつきやポリシリコン膜中の不純物の空乏化を防止することができる。
本発明において、ゲート電極は、第２のドープドポリシリコン膜上に形成された第３のドープドポリシリコン膜をさらに備え、第３のドープドポリシリコン膜は、第１の不純物を含むことが好ましい。また、ゲート電極は、第３のドープドポリシリコン膜上に形成された金属シリサイド膜をさらに備えることが好ましい。
ゲート電極が金属シリサイドを含む場合には、ポリシリコン中の不純物の拡散工程やその後の高温熱負荷工程において、金属シリサイド膜が不純物を吸収し、ポリシリコン膜中の不純物の空乏化を生じさせるが、第２のポリシリコン膜と金属シリサイド膜との間に第３のドープドポリシリコン膜が介在している場合には、第２のドープドポリシリコン膜中の不純物の過度な拡散を抑制することができ、金属シリサイド膜が不純物を吸収することによるポリシリコン膜中の不純物の空乏化を防止することができる。
本発明において、第１及び第３のドープドポリシリコン膜中の第１の不純物の濃度は、第２のドープドポリシリコン膜中の第２の不純物の濃度よりも低いことが好ましい。また、第１及び第３のドープドポリシリコン膜は、第２の不純物をさらに含み、第１及び第３のドープドポリシリコン膜中の第２の不純物の濃度は、第２のドープドポリシリコン膜中の第２の不純物の濃度よりも低いことが好ましい。１乃至第３のドープドポリシリコン膜中の不純物濃度が以上のような関係を有していれば、特性の良好なポリシリコンゲートを構成することができる。
なお、本発明においては、第１の不純物がリン（Ｐ）であり、第２の不純物がホウ素（Ｂ）であることが好ましい。第２の不純物としてホウ素（Ｂ）を用いた場合には、熱負荷工程において不純物のゲート絶縁膜突き抜けの問題が顕著に現れ、本発明の効果も顕著となるからである。また、第１の不純物としてリン（Ｐ）を用いた場合には、熱負荷工程におけるリン（Ｐ）自体の拡散が特に酸化膜中で起こり難く、しかもホウ素（Ｂ）の過度な拡散を阻止する効果を有し、ホウ素（Ｂ）のゲート絶縁膜突き抜けを防止できるからである。
本発明の上記目的はまた、シリコン基板上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、シリコン基板全体に熱負荷を加える熱負荷工程とを備え、ゲート電極形成工程は、ゲート絶縁膜上に第１の不純物がドープされた第１のドープドアモルファスシリコン膜を形成する第１のドープドアモルファスシリコン膜形成工程と、第１のドープドアモルファスシリコン膜上にノンドープドアモルファスシリコン膜を形成するノンドープドアモルファスシリコン膜形成工程と、ノンドープドアモルファスシリコン膜中に第１の不純物とは逆の導電型を有する第２の不純物をイオン注入するイオン注入工程とを備えることを特徴とする半導体装置の製造方法によっても達成される。
本発明によれば、ノンドープドアモルファスシリコン膜とゲート絶縁膜との間に第１のドープドアモルファスシリコン膜が介在しており、第１のドープドアモルファスシリコン膜中の不純物の導電型が、ノンドープドアモルファスシリコン膜にイオン注入される不純物の導電型が異なることから、熱負荷工程において第２のドープドポリシリコン膜中に導入された第２の不純物の過度な拡散を抑制することができる。したがって、不純物のゲート絶縁膜の突き抜けや金属シリサイド膜による不純物の吸収によって生じるポリシリコン膜中の不純物の空乏化を防止することできる。
本発明の上記目的はまた、シリコン基板上のＮＭＯＳチャネル領域及びＰＭＯＳチャネル領域にゲート絶縁膜を形成するゲート絶縁膜形成工程と、ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、シリコン基板全体に熱負荷を加える熱負荷工程とを備え、ゲート電極形成工程は、ゲート絶縁膜上にｎ型不純物がドープされた第１のドープドアモルファスシリコン膜を形成する第１のドープドアモルファスシリコン膜形成工程と、第１のドープドアモルファスシリコン膜上にノンドープドアモルファスシリコン膜を形成するノンドープドアモルファスシリコン膜形成工程と、ＰＭＯＳチャネル領域内のノンドープドアモルファスシリコン膜中にｐ型不純物をイオン注入すると共に、ＮＭＯＳチャネル領域内のノンドープドアモルファスシリコン膜中にｎ型不純物をイオン注入するイオン注入工程とを備えることを特徴とする半導体装置の製造方法によっても達成される。この場合において、イオン注入工程は、マスクを用いてｐ型不純物とｎ型不純物とを打ち分ける工程を含むことが好ましい。
本発明において、ゲート電極形成工程は、ノンドープドアモルファスシリコン膜上にｎ型不純物がドープされた第２のドープドアモルファスシリコン膜を形成する第２のドープドアモルファスシリコン膜形成工程をさらに備えることが好ましい。また、ゲート電極形成工程は、第２のイオン注入工程の後、第２のドープドアモルファスシリコン膜上に金属シリサイド膜を形成する金属シリサイド膜形成工程をさらに備えることが好ましい。
本発明において、第１及び第３のドープドポリシリコン膜が前記ｐ型不純物を含み、前記熱負荷工程は、第１及び第３のドープドポリシリコン膜中のｎ型不純物濃度がｐ型不純物濃度よりも低くなってｐ型ゲート電極が形成されるような不純物拡散を生じさせることが好ましい。
本発明によれば、ポリシリコン膜中の不純物濃度プロファイルが良好であり、閾値電圧のばらつきが抑制された高性能な半導体装置を提供することができる。
また、本発明によれば、ホウ素（Ｂ）のゲート絶縁膜の突き抜けや金属シリサイド膜による不純物の吸収によって生じるポリシリコン膜中の不純物の空乏化を防止することが可能な半導体装置の製造方法を提供することができる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態に係る半導体装置１００の構造を示す略断面図である。
図１に示すように、この半導体装置１００はデュアルゲート構造のＣＭＯＳであって、ｎ＋ポリシリコンゲートを有するＮＭＯＳＦＥＴ１０Ａと、ｐ＋ポリシリコンゲートを有するＰＭＯＳＦＥＴ１０Ｂとが同一基板上に形成されたものである。ＮＭＯＳＦＥＴ１０Ａ及びＰＭＯＳＦＥＴ１０Ｂは共に、シリコン基板１１上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたゲート電極１４と、ゲート電極１４の上面を覆うゲートキャップ絶縁膜１５と、ゲート電極１４の側面を覆うサイドウォール絶縁膜１６と、ＮＭＯＳＦＥＴ１０Ａのソース／ドレイン領域となる第１の拡散層１７と、ＰＭＯＳＦＥＴ１０Ｂのソース／ドレイン領域となる及び第２の拡散層１８とを備えている。
ゲート電極１４はポリメタルゲート構造を有しており、３層構造のポリシリコン多層膜２１と、ポリシリコン多層膜２１上に形成された金属シリサイド多層膜２２とを備えている。金属シリサイド多層膜２２の構造はＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴ共に共通であり、タングステンシリサイド（ＷＳｉ）膜２２ａ、窒化タングステン（ＷＮ）膜２２ｂ、及びタングステン（Ｗ）膜２２ｃがこの順に積層された構造を有している。これに対し、ポリシリコン多層膜２１の構造はＮＭＯＳＦＥＴ１０ＡとＰＭＯＳＦＥＴ１０Ｂとで異なる。
ＮＭＯＳＦＥＴ１０Ａのポリシリコン多層膜２１は、リン（Ｐ）等のｎ型不純物がドープされた第１乃至第３のドープドポリシリコン膜２１ａ、２１ｂ、２１ｃがこの順に積層された３層構造を有している。第１及び第３のドープドポリシリコン膜２１ａ、２１ｃ中のｎ型不純物の濃度は、第２のドープドポリシリコン膜中のｎ型不純物の濃度よりも低い。この３層構造は、ＰＭＯＳＦＥＴ１０Ｂのポリシリコン多層膜２１を３層構造にすることに伴って形成されたものであり、ＮＭＯＳＦＥＴ１０Ａにおいて３層構造自体が特別な意味を持つものではない。このように、ポリシリコン多層膜２１の各層にｎ型不純物がドープされていることから、ポリシリコン多層膜２１はｎ＋ポリシリコンゲートとして機能する。
一方、ＰＭＯＳＦＥＴ１０Ｂのポリシリコン膜２１は、リン（Ｐ＋）等のｎ型不純物がドープされた第１のドープドポリシリコン膜２１ｄ、ホウ素（Ｂ＋）等のｐ型不純物がドープされた第２のドープドポリシリコン膜２１ｅ、及び第１のドープドポリシリコン膜２１ｄと同じくｎ型不純物がドープされた第３のドープドポリシリコン膜２１ｆがこの順に積層された３層構造を有している。
ＰＭＯＳＦＥＴ１０Ｂにおいて、第１及び第３のドープドポリシリコン膜２１ｄ、２１ｆは、第２のドープドポリシリコン膜２１ｅ中のｐ型不純物の過度な拡散を阻止する役割を果たす。ＰＭＯＳＦＥＴ１０Ｂのゲート電極１４をｐ＋ポリシリコンゲートとして構成するためには、ｐ型不純物の濃度がｎ型不純物よりも十分に高くなければならない。そのため、第１及び第３のドープドポリシリコン膜２１ｄ、２１ｆ中のｎ型不純物の濃度は、その役割を果たすことができる限りにおいて十分低い濃度に設定されている。これに対して、第２のドープドポリシリコン膜２１ｅの膜中には、ポリシリコン多層膜２１を実際にｐ＋ゲートとして機能させるに十分な高濃度のｐ型不純物が分布している。
ＰＭＯＳＦＥＴ１０Ｂのポリシリコン多層膜２１は、バイポーラトランジスタのようにＮＰＮ接合となってはならない。ＮＰＮ接合構造では抵抗が大きくなり、ゲートの性能が低下するからである。そのためには、後の製造工程（例えばＤＲＡＭ製造工程）で一般的に存在する各種の高温熱負荷工程にてｎ型不純物とｐ型不純物が混ざり合い、ポリシリコン多層膜２１中の全体でｎ型不純物よりもｐ型不純物の濃度が濃くなるようにし、これをｐ＋ポリシリコンゲートとすればよい。単に混ぜ合わせるだけならば簡単であるが、不純物の外部放出などが顕著に起こるため、本発明のようなサンドイッチ構造を採用することによって不純物拡散を制御するわけである。
次に、半導体装置１００の製造方法について詳細に説明する。
図２〜図１１は、本発明の好ましい実施形態による半導体装置１００の製造工程を示す略断面図である。
半導体装置１００の製造では、まず図２に示すように、シリコン基板１１上にフィールド酸化膜からなる素子分離領域１２をＳＴＩ法により形成し、素子分離領域１２によって互いに分離された活性領域を形成する。次に、一方の活性領域内にＰウェル形成のためのイオン注入、トランジスタのパンチスルー阻止を目的とした埋め込み層形成のためのイオン注入、及び閾値電圧Ｖｔｈ調整のためのイオン注入を行って、ＮＭＯＳチャネル領域１０Ａを形成する。また、他方の活性領域内にＮウェル形成のためのイオン注入、トランジスタのパンチスルー阻止を目的とした埋め込み層形成のためのイオン注入、及び閾値電圧Ｖｔｈ調整のためのイオン注入を行って、ＰＭＯＳチャネル領域１０Ｂを形成する。
次に、図３に示すように、ＮＭＯＳチャネル領域１０Ａ及びＰＭＯＳチャネル領域１０Ｂの両方にゲート絶縁膜１３を形成する。ゲート絶縁膜１３の形成では、まず５ｎｍ程度の膜厚を有するシリコン酸化膜（ＳｉＯ２）を熱酸化により形成する。その後、９００℃程度の酸化雰囲気中で６０秒程度の熱処理を行い、シリコン酸化膜を窒化することにより、シリコン窒化酸化膜（ＳｉＯＮ）からなるゲート絶縁膜１３が完成する。
次に、ゲート絶縁膜１３上にアモルファスシリコン多層膜３１を形成する。アモルファスシリコン多層膜３１は以下に示すステップにより形成される。
まず、図４に示すように、ゲート絶縁膜１３上にリン（Ｐ）等のｎ型不純物がドープされた第１のドープドアモルファスシリコン膜３１ａを形成する。この膜は、シランガス（ＳｉＨ４）を原料ガスとするＬＰＣＶＤ（Low-Pressured Chemical Vapor Deposition）法により形成することができ、特に、リンドープ用原料ガスを導入しながらドープドアモルファスシリコン膜を堆積する、いわゆる"In-Situ"により形成しても良い。第１のドープドアモルファスシリコン膜３１ａは１０〜５０ｎｍ程度の膜厚を有することが好ましい。
次に、図５に示すように、第１のドープドアモルファスシリコン膜３１ａ上にノンドープドアモルファスシリコン膜３１ｂを形成する。この膜も、シランガス（ＳｉＨ４）を原料ガスとするＬＰＣＶＤ法により形成することができ、リンドープ用原料ガスの導入を中断することで、第１のドープドアモルファスシリコン膜３１ａからノンドープドアモルファスシリコン膜３１ｂへの成膜工程を同一チャンバー内で連続的に行うことができる。ノンドープドアモルファスシリコン膜３１ｂは１０〜２００ｎｍ程度の膜厚を有することが好ましい。
次に、図６に示すように、ノンドープドアモルファスシリコン膜３１ｂ上にリン（Ｐ）等のｎ型不純物がドープされた第２のドープドアモルファスシリコン膜３１ｃを形成する。この膜も、シランガス（ＳｉＨ４）を原料ガスとするＬＰＣＶＤ法により形成することができ、リンドープ用原料ガスの導入を再開することで、ノンドープドアモルファスシリコン膜３１ｂから第２のドープドアモルファスシリコン膜３１ｃへの成膜工程を同一チャンバー内で連続的に行うことができる。第２のドープドアモルファスシリコン膜３１ｃは１０〜５０ｎｍ程度の膜厚を有することが好ましい。
次に、ＮＭＯＳチャネル領域１０Ａ内のノンドープドアモルファスシリコン膜３１ｂ及びＰＭＯＳチャネル領域１０Ｂ内のノンドープドアモルファスシリコン膜３１ｂ中にリン（Ｐ＋）及びホウ素（Ｂ＋）をそれぞれイオン注入する。この工程は２回のイオン注入工程に分けて行われる。
まず、図７に示すように、ＰＭＯＳチャネル領域１０Ｂをマスクしながら、ＮＭＯＳチャネル領域１０Ａ内のノンドープドアモルファスシリコン膜３１ｂ中にリン（Ｐ＋）をイオン注入する。このときの注入エネルギーは５〜３０ｋｅＶ程度、ドーズ量は、１×１０１４ｃｍ−２〜５×１０１５ｃｍ−２であることが好ましい。こうしてノンドープドアモルファスシリコン膜３１ｂ中に高濃度のリン（Ｐ＋）が導入されることにより、アモルファスシリコン全体はｎ＋シリコンゲートとなる。
次いで、図８に示すように、ＮＭＯＳチャネル領域１０Ａをマスクしながら、ＰＭＯＳチャネル領域１０Ｂ内のノンドープドアモルファスシリコン膜３１ｂ中にホウ素（Ｂ＋）をイオン注入する。このときの注入エネルギーは１〜２０ｋｅＶ程度、ドーズ量は、１×１０１４ｃｍ−２〜１×１０１６ｃｍ−２であることが好ましい。このように、リン（Ｐ）が含まれているアモルファスシリコン膜中にホウ素（Ｂ＋）を打ち返すことにより、アモルファスシリコン膜中のホウ素の濃度が高くなるので、アモルファスシリコン全体はｐ＋ゲートとなる。
なお、イオン注入工程の順番は特に限定されず、ＰＭＯＳチャネル領域１０Ｂ及びＮＭＯＳチャネル領域１０Ａのどちらを先に行ってもかまわない。
次に、図９に示すように、アモルファスシリコン多層膜３１上に金属シリサイド多層膜２２を形成する。本実施形態においては、金属シリサイド多層膜２２としてタングステンシリサイド（ＷＳｉ）膜２２ａ、窒化タングステン膜（ＷＮ）２２ｂ、及びタングステン膜（Ｗ）２２ｃをこの順に形成する。タングステンシリサイド膜２２ａは、例えば六フッ化タングステン（ＷＦ６）ガスとジクロロシラン（ＳｉＣｌ２Ｈ２）ガスを原料ガスとし、かつ５８０℃の温度条件下でＬＰＣＶＤ法により形成することができる。タングステンシリサイド膜２２ａは１〜２０ｎｍ程度の膜厚を有することが好ましい。また、窒化タングステン膜２２ｂはスパッタリングにより形成することができ、１０〜２０ｎｍの膜厚を有することが好ましい。また、タングステン膜２２ｃはスパッタリングにより形成することができ、５０〜１００ｎｍの膜厚を有することが好ましい。
次に、図１０に示すように、金属シリサイド多層膜２２上に３０ｎｍ程度の膜厚を有するシリコン酸化膜を形成した後、フォトリソグラフィ及びエッチングを用いて、ポリシリコン多層膜２１、金属シリサイド多層膜２２、及びシリコン酸化膜をパターニングし、ゲート電極１４及びゲートキャップ絶縁膜１５を形成する。さらに、図１１に示すように、基板全面に３０ｎｍ程度の膜厚を有するシリコン酸化膜を形成した後、これをエッチバックすることにより、ゲート電極１４の側面にサイドウォール絶縁膜１６を形成する。
その後、ＮＭＯＳＦＥＴ側のソース／ドレイン領域である第１の拡散層１７、ＰＭＯＳＦＥＴ側のソース／ドレイン領域である第２の拡散層１８を周知の方法で順次形成する。以上の工程により、デュアルゲート構造のＣＭＯＳトランジスタを備えた半導体装置１００が完成する。
さらに、図１２に示すように、半導体装置１００が後の製造工程（例えばＤＲＡＭ製造工程）で一般的に存在する各種の高温熱負荷工程を経ることにより、アモルファスシリコン多層膜２１中のリン（Ｐ＋）及びホウ素（Ｂ＋）は拡散するが、異種の不純物が同時に存在する場合、それぞれの不純物が互いの拡散を抑制し合うので、注入されたドーパント（ホウ素）は、ノンドープドアモルファスシリコン膜内では拡散しやすく、リン（Ｐ＋）ドープドアモルファスシリコン膜内では拡散しにくい。つまり、図６に示したように、ノンドープドアモルファスシリコン膜３１ｂの上下は第１及び第２のリンドープドアモルファスシリコン膜に挟まれているので、ＰＭＯＳＦＥＴ側においてホウ素（Ｂ＋）の過度な拡散が抑制される。したがって、ホウ素（Ｂ）がゲート絶縁膜１３を突き抜ける現象を抑制することができ、またタングステンシリサイド膜によるポリシリコン膜中のホウ素（Ｂ＋）の吸収を抑制することができる。なお、熱負荷によってアモルファスシリコンの結晶化が進み、アモルファスシリコンはポリシリコンに変化する。
以上説明したように、本実施形態に係る半導体装置１００の製造方法によれば、ゲート絶縁膜１３上の第１乃至第３アモルファスシリコン膜を形成すると共に、第１及び第３のアモルファスシリコン膜中の不純物の導電型を、それらの間に挟まれる第２のアモルファスシリコン膜中に導入される不純物と異ならせ、異種の不純物が互いの拡散を抑制し合う現象を利用して、第２層目の不純物が外部へ流出することを抑制することができる。
以上、本発明をその好ましい実施形態に基づき説明したが、本発明は上記実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲内で種々の変更を加えることが可能であり、それらも本発明の範囲に包含されるものであることは言うまでもない。
例えば、上記実施形態においては、ＮＭＯＳＦＥＴの第１及び第３のアモルファスシリコン膜にリン（Ｐ）等のｎ型不純物を導入しているが、本発明はこのような構成に限定されるものではなく、第１層目及び第３層目にホウ素（Ｂ）等のｐ型不純物が導入されたドープドアモルファスシリコン膜を用い、２層目のノンドープドアモルファスシリコン膜３１ｂにリン（Ｐ＋）等のｎ型不純物をイオン注入してもよい。リン等のｎ型不純物は、ホウ素（Ｂ）等のｐ型不純物ほど拡散しやすいものではないが、第１層目と第３層目にｎ型不純物を導入することで、２層目に導入されたｐ型不純物の過度な拡散を防止することができる。
また、上記実施形態においては、ポリメタルゲートを採用し、タングステンシリサイド、窒化タングステン、及びタングステンからなる３層構造の金属シリサイド多層膜２２を用いているが、本発明においてポリメタルゲート構造を採用することは必須でない。また、メタルを省略し、タングステンシリサイドの単層膜で構成されていても構わない。
また、上記実施形態においては、アモルファスシリコン膜を３層構造としているが、２層構造とすることも可能である。すなわち、第２のアモルファスシリコン膜の上層に金属シリサイド膜を形成しない場合には、シリサイド層による不純物吸収の問題が生じないことから、ゲート絶縁膜１３とノンドープドアモルファスシリコン膜３１ｂとの間にのみバリア層としてのドープドアモルファスシリコン膜を形成すればよい。
また、上記実施形態においては、ＮＭＯＳチャネル領域１０Ａ内のノンドープドアモルファスシリコン膜３１ｂ中にリン（Ｐ＋）をイオン注入する第１のイオン注入工程と、ＰＭＯＳチャネル領域１０Ｂ内のノンドープドアモルファスシリコン膜３１ｂ中にホウ素（Ｂ＋）をイオン注入する第２のイオン注入工程の各々でマスクを使用し、ホウ素（Ｂ＋）とリン（Ｐ＋）の打ち分けを行っているが、本発明はこのようなイオン注入工程に限定されるものではなく、例えば、ＮＭＯＳチャネル領域１０ＡとＰＭＯＳチャネル領域１０Ｂの両方にリンをイオン注入した後、ＮＭＯＳチャネル領域１０Ａのみをマスクして、ＰＭＯＳチャネル領域１０Ｂリンよりも高濃度のホウ素を打ち返してもよい。このイオン注入工程によれば、１回のマスク処理にてホウ素とリンをそれぞれ所定の領域に導入することができる。また、注入深さで調整しても良い。
図１は、本発明の好ましい実施形態に係る半導体装置１００の構造を示す略断面図である。 図２は、本発明の好ましい実施形態による半導体装置１００の製造方法の一工程（ＮＭＯＳチャネル領域１０Ａ、ＰＭＯＳチャネル領域１０Ｂの形成）を示す略断面図である。 図３は、本発明の好ましい実施形態による半導体装置１００の製造方法の一工程（ゲート絶縁膜１３の形成）を示す略断面図である。 図４は、本発明の好ましい実施形態による半導体装置１００の製造方法の一工程（第１のドープドアモルファスシリコン膜３１ａの形成）を示す略断面図である。 図５は、本発明の好ましい実施形態による半導体装置１００の製造方法の一工程（ノンドープドアモルファスシリコン膜３１ｂの形成）を示す略断面図である。 図６は、本発明の好ましい実施形態による半導体装置１００の製造方法の一工程（第２のドープドアモルファスシリコン膜３１ｃの形成）を示す略断面図である。 図７は、本発明の好ましい実施形態による半導体装置１００の製造方法の一工程（ＮＭＯＳチャネル領域１０Ａへのリン（Ｐ＋）のイオン注入）を示す略断面図である。 図８は、本発明の好ましい実施形態による半導体装置１００の製造方法の一工程（ＰＭＯＳチャネル領域１０Ｂへのホウ素（Ｂ＋）のイオン注入）を示す略断面図である。 図９は、本発明の好ましい実施形態による半導体装置１００の製造方法の一工程（金属シリサイド多層膜２２の形成）を示す略断面図である。 図１０は、本発明の好ましい実施形態による半導体装置１００の製造方法の一工程（パターニングによるゲート電極１４及びゲートキャップ絶縁膜１５の形成）を示す略断面図である。 図１１は、本発明の好ましい実施形態による半導体装置１００の製造方法の一工程（第１及び第２の拡散層１７、１８の形成）を示す略断面図である。 図１２は、本発明の好ましい実施形態による半導体装置１００の製造方法の一工程（高温熱負荷工程）を示す略断面図である。 図１３は、デュアルゲート構造を有する従来の半導体装置の製造工程の一部を示す略断面図である。
符号の説明
１０Ａ ＮＭＯＳチャネル領域
１０Ｂ ＰＭＯＳチャネル領域
１１ シリコン基板
１３ ゲート絶縁膜
１４ ゲート電極
１４ ドープドポリシリコン膜
１５ ゲートキャップ絶縁膜
１６ サイドウォール絶縁膜
１７ 第１の拡散層
１８ 第２の拡散層
２１ ポリシリコン多層膜
２１ａ 第１のドープドポリシリコン膜
２１ｂ 第２のドープドポリシリコン膜
２１ｃ 第３のドープドポリシリコン膜
２１ｄ 第１のドープドポリシリコン膜
２１ｅ 第２のドープドポリシリコン膜
２１ｆ 第３のドープドポリシリコン膜
２２ 金属シリサイド多層膜
２２ａ タングステンシリサイド膜
２２ｂ 窒化タングステン膜
２２ｃ タングステン膜
３１ アモルファスシリコン多層膜
３１ａ 第１のドープドアモルファスシリコン膜
３１ｂ ノンドープドアモルファスシリコン膜
３１ｃ 第２のドープドアモルファスシリコン膜
５１ シリコン基板
５２ ゲート絶縁膜
５３ ノンドープドアモルファスシリコン膜
５４ 金属シリサイド膜
１００ 半導体装置

Claims (16)

  1. シリコン基板と、
    前記シリコン基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極とを備え、
    前記ゲート電極は、
    前記ゲート絶縁膜上に形成された第１のドープドポリシリコン膜と、
    前記第１のドープドポリシリコン膜上に形成された第２のドープドポリシリコン膜とを備え、
    前記第１のドープドポリシリコン膜は、第１の不純物を含み、
    前記第２のドープドポリシリコン膜は、前記第１の不純物とは反対の導電型を有する第２の不純物を含むことを特徴とする半導体装置。
  2. 前記ゲート電極は、
    前記第２のドープドポリシリコン膜上に形成された第３のドープドポリシリコン膜をさらに備え、
    前記第３のドープドポリシリコン膜は、前記第１の不純物を含むことを特徴とする請求項１に記載の半導体装置。
  3. 前記ゲート電極は、
    前記第３のドープドポリシリコン膜上に形成された金属シリサイド膜をさらに備えることを特徴とする請求項２に記載の半導体装置。
  4. 前記第１及び第３のドープドポリシリコン膜中の前記第１の不純物の濃度は、前記第２のドープドポリシリコン膜中の前記第２の不純物の濃度よりも低いことを特徴とする請求項２又は３に記載の半導体装置。
  5. 前記第１及び第３のドープドポリシリコン膜は、前記第２の不純物をさらに含み、前記第１及び第３のドープドポリシリコン膜中の前記第２の不純物の濃度は、前記第２のドープドポリシリコン膜中の前記第２の不純物の濃度よりも低いことを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
  6. 前記第１の不純物がリン（Ｐ）であり、前記第２の不純物がホウ素（Ｂ）であることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
  7. シリコン基板上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
    前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、
    前記シリコン基板全体に熱負荷を加える熱負荷工程とを備え、
    前記ゲート電極形成工程は、
    前記ゲート絶縁膜上に第１の不純物がドープされた第１のドープドアモルファスシリコン膜を形成する第１のドープドアモルファスシリコン膜形成工程と、
    前記第１のドープドアモルファスシリコン膜上にノンドープドアモルファスシリコン膜を形成するノンドープドアモルファスシリコン膜形成工程と、
    前記ノンドープドアモルファスシリコン膜中に前記第１の不純物とは逆の導電型を有する第２の不純物をイオン注入するイオン注入工程とを備えることを特徴とする半導体装置の製造方法。
  8. 前記ゲート電極形成工程は、
    前記ノンドープドアモルファスシリコン膜上に前記第１の不純物がドープされた第２のドープドアモルファスシリコン膜を形成する第２のドープドアモルファスシリコン膜形成工程をさらに備えることを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記ゲート電極形成工程は、
    前記イオン注入工程の後、前記第２のドープドアモルファスシリコン膜上に金属シリサイド膜を形成する金属シリサイド膜形成工程をさらに備えることを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記第１の不純物がリン（Ｐ）であり、前記第２の不純物がホウ素（Ｂ）であることを特徴とする請求項７乃至９のいずれか一項に記載の半導体装置の製造方法。
  11. シリコン基板上のＮＭＯＳチャネル領域及びＰＭＯＳチャネル領域にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
    前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、
    前記シリコン基板全体に熱負荷を加える熱負荷工程とを備え、
    前記ゲート電極形成工程は、
    前記ゲート絶縁膜上にｎ型不純物がドープされた第１のドープドアモルファスシリコン膜を形成する第１のドープドアモルファスシリコン膜形成工程と、
    前記第１のドープドアモルファスシリコン膜上にノンドープドアモルファスシリコン膜を形成するノンドープドアモルファスシリコン膜形成工程と、
    前記ＰＭＯＳチャネル領域内の前記ノンドープドアモルファスシリコン膜中にｐ型不純物をイオン注入すると共に、前記ＮＭＯＳチャネル領域内の前記ノンドープドアモルファスシリコン膜中にｎ型不純物をイオン注入するイオン注入工程とを備えることを特徴とする半導体装置の製造方法。
  12. 前記ゲート電極形成工程は、前記ノンドープドアモルファスシリコン膜上にｎ型不純物がドープされた第２のドープドアモルファスシリコン膜を形成する第２のドープドアモルファスシリコン膜形成工程をさらに備えることを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 前記ゲート電極形成工程は、前記第２のイオン注入工程の後、前記第２のドープドアモルファスシリコン膜上に金属シリサイド膜を形成する金属シリサイド膜形成工程をさらに備えることを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 前記イオン注入工程は、マスクを用いてｐ型不純物とｎ型不純物とを打ち分ける工程を含むことを特徴とする請求項１１乃至１３のいずれか一項に記載の半導体装置の製造方法。
  15. 前記ｎ型不純物がリン（Ｐ）であり、前記ｐ型不純物がホウ素（Ｂ）であることを特徴とする請求項１１乃至１４のいずれか一項に記載の半導体装置の製造方法。
  16. 前記第１及び第３のドープドポリシリコン膜が前記ｐ型不純物を含み、前記熱負荷工程は、前記第１及び第３のドープドポリシリコン膜中のｎ型不純物濃度が前記ｐ型不純物濃度よりも低くなってｐ型ゲート電極が形成されるような不純物拡散を生じさせることを特徴とする請求項１１乃至１５のいずれか一項に記載の半導体装置の製造方法。
JP2007234173A 2007-09-10 2007-09-10 半導体装置及びその製造方法 Abandoned JP2009070840A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007234173A JP2009070840A (ja) 2007-09-10 2007-09-10 半導体装置及びその製造方法
US12/207,152 US20090065779A1 (en) 2007-09-10 2008-09-09 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007234173A JP2009070840A (ja) 2007-09-10 2007-09-10 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2009070840A true JP2009070840A (ja) 2009-04-02

Family

ID=40430864

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007234173A Abandoned JP2009070840A (ja) 2007-09-10 2007-09-10 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US20090065779A1 (ja)
JP (1) JP2009070840A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110100504A (ko) * 2010-03-04 2011-09-14 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101026386B1 (ko) * 2009-05-06 2011-04-07 주식회사 하이닉스반도체 반도체 소자의 듀얼 폴리게이트 형성방법
KR101683072B1 (ko) * 2010-09-13 2016-12-21 삼성전자 주식회사 반도체 소자의 형성 방법
JP2012151435A (ja) * 2010-12-27 2012-08-09 Elpida Memory Inc 半導体装置の製造方法
US20120276730A1 (en) * 2011-04-27 2012-11-01 Nanya Technology Corporation Methods for fabricating a gate dielectric layer and for fabricating a gate structure
TWI550830B (zh) * 2014-05-23 2016-09-21 旺宏電子股份有限公司 半導體結構及其製造方法
CN105226061B (zh) * 2014-06-10 2018-04-24 旺宏电子股份有限公司 半导体结构及其制造方法
US9252155B2 (en) * 2014-06-20 2016-02-02 Macronix International Co., Ltd. Memory device and method for manufacturing the same
CN105280486B (zh) * 2014-07-23 2020-09-22 联华电子股份有限公司 金属栅极结构的制作方法
CN115020232A (zh) * 2022-04-26 2022-09-06 长鑫存储技术有限公司 半导体结构及其形成方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0734477B2 (ja) * 1990-05-28 1995-04-12 株式会社東芝 半導体装置の製造方法
US6265259B1 (en) * 1998-02-06 2001-07-24 Texas Instruments-Acer Incorporated Method to fabricate deep sub-μm CMOSFETs
US6162711A (en) * 1999-01-15 2000-12-19 Lucent Technologies, Inc. In-situ boron doped polysilicon with dual layer and dual grain structure for use in integrated circuits manufacturing
US6137145A (en) * 1999-01-26 2000-10-24 Advanced Micro Devices, Inc. Semiconductor topography including integrated circuit gate conductors incorporating dual layers of polysilicon
KR100353551B1 (ko) * 2000-01-28 2002-09-27 주식회사 하이닉스반도체 실리사이드 형성방법
US20030092249A1 (en) * 2001-11-09 2003-05-15 Chia-Fu Hsu Lightly-insitu-doped amorphous silicon applied in DRAM gates
US7164161B2 (en) * 2003-11-18 2007-01-16 Micron Technology, Inc. Method of formation of dual gate structure for imagers
JP4782411B2 (ja) * 2004-12-16 2011-09-28 エルピーダメモリ株式会社 半導体装置及びその製造方法
KR100753546B1 (ko) * 2006-08-22 2007-08-30 삼성전자주식회사 트랜지스터의 게이트 및 그 형성 방법.

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110100504A (ko) * 2010-03-04 2011-09-14 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
US8476692B2 (en) 2010-03-04 2013-07-02 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same
US9129950B2 (en) 2010-03-04 2015-09-08 Samsung Electronics Co., Ltd. Semiconductor devices
US9443863B2 (en) 2010-03-04 2016-09-13 Samsung Electronics Co., Ltd. Semiconductor devices
KR101688614B1 (ko) 2010-03-04 2016-12-22 삼성전자주식회사 트랜지스터

Also Published As

Publication number Publication date
US20090065779A1 (en) 2009-03-12

Similar Documents

Publication Publication Date Title
JP4313065B2 (ja) シリコンゲルマニウムゲートを利用した半導体素子及びその製造方法
JP2009070840A (ja) 半導体装置及びその製造方法
US6642132B2 (en) Cmos of semiconductor device and method for manufacturing the same
JP4271920B2 (ja) 半導体素子のｃｍｏｓ及びその製造方法
US7132322B1 (en) Method for forming a SiGe or SiGeC gate selectively in a complementary MIS/MOS FET device
US20120256265A1 (en) Semiconductor device and manufacturing method thereof
KR100591344B1 (ko) 반도체장치의제조방법
JP2005136351A (ja) 半導体装置及びその製造方法
US7812400B2 (en) Gate strip with reduced thickness
US6642095B2 (en) Methods of fabricating semiconductor devices with barrier layers
JP2005340329A (ja) 半導体装置およびその製造方法
JP4767843B2 (ja) 半導体装置及びその製造方法
JPH11307765A (ja) 半導体装置及びその製造方法
JP4855419B2 (ja) 半導体装置の製造方法
JP3339361B2 (ja) 半導体装置
JP2796047B2 (ja) Ｃｍｏｓトランジスタの製造方法
JP2008103644A (ja) 半導体装置およびその製造方法
US20050236667A1 (en) Manufacture of semiconductor device with selective amorphousizing
JP5324849B2 (ja) 半導体装置およびその製造方法
JP2006202860A (ja) 半導体装置及びその製造方法
JP4828982B2 (ja) 半導体装置の製造方法
KR100691491B1 (ko) 반도체 소자의 듀얼 게이트 및 그 형성방법
JP4115769B2 (ja) 半導体装置及びその製造方法
JP2007288051A (ja) 半導体装置及びその製造方法
JP2008258354A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100805

A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20101130