JPH11307765A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH11307765A
JPH11307765A JP10109208A JP10920898A JPH11307765A JP H11307765 A JPH11307765 A JP H11307765A JP 10109208 A JP10109208 A JP 10109208A JP 10920898 A JP10920898 A JP 10920898A JP H11307765 A JPH11307765 A JP H11307765A
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gate electrode
layer
semiconductor device
polycrystalline silicon
phosphorus
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Kiyotaka Imai
清隆 今井
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract

(57)【要約】 【課題】 ゲート電極の層抵抗の上昇を抑止し、ゲート
電極表面に形成されたシリサイド層との接触抵抗の上昇
を防止する。 【解決手段】 多層構造のゲート電極のうち、最下層の
みに不純物をドープして大粒の層として形成し、その上
層は、不純物を含まないで形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、多層構造のゲート
電極を有する半導体装置及びその製造方法に関するもの
である。
【０００２】
【従来の技術】近年、ＭＯＳトランジスタのゲート電極
はデュアルゲート構造、すなわち、ＮＭＯＳトランジス
タにはＮ+ゲートを、ＮＭＯＳトランジスタにはＮ+ゲー
トを用いている。
【０００３】デュアルゲート構造を用いる場合、以下に
示すような問題がある。すなわち、まず、ゲート電極を
不純物が突き抜けてしまうという問題である。
【０００４】具体的に説明すると、ＰＭＯＳのソース／
ドレイン及びゲート電極のドーピングに用いられるボロ
ンは、高温の熱処理によってゲート電極からゲート酸化
膜を突き抜け、シリコン基板中に形成されたしきい値制
御領域（チャネル領域）に達し、しきい値の変動を引き
起こすという現象が知られている。
【０００５】この現象は、特にフッ化ボロン（ＢＦ2）
を用いてボロンをイオン注入した場合に顕著である。
【０００６】さらに、ゲート電極の空乏化が生じてしま
うという問題がある。具体的に説明すると、ＮＭＯＳの
ソース／ドレイン及びゲート電極のドーピングに用いら
れるヒ素は、ボロンに比べて熱拡散が小さい。したがっ
て、ヒ素をイオン注入した後、十分な熱処理を行わなけ
れば、ＮＭＯＳゲート電極の底面（ゲート酸化膜との界
面付近）のヒ素濃度が低くなり、空乏化してドレイン電
流の低下を引き起こすこととなる。
【０００７】以上の２つの問題は、技術的に互いに相反
するものであり、熱処理の最適化のみでは解決が難しい
ものである。
【０００８】一方、トランジスタの微細化に伴って、ゲ
ート酸化膜が薄膜化しており、ゲート酸化膜の信頼性の
向上が重要な課題となっている。
【０００９】近年、大粒径の多結晶シリコンをゲート電
極に用いることにより、ゲート酸化膜の初期耐圧が向上
することが,Ｍ．Ｋｏｂａ ｅｔ ａｌ．， ”Ｉｍｐｒｏ
ｖｉｎｇ ｇａｔｅ ｏｘｉｄｅ ｉｎｔｅｇｒｉｔｙ ｉ
ｎ ｐ+ ＰＭＯＳＦＥＴ ｂｙｕｓｉｎｇ ｌａｒｇｅ
ｇｒａｉｎ ｓｉｚｅ ｐｏｌｙｓｉｌｉｃｏｎｇａｔ
ｅ” ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．，ｐ．４７１，１
９９３に報告されている。
【００１０】しかしながら、Ｈ．Ｉｔｏ ｅｔ ａ
ｌ．，”Ｇａｔｅ ｅｌｅｃｔｒｏｄｅＭｉｃｒｏｓｔ
ｒｕｃｔｕｒｅ Ｈａｖｉｎｇ Ｓｔａｃｋｅｄ Ｌａ
ｒｇｅ−ｇｒａｉｎ ｐｏｌｙ−ｓｉ ｗｉｔｈ Ｕｌ
ｔｒａ−ｔｈｉｎ ＳｉＯｘ Ｉｎｔｅｒｌａｙｅｒ
ｆｏｒ ｒｅｌｉａｂｉｌｉｔｙ ｉｎ Ｓｕｂ−ｍｉ
ｃｒｏｍｅｔｅｒ ＣＭＯＳ” ＩＥＤＭ Ｔｅｃｈ．
Ｄｉｇ．，ｐ．６３５，１９９７によれば、大粒径の
多結晶シリコンを用いた場合、ＮＭＯＳのソース／ドレ
イン及びゲート電極のドーピングするためのヒ素のイオ
ン注入時に、ヒ素イオンがチャネリングを起こしやすく
なる。
【００１１】その結果、本来ゲート電極内に止まらなけ
ればならないヒ素がシリコン基板表面のチャネル領域に
達して、トランジスタの電気特性に異常が生じることが
発見されている。
【００１２】Ｈ．Ｉｔｏ等は、この問題を解決するた
め、大粒径の多結晶シリコンを２層に重ねたゲート電極
構造を提案している。
【００１３】この方法は、電気的に絶縁性のない酸化膜
層を、多結晶シリコン層間に挟むことにより、上層の大
粒径多結晶シリコンの面方位が、下層の大粒径多結晶シ
リコン面方位の影響を受けないようにする。
【００１４】その結果、上層と下層の大粒径多結晶シリ
コンの面方位がずれて、ヒ素イオンのチャネリングの確
率を小さくなる。
【００１５】さらに、それらの大粒径の多結晶シリコン
に濃度３×１０１９ｃｍ-3のＮ型不純物であるリンを含
ませることにより、ＮＭＯＳ電極中のボロンが突き抜け
ない熱処理温度範囲内で、ＮＭＯＳ電極の空乏化を防ぐ
ことに成功している。この結果、デュアルゲート構造を
用いた場合の２つの課題が解決されている。
【００１６】ここで、Ｈ．Ｉｔｏ等の提案したリンドー
プした大粒径の多結晶シリコンを２層に重ねたゲート電
極構造を用いたデュアルゲートＣＭＯＳの製造方法につ
いて述べる。
【００１７】図６（Ａ）に示すように、シリコン基板１
上に素子分離領域２を形成し、ＮＭＯＳ形成領域にＰウ
ェル３およびＮＭＯＳチャネル領域４を形成し、ＰＭＯ
Ｓ形成領域にＮウェル５およびＰＭＯＳチャネル領域６
を形成する。
【００１８】ゲート酸化膜７を成長後、第１リンドープ
アモルファスシリコン層８を成長し、その上に膜厚１ｎ
ｍの酸化膜９を酸素と窒素の混合ガスを用いて連続的に
成長し、さらに、その上に第２リンドープアモルファス
シリコン層９を成長する。第１及び第２リンドープアモ
ルファスシリコン層８，９は、３×１０１９ｃｍー3のリ
ンを含んでいる。
【００１９】次に図６（Ｂ）に示すように、第１及び第
２リンドープアモルファスシリコン層８，９の結晶化の
ための熱処理（９００℃で１０秒）を行い、第１リンド
ープ大粒径多結晶シリコン層１１および第２リンドープ
大粒径多結晶シリコン層１２を形成する。
【００２０】次に図６（Ｃ）に示すように、第１リンド
ープ大粒径多結晶シリコン層１１及び第２リンドープ大
粒径多結晶シリコン層１２をパターニングし、ＮＭＯＳ
ゲート電極１３及びＰＭＯＳゲート電極１４を形成す
る。
【００２１】その後、ＮＭＯＳ領域にリン若しくはヒ素
を注入してＮ型ＬＤＤ領域１５を形成し、さらに、ＰＭ
ＯＳ領域にボロン若しくはＢＦ2を注入してＰ型ＬＤＤ
領域１６を形成する。
【００２２】次に図６（Ｄ）に示すように、サイドウォ
ールスペーサー１７を形成後、ＮＭＯＳ領域にヒ素を注
入し、ソース／ドレイン領域１８およびＮＭＯＳゲート
電極１３をＮ+型にドーピングする。
【００２３】同様にＰＭＯＳ領域にボロン若しくはＢＦ
2を注入し、ソース／ドレイン領域１９及びＰＭＯＳゲ
ート電極１４をＰ+型にドーピングする。このとき、Ｐ
ＭＯＳゲート電極１４はＮ型からコンペンセイトされＰ
+型になる。
【００２４】次に図６（Ｅ）に示すように、活性化のた
めの熱処理（１０２０℃、４０秒）行われる。
【００２５】次に図６（Ｆ）に示すように、Ｎ+型ソー
ス／ドレイン領域１８及びＮＭＯＳゲート電極１３の表
面、Ｐ+型ソース／ドレイン領域１９及びＰＭＯＳゲー
ト電極１４の表面に層抵抗低下のためのシリサイド層２
０を形成する。
【００２６】図６に示す半導体装置の製造方法は、リン
ドープした大粒径の多結晶シリコンを２層に重ねたゲー
ト電極構造を用いる方法であり、Ｐ+型のＰＭＯＳ電極
１４中にも濃度３×１０１９ｃｍー3のＮ型不純物である
リンが含まれる。
【００２７】これは、ＮＭＯＳ電極１３の空乏化を防ぐ
ために導入されたものであり、ＰＭＯＳ電極１４中のリ
ンは本来不要である。Ｎ型不純物であるリンは、ＰＭＯ
Ｓのソース／ドレイン１９及びゲート電極１４のＰ型不
純物であるボロンによってコンペンセイトされる。
【００２８】
【発明が解決しようとする課題】しかしながら、図６に
示す半導体装置の製造方法では、リンを含んでいるた
め、ＰＭＯＳゲートの層抵抗の上昇するという問題があ
る。
【００２９】さらに、低抵抗化のためゲート電極表面に
シリサイド層を形成した場合、シリサイド層２０とＰ+
型ゲート電極１４を構成する大粒径の多結晶シリコンと
の間の接触抵抗が上昇するという問題がある。
【００３０】また、従来方法では上層と下層の大粒径多
結晶シリコンの結晶粒径が同じであり、上層と下層の大
粒径多結晶シリコンが偶然同じ面方位をもって形成され
た場合は、ヒ素のチャネリングが生じてしまうという問
題がある。
【００３１】本発明の目的は、前記問題を解決した半導
体装置及びその製造方法を提供することにある。
【００３２】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、多層構造のゲート電極
を有する半導体装置であって、前記ゲート電極の最下層
のみに不純物を含むものである。
【００３３】また、前記不純物は、ｎ型不純物としての
リンである。
【００３４】また、前記ゲート電極は、多層の多結晶シ
リコン層からなり、前記多結晶シリコン層間には、電気
的に絶縁性のない酸化膜が存在するものである。
【００３５】また、前記ゲート電極は、多層の多結晶シ
リコン層からなり、最下層の多結晶シリコン層に比べ、
その上層の多結晶シリコン層の粒径が小さいものであ
る。
【００３６】また、本発明に係る半導体装置の製造方法
は、多層構造のゲート電極を有する半導体装置を製造す
る半導体装置の製造方法であって、リンを含むアモルフ
ァスシリコン層を成長させ、その後、該層上に酸化膜を
成長させ、さらに、前記酸化膜上にノンドープのアモル
ファスシリコンを成長させ、その後、結晶化のアニール
を行うものである。
【００３７】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
【００３８】（実施形態１）図１は、本発明の実施形態
１に係る半導体装置を示す断面図である。
【００３９】図１において本発明の実施形態１に係る半
導体装置は、多層構造のゲート電極Ｇを有する半導体装
置であり、ゲート電極Ｇの最下層のみに不純物を含むこ
とを特徴とするものである。また前記不純物は、ｎ型不
純物としてのリンである。
【００４０】また、ゲート電極Ｇは、多層の多結晶シリ
コン層２３，２４からなり、多結晶シリコン層２３，２
４間には、電気的に絶縁性のない酸化膜９を有してい
る。
【００４１】また、ゲート電極Ｇは、多層の多結晶シリ
コン層２３，２４からなり、最下層の多結晶シリコン層
２３に比べ、その上層の多結晶シリコン層２４の粒径が
小さいものである。
【００４２】多層構造の大粒径多結晶シリコン層からな
るゲート電極において、図５に示すように従来では、積
層形成される全ての大粒径多結晶シリコン層１１，１１
にリンがドープしているが、図１に示す本発明の実施形
態１において、リンは最下層の大粒径多結晶シリコン層
２３のみにドープされている。
【００４３】そのため、本発明の実施形態１によれば、
従来通りのＮＭＯＳのゲート電極の空乏化を抑制する役
目を果たしつつ、上層の多結晶シリコン層２４にはリン
がドープされていないため、ＰＭＯＳゲート電極の層抵
抗の上昇を抑止し、また、ゲート電極表面に形成された
シリサイド層との接触抵抗の上昇を防止することができ
る。
【００４４】さらに、本発明の実施形態１では、大粒径
多結晶シリコン層２３は、アモルファスシリコン層をア
ニールして結晶化して形成するものである。
【００４５】アニールして結晶化する際、アモルファス
シリコン層に不純物を含む場合、結晶粒径は大きくなる
が知られている。
【００４６】図４に示す従来例では、全ての層２５，２
５にリンがドープされているため、大粒径多結晶シリコ
ン層２５，２５の粒径は、どの層も同じになる。
【００４７】これに対して図１に示す本発明の実施形態
１では、リンを含む最下層のアモルファスシリコン層２
３のみを大粒径化し、上層のリンを含まないアモルファ
スシリコン層２４は、最下層２４よりも粒径の小さな多
結晶シリコン層が形成されることとなる。
【００４８】粒径の小さな多結晶シリコン層は、ヒ素の
チャネリング抑制に効果がある。本発明の実施形態１に
よれば、従来通りのゲート酸化膜７の初期耐圧を向上し
つつ、従来方法よりもさらにヒ素のチャネリングを抑え
ることができる。
【００４９】次に、本発明の実施形態１に係る半導体装
置の製造方法を図２に基づいて製造工程順に説明する。
【００５０】図２（Ａ）に示すように、シリコン基板１
上に素子分離領域２を形成し、ＮＭＯＳ形成領域にＰウ
ェル３およびＮＭＯＳチャネル領域４を形成し、ＰＭＯ
Ｓ形成領域にＮウェル５およびＰＭＯＳチャネル領域６
を形成する。
【００５１】ゲート酸化膜７を成長後、３×１０１９ｃ
ｍ-3のリンを含んだリンドープアモルファスシリコン層
８を成長し、その上に膜厚１ｎｍの酸化膜９を酸素と窒
素の混合ガスを用いて連続的に成長し、さらに、その上
にノンドープアモルファスシリコン層２２を成長する。
【００５２】次に図２（Ｂ）に示すように、リンドープ
アモルファスシリコン層８及びノンドープアモルファス
シリコン層２２の結晶化のための熱処理（９００℃で１
０秒）を行い、リンドープ大粒径多結晶シリコン層１１
及びノンドープ多結晶シリコン層２３を形成する。この
とき、ノンドープ多結晶シリコン層２３は、リンを含ん
でいないため、リンドープ大粒径多結晶シリコン層１１
よりも結晶粒径が小さくなる。
【００５３】次に図２（Ｃ）に示すように、リンドープ
大粒径多結晶シリコン層１１及びノンドープ多結晶シリ
コン層２３をパターニングして、ＮＭＯＳゲート電極１
３及びＰＭＯＳゲート電極１４を形成する。
【００５４】その後、ＮＭＯＳ領域にリン若しくはヒ素
を注入してＮ型ＬＤＤ領域１５を形成し、さらに、ＰＭ
ＯＳ領域にボロン若しくはＢＦ2を注入してＰ型ＬＤＤ
領域１６を形成する。
【００５５】次に図２（Ｄ）に示すように、サイドウォ
ールスペーサー１７を形成後、ＮＭＯＳ領域にヒ素を注
入し、ソース／ドレイン領域１８及びＮＭＯＳゲート電
極１３をＮ+型にドーピングする。同様にＰＭＯＳ領域
にボロン若しくはＢＦ2を注入し、ソース／ドレイン領
域１９及びＰＭＯＳゲート電極１４をＰ+型にドーピン
グする。
【００５６】次に図２（Ｅ）に示すように、活性化のた
めの熱処理（１０２０℃、４０秒）を行う。
【００５７】次に図２（Ｆ）に示すように、Ｎ+型ソー
ス／ドレイン領域１８及びＮＭＯＳゲート電極１３の表
面、Ｐ+型ソース／ドレイン領域１９及びＰＭＯＳゲー
ト電極１４の表面に層抵抗低下のためのシリサイド層２
０を形成する。
【００５８】図１，図２に示すように本発明の実施形態
１では、２層以上の多結晶シリコン層から構成されるゲ
ート電極において、最下層はｎ型不純物であるリンを含
む大粒径多結晶シリコン層２３からなり、その上層の多
結晶シリコン層２４にはリンを含まない。
【００５９】その結果、最下層はｎ型不純物であるリン
を含む大粒径多結晶シリコン層２３によって従来通りの
ｎＭＯＳのゲート電極の空乏化を抑制する役目を果たし
つつ、上層の多結晶シリコン層には、リンがドープされ
ていないため、ＰＭＯＳゲート電極１４の層抵抗上昇を
抑え、またゲート電極表面に形成されたシリサイド層２
０との接触抵抗の上昇を防ぐことが可能となる。
【００６０】また、最下層の大粒径多結晶シリコン層２
３に比べて、その上層の多結晶シリコン層２４の粒径が
小さくなる。大粒径多結晶シリコン層は、アモルファス
シリコン層をアニールして結晶化して形成する。このと
きアモルファスシリコン層に不純物を含む場合、結晶粒
径は大きくなるが知られている。
【００６１】図５に示す従来例では、全ての層にリンが
ドープされているので、出来上がった大粒径多結晶シリ
コン層１１，１１の粒径は、どの層も同じになる。
【００６２】これに対して、図１及び図２に示す本実施
形態１では、リンを含む最下層のアモルファスシリコン
層２３のみが大粒径化し、上層のリンを含まないアモル
ファスシリコン層２４は、最下層よりも粒径の小さな多
結晶シリコン層として形成される。
【００６３】粒径の小さな多結晶シリコン層は、ヒ素の
チャネリング抑制に効果がある。この結果、本発明の実
施形態１では、従来通りのゲート酸化膜の初期耐圧を向
上しつつ、従来方法よりもさらにヒ素のチャネリングが
抑えられる効果を有する。
【００６４】なお、図１に示す本発明の実施形態１で
は、ノンドープ多結晶シリコン層２４を一層としたが、
図３に示すようにノンドープ多結晶シリコン層２４を２
層以上にすれば、チャネリングをさらに効果的に抑制す
ることができるという利点を有する。
【００６５】（実施形態２）図４は、本発明の実施形態
２を示す断面図である。
【００６６】図４に示すように本発明の実施形態２は、
３層以上の多結晶シリコン層から構成されるゲート電極
Ｇを有する半導体装置を対象とするものであり、最下層
はｎ型不純物であるリンを含む大粒径多結晶シリコン層
２３からなり、その上層の多結晶シリコン層２４にはリ
ンを含まず、かつ最下層の大粒径多結晶シリコン層２３
に比べて、その上層の多結晶シリコン２４の粒径を小さ
くことを特徴とするものである。
【００６７】図４に示す本発明の実施形態２において
は、リンを含む最下層の大粒径多結晶シリコン層２３の
結晶粒の高さに比べ、２層目以上の多結晶シリコン層２
４の結晶粒の高さを低くして、より積極的に結晶粒を小
さくしている。その方法としては、界面の酸化膜９の位
置を等間隔にするのではなく、多結晶シリコン層２４間
に形成する酸化膜９の挿入間隔を短くすることによって
実現することが可能である。
【００６８】
【発明の効果】以上説明したように本発明によれば、多
層構造のゲート電極において、最下層にのみ不純物をド
ープするため、従来通りのゲート電極の空乏化を抑制す
る役目を果たしつつ、上層には不純物がドープされてお
らず、ゲート電極の層抵抗の上昇を抑止し、また、ゲー
ト電極表面に形成されたシリサイド層との接触抵抗の上
昇を防止することができる。
【００６９】さらに、不純物を含む最下層のみを大粒径
化し、上層の不純物を含まない層は、最下層よりも粒径
が小さく形成されるため、従来通りのゲート酸化膜の初
期耐圧を向上しつつ、従来方法よりもさらにチャネリン
グを抑えることができる。
【図面の簡単な説明】
【図１】本発明の実施形態１に係る半導体装置を示す断
面図である。
【図２】本発明の実施形態１に係る半導体装置の製造方
法を製造工程順に示す断面図である。
【図３】本発明の実施形態１に係る半導体装置の変形例
を示す断面図である。
【図４】本発明の実施形態２に係る半導体装置を示す断
面図である。
【図５】従来例に係る半導体装置を示す断面図である。
【図６】従来例に係る半導体装置の製造方法を製造工程
順に示す断面図である。
【符号の説明】
１ シリコン基板 ７ ゲート酸化膜 ９ 酸化膜 ２３ リンドープ大粒径多結晶シリコン層 ２４ ノンドープ多結晶シリコン層 Ｇ ゲート電極

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 多層構造のゲート電極を有する半導体装
    置であって、 前記ゲート電極の最下層のみに不純物を含むものである
    ことを特徴とする半導体装置。
  2. 【請求項２】 前記不純物は、ｎ型不純物としてのリン
    であることを特徴とする請求項１に記載の半導体装置。
  3. 【請求項３】 前記ゲート電極は、多層の多結晶シリコ
    ン層からなり、 前記多結晶シリコン層間には、電気的に絶縁性のない酸
    化膜が存在するものであることを特徴とする請求項１叉
    は２に記載の半導体装置。
  4. 【請求項４】 前記ゲート電極は、多層の多結晶シリコ
    ン層からなり、 最下層の多結晶シリコン層に比べ、その上層の多結晶シ
    リコン層の粒径が小さいものであることを特徴とする請
    求項１又は２に記載の半導体装置。
  5. 【請求項５】 多層構造のゲート電極を有する半導体装
    置を製造する半導体装置の製造方法であって、 リンを含むアモルファスシリコン層を成長させ、その
    後、該層上に酸化膜を成長させ、 さらに、前記酸化膜上にノンドープのアモルファスシリ
    コンを成長させ、その後、結晶化のアニールを行うこと
    を特徴とする半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6551871B2 (en) 2000-05-19 2003-04-22 Sharp Kabushiki Kaisha Process of manufacturing a dual gate CMOS transistor
JP2006041489A (ja) * 2004-06-25 2006-02-09 Renesas Technology Corp 半導体装置およびその製造方法
US7772099B2 (en) 2006-06-20 2010-08-10 Elpida Memory, Inc. Method for manufacturing a semiconductor device having a doped silicon film

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6339005B1 (en) * 1999-10-22 2002-01-15 International Business Machines Corporation Disposable spacer for symmetric and asymmetric Schottky contact to SOI MOSFET
JP3416628B2 (ja) * 2000-04-27 2003-06-16 松下電器産業株式会社 半導体集積回路装置
US6399973B1 (en) * 2000-12-29 2002-06-04 Intel Corporation Technique to produce isolated junctions by forming an insulation layer
KR100543655B1 (ko) * 2003-06-30 2006-01-20 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR101061168B1 (ko) 2004-06-23 2011-09-01 주식회사 하이닉스반도체 반도체 소자의 게이트 형성방법
US7271079B2 (en) 2005-04-06 2007-09-18 International Business Machines Corporation Method of doping a gate electrode of a field effect transistor
KR100953023B1 (ko) * 2008-01-14 2010-04-14 주식회사 하이닉스반도체 게이트 전극 형성 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63255964A (ja) * 1987-04-14 1988-10-24 Toshiba Corp 半導体装置
JPH01173713A (ja) 1987-12-28 1989-07-10 Mitsubishi Electric Corp 半導体装置
US4921813A (en) 1988-10-17 1990-05-01 Motorola, Inc. Method for making a polysilicon transistor
JP2662029B2 (ja) * 1989-05-12 1997-10-08 松下電子工業株式会社 Ｍｏｓ型トランジスタの製造方法
JP2558931B2 (ja) 1990-07-13 1996-11-27 株式会社東芝 半導体装置およびその製造方法
KR920015622A (ko) 1991-01-31 1992-08-27 원본미기재 집적 회로의 제조방법
KR920020763A (ko) 1991-04-19 1992-11-21 김광호 반도체장치 및 그 제조방법
US5441904A (en) * 1993-11-16 1995-08-15 Hyundai Electronics Industries, Co., Ltd. Method for forming a two-layered polysilicon gate electrode in a semiconductor device using grain boundaries
US5652156A (en) 1995-04-10 1997-07-29 Taiwan Semiconductor Manufacturing Company Ltd. Layered polysilicon deposition method
JP3222380B2 (ja) * 1996-04-25 2001-10-29 シャープ株式会社 電界効果トランジスタ、および、ｃｍｏｓトランジスタ
JPH1093077A (ja) 1996-09-19 1998-04-10 Sony Corp 半導体装置とその製造方法
JPH10125617A (ja) 1996-10-21 1998-05-15 Nec Corp 半導体装置の製造方法
JP3635843B2 (ja) 1997-02-25 2005-04-06 東京エレクトロン株式会社 膜積層構造及びその形成方法
US6020260A (en) * 1997-06-25 2000-02-01 Advanced Micro Devices, Inc. Method of fabricating a semiconductor device having nitrogen-bearing gate electrode

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6551871B2 (en) 2000-05-19 2003-04-22 Sharp Kabushiki Kaisha Process of manufacturing a dual gate CMOS transistor
JP2006041489A (ja) * 2004-06-25 2006-02-09 Renesas Technology Corp 半導体装置およびその製造方法
US7846788B2 (en) 2004-06-25 2010-12-07 Renesas Electronics Corporation Semiconductor device and method of fabrication thereof
US8039336B2 (en) 2004-06-25 2011-10-18 Renesas Electronics Corporation Semiconductor device and method of fabrication thereof
US7772099B2 (en) 2006-06-20 2010-08-10 Elpida Memory, Inc. Method for manufacturing a semiconductor device having a doped silicon film

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