JP2010141146A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】 簡便で自己整合な方法で形成されたボーダレスコンタクトを有する半導体装置の製造方法を提供する。
【解決手段】 基板上に第１絶縁層を形成する工程と、第１絶縁層の上に素子を形成する工程と、第１絶縁層の上に、素子を覆う第２絶縁層を形成することで、素子の上に第２絶縁層の突出部を形成する工程と、第２絶縁層の上に上面が平坦なレジスト層を形成する工程と、第２絶縁層の突出部が露出するまでレジスト層を削除する工程と、レジスト層をマスクとして素子の上面が露出するまで第２絶縁層をエッチングする工程と、を含み、第２絶縁層及び素子上に配線層を形成する工程を更に備える。
【選択図】図１

Description

本発明は、半導体装置の製造方法に係り、特に半導体素子上面にボーダレスコンタクトを有する半導体装置の製造方法に関する。

近年、半導体装置の集積度の向上に伴い、半導体装置に用いられる素子の微細化が要求されている。そのため、素子を最小寸法で形成することが要求される。更に、外部配線と接続するための開口を素子の上部に形成し、素子及び開口を共に最小寸法で形成することが、半導体装置の小型化には有用である。開口の形成寸法は、素子と外部配線との絶縁性を確保するため、素子の形成面積以下にする必要がある。

しかし、露光装置を用いて開口を形成する場合、開口と素子との間には位置合わせマージンを確保する必要がある。素子の最小形成寸法は、開口の最小形成寸法に加えて位置合わせマージンの分だけ大きく形成する必要がある。さらに、露光装置を用いて開口を形成する場合、形成できる開口の寸法には制限がある。そのため、素子の最小形成寸法は、開口の最小加工寸法よりも小さく形成することができなかった。

このような半導体装置の製造方法として、庇部支持型形状物をレジストで埋め込み、レジストを露光と現像で加工して庇部支持型形状物の庇部分全体もしくは一部を露出させ、露出した庇部分をエッチングする方法が提案されている（例えば、特許文献１）。
特開２００４−１４０１２１号公報

しかしながら、このような半導体装置の製造方法は、凸状形状物（庇部支持型形状物）の全体及び一部を露出する工程の際に、レジストの性質や塗布膜厚、基板の形状・材料等に対する適切な露光量を対象物ごとに算出することが必要となる。そのため、製造プロセスの制御が煩雑となってしまう。

本発明は、簡便で自己整合な方法で形成されたボーダレスコンタクトを有する半導体装置の製造方法を提供することを目的とする。

本発明の課題を解決するため、本発明の第１の側面によれば、基板上に第１絶縁層を形成する工程と、前記第１絶縁層の上に素子を形成する工程と、前記第１絶縁層の上に、前記素子を覆う第２絶縁層を形成することで、前記素子の上に前記第２絶縁層の突出部を形成する工程と、前記第２絶縁層の上に上面が平坦なレジスト層を形成する工程と、前記第２絶縁層の前記突出部が露出するまで前記レジスト層を削除する工程と、前記レジスト層をマスクとして前記素子の上面が露出するまで前記第２絶縁層をエッチングする工程と、を含むことを特徴とする半導体装置の製造方法を提供する。

本発明に係る半導体装置の製造方法によれば、第２絶縁層の突出部が露出するまでレジスト層を削除する工程により、レジスト層に第２絶縁層の突出部が露出する第１開口が形成される。素子の形成位置と、レジスト層に形成される第１開口の形成位置とは一致するため、素子と第１開口が自己整合的に形成される。次いで、レジスト層をマスクとして素子の上面が露出するまで第２絶縁層をエッチングする工程によって、第２絶縁層から素子の上面が露出する第２開口が形成される。素子と自己整合的に形成された第１開口によって露出された第２絶縁層がエッチングされて第２開口が形成されるため、第２開口は第１開口と同様に素子と自己整合的に形成される。素子の形成位置に合わせて第２開口が形成されるので、第２開口と素子との間の位置合わせマージンが必要なくなる。そのため、素子同様に第２開口も最小寸法で形成される。従って、素子の最小形成寸法に合わせて自己整合的に外部配線とのコンタクト面を形成することができる。そのため、露光装置の最小加工寸法に律速せず、簡便で自己整合な方法で形成されたボーダレスコンタクトを有する半導体装置の製造方法を提供することができる。

以下、本発明の実施例について説明する。ただし、本発明は各実施例に限定されるものではない。

本発明の実施例において、図１から図３までの図は、半導体装置２０の構造及び半導体装置２０の製造方法を詳細に説明するものである。

図１は、本実施例に係る半導体装置２０の構造を示す。図１Ａは、半導体装置２０の平面図である。図１Ｂは、図１ＡのＡ−Ｂ線に沿った断面図である。本実施例における半導体装置２０は、磁気抵抗素子１０、第１選択トランジスタ２２ａ、第２選択トランジスタ２２ｂ、ソース線２７、第１ワード線２８ａ、第２ワード線２８ｂ、及びビット線３２によって構成されている。

磁気抵抗素子１０は、磁気抵抗体４を記憶素子として用いた不揮発性のメモリである。磁気抵抗素子１０は、例えば１００ｎｍ×１５０ｎｍの大きさで形成されることが望ましい。
磁気抵抗素子１０は、ビア３０に接続する下部電極３と、配線層により形成されているビット線３２に接続する上部電極５と、磁気抵抗体４とを備える。
下部電極３は、例えば４４．５ｎｍから６５．５ｎｍの層厚で形成されていることが望ましい。下部電極３は、例えば１．２μｍから１．９μｍの幅で形成されていることが望ましい。
磁気抵抗体４は、第１磁性体層４１と、非磁性体層４２と、第２磁性体層４３とを備える。磁気抵抗体４は、例えば１００ｎｍから１５０ｎｍの幅で形成されていることが望ましい。
第１磁性体層４１、非磁性体層４２、及び第２磁性体層４３は、下部電極３上に積層して形成されている。第１磁性体層４１は、例えば３２．５ｎｍから４８．５ｎｍの層厚で形成されることが望ましい。非磁性体層４２は、例えば１．０ｎｍから１．５ｎｍの層厚で形成されることが望ましい。第２磁性体層４３は、例えば１．５ｎｍから１．７ｎｍの層厚で形成されることが望ましい。
第１磁性体層４１は、反磁性体層及び磁性体層が順次積層されて形成されている。第１磁性体層４１における磁性体層は、磁気抵抗体４における固定層として作用する。固定層は、磁化方向が固定されている層である。非磁性体層４２は、トンネル絶縁層として作用する。トンネル絶縁層は、第１磁性体層４１及び第２磁性体層４３間における電子の通過に対して障壁となる層である。第２磁性体層４３は、磁気抵抗体４における自由層として作用する。自由層は、外部磁場の影響によって磁化方向が変化する層である。
磁気抵抗体４において、第１磁性体層４１の第１磁化方向、及び第２磁性体層４３の第２磁化方向が同一方向のとき、非磁性体層４２を通過する電子の確率が高くなる。そのため、第１磁化方向、及び第２磁化方向が同一方向の場合、磁気抵抗素子１０に電圧を印加するときに磁気抵抗体４に流れる電流量が大きくなる。第１磁化方向、及び第２磁化方向が同一方向のときの磁気抵抗体４の抵抗値を第１抵抗値という。磁気抵抗体４が第１抵抗値を有する状態において、磁気抵抗素子１０に電圧を印加するときに磁気抵抗素子１０に流れる電流を第１電流という。
一方、磁気抵抗体４において、第１磁性体層４１の第１磁化方向、及び第２磁性体層４３の第２磁化方向が反対方向のとき、非磁性体層４２を通過する電子の確率が低くなる。そのため、第１磁化方向、及び第２磁化方向が反対方向の場合、磁気抵抗素子１０に電圧を印加するときに磁気抵抗体４に流れる電流量が小さくなる。第１磁化方向、及び第２磁化方向が反対方向のときの磁気抵抗体４の抵抗値を第２抵抗値という。磁気抵抗体４が第２抵抗値を有する状態において、磁気抵抗素子１０に電圧を印加するときに磁気抵抗素子１０に流れる電流を第２電流という。
即ち、磁気抵抗体４は、第１磁化方向及び第２磁化方向が反対方向のときに、前述した第１抵抗値よりも大きい第２抵抗値を有する。また、磁気抵抗体４が第２抵抗値を有する状態において磁気抵抗素子１０に流れる第２電流は、磁気抵抗体４が第１抵抗値を有する状態において第１電流と比較して小さくなる。磁気抵抗体４における第１磁性体層４１の第１磁化方向、及び第２磁性体層４３の第２磁化方向によって、磁気抵抗体４の抵抗値に差が生じる効果のことを、トンネル磁気抵抗（Ｔｕｎｎｅｌ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔａｎｃｅ：ＴＭＲ）効果という。
磁気抵抗素子１０において、磁気抵抗体４が第1抵抗値を有する状態は、出力データ“１”として関連付けることができる。一方、磁気抵抗素子１０において、磁気抵抗体４が第２抵抗値を有する状態は、出力データ“０”として関連付けることができる。従って、磁気抵抗体４が有する抵抗値の差を利用することによって、磁気抵抗素子１０を記憶素子として用いることが可能となる。
上部電極５は、例えば３３ｎｍから４７ｎｍの層厚で形成されていることが望ましい。上部電極５は、例えば１００ｎｍから１５０ｎｍの幅で形成されていることが望ましい。

第１選択トランジスタ２２ａ及び第２選択トランジスタ２２ｂは、半導体基板２１上に並んで形成されている。半導体基板２１は、例えばｎ型の導電型を有するシリコン基板から形成されることが望ましい。

第１選択トランジスタ２２ａは、第１ゲート電極２３ａ、ソース領域２４、及び第１ドレイン領域２５ａを備える。ソース領域２４及び第１ドレイン領域２５ａは、半導体基板２１内に形成されている。なお、第１ゲート電極２３ａは、ビア３０を介して第１ワード線２８ａに電気的に接続されている。

第２選択トランジスタ２２ｂは、第２ゲート電極２３ｂ、ソース領域２４、及び第２ドレイン領域２５ｂを備える。ソース領域２４及び第２ドレイン領域２５ｂは、半導体基板２１内に形成されている。なお、第２ゲート電極２３ｂは、ビア３０を介して第２ワード線２８ｂに電気的に接続されている。
なお、第１選択トランジスタ２２ａ及び第２選択トランジスタ２２ｂは、ソース領域２４を共有するように形成されている。ソース領域２４は、ビア３０を介してソース線２７に電気的に接続されている。

ソース線２７は、Ｙ方向に形成されている。ソース線２７は、ビア３０を介して、第１選択トランジスタ２２ａ及び第２選択トランジスタ２２ｂのソース領域２４と電気的に接続されている。

第１ワード線２８ａ及び第２ワード線２８ｂは、Ｙ方向にソース線２７を挟んで並行に形成されている。

複数のビット線３２は、Ｘ方向に、且つ並行に形成されている。Ｘ方向に並んだ磁気抵抗素子１０は、共通のビット線３２に接続されている。ビット線３２は、第２層間絶縁層３１及び磁気抵抗素子１０における上部電極５上に形成されている。ビット線３２は、第１層間絶縁層２６上に形成された複数の磁気抵抗素子１０を電気的に接続するように形成されている。

第１層間絶縁層２６は、半導体基板２１、第１選択トランジスタ２２ａ、及び第２選択トランジスタ２２ｂ上を覆うように形成されている。

配線層２９及びビア３０は、第１ドレイン領域２５ａ、又は第２ドレイン領域２５ｂに対して電気的に接続するように、第１層間絶縁層２６内に形成されている。ビア３０は、例えば０．３５μｍから０．５μｍの幅で形成されていることが望ましい。

第２層間絶縁層３１は、第１層間絶縁層２６及び磁気抵抗素子１０上を覆うように形成されている。なお、磁気抵抗素子１０上に形成された第２層間絶縁層３１は、磁気抵抗素子１０における上部電極５が露出する開口３３を備える。

図２及び図３は、本発明の半導体装置２０の製造方法を説明するものである。なお、図１Ａ及び図１Ｂで説明した構成と同様の構成には同一の符号を付し、説明を省略する。

図２Ａは、第１層間絶縁層２６内にビア３０が形成されているようすを示す図である。第１層間絶縁層２６は、第１選択トランジスタ２２ａ（不図示）及び第２選択トランジスタ２２ｂ（不図示）が既に形成されている半導体基板２１（不図示）上に形成されている。即ち、半導体基板２１上に第１層間絶縁層２６を形成する工程である。ビア３０の上端は、第１層間絶縁層２６の表面上に露出するように形成されている。第１層間絶縁層２６は、例えばＳｉＯ_２から形成されていることが望ましい。ビア３０は、例えばタングステンから形成されていることが望ましい。即ち、第１層間絶縁層２６にビア３０を形成する工程である。

図２Ｂは、第１層間絶縁層２６上に、且つビア３０の上端を覆うように、第１導電層３ａ、磁気抵抗体４ａ、及び第２導電層５ａを順次積層形成するようすを示す図である。
最初に、例えばスパッタ法により、第１層間絶縁層２６上に、且つビア３０の上端を覆うように、タンタル層が例えば４．５ｎｍから５．５ｎｍの層厚によって形成される。
次に、例えばスパッタ法により、タンタル層上にルテニウム層が例えば４０ｎｍから６０ｎｍの層厚によって形成される。このようにして、タンタル層及びルテニウム層とからなる積層体によって、第１導電層３ａが形成される。
次に、例えばスパッタ法により、第１導電層３ａ上に、白金マンガン層が例えば１０ｎｍから２０ｎｍの層厚によって形成される。次に、コバルト鉄層、ルテニウム層、及びコバルト鉄ボロン層の積層体が形成される。コバルト鉄層は、例えば２．０ｎｍから２．５ｎｍの層厚によって形成される。次に、ルテニウム層は、例えば０．５ｎｍから１．０ｎｍの層厚によって形成される。次に、コバルト鉄ボロン層は、例えば２．０ｎｍから２．５ｎｍの層厚によって形成される。このようにして、反強磁性体層及び磁性体層の積層体からなる第１磁性体層４１ａが形成される。
次に、例えばスパッタ法により、第１磁性体層４１ａのコバルト鉄ボロン層上に、非磁性体層４２ａとしての酸化マグネシウム層が例えば１．０ｎｍから１．５ｎｍの層厚によって形成される。
次に、例えばスパッタ法により、磁気抵抗体４ａ上に第２導電層５ａとしてのルテニウム層が例えば０．８ｎｍから１．２ｎｍの層厚によって形成される。
次に、例えばスパッタ法により、ルテニウム層上に第２導電層５ａとしてのタンタル層が例えば２５ｎｍから３５ｎｍの層厚によって形成される。

図２Ｃは、第１層間絶縁層２６上に形成された第２導電層５ａ及び磁気抵抗体４ａをパターニングし、次に第１導電層３ａをパターニングするようすを示す図である。
最初に、例えば、リソグラフィー工程及びエッチング工程により第２導電層５ａ、磁気抵抗体４ａ及び第１導電層３ａを例えば１．２μｍから１．８５μｍの幅でビア３０上に重なるようにパターニングする。
次に、リソグラフィー工程及びエッチング工程により第２導電層５ａを例えば１００ｎｍから１５０ｎｍの幅でパターニングする。次に、第２導電層５ａの最上層のタンタル層をハードマスクとして、通常の異方性エッチング法により、例えば１００ｎｍから１５０ｎｍの幅で磁気抵抗体４ａをパターニングする。このようにして、第１層間絶縁層２６上から突出する磁気抵抗素子１０が形成される。

図２Ｄは、第１層間絶縁層２６及び磁気抵抗素子１０上に、第２層間絶縁層３１を形成するようすを示す図である。図２Ｄに示すように、例えばＣｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ）法により、第２層間絶縁層３１が第１層間絶縁層２６及び磁気抵抗素子１０上に形成される。第２層間絶縁層３１は、例えばＳｉＯ_２又はＳｉ_３Ｎ_４から形成されていることが望ましい。なお、この工程により、第１層間絶縁層２６上から突出した磁気抵抗素子１０における上部電極５上の第２層間絶縁層３１の部分も突出する。即ち、第１層間絶縁層２６の上に突出した前記素子を含めて第２層間絶縁層３１を形成することで、磁気抵抗素子１０の上に第２層間絶縁層３１の突出部を形成する工程である。

図２Ｅは、第２層間絶縁層３１上に、平坦な上面を有するレジスト層７を形成するようすを示す図である。図２Ｅに示すように、レジスト層７を例えば塗布回転数５０００ｒｐｍで塗布する。回転塗布後、レジスト層７は例えば１１０℃、３分間加熱することにより硬化される。前述した塗布条件により、２３９ｎｍから２５１ｎｍの層厚で平坦な上面を有するレジスト層７が形成される。なお、磁気抵抗素子１０が形成されている第２層間絶縁層３１上の突出部におけるレジスト層７は例えば１９０ｎｍから２２０ｎｍの層厚で形成される。上部電極５上の第２層間絶縁層３１の部分が突出しているため、上部電極５上の第２層間絶縁層３１の表面からレジスト層７表面までにおけるレジスト層７の層厚は薄い。一方、上部電極５上を除く領域に形成された第２層間絶縁層３１の表面からレジスト層７表面までにおけるレジスト層７の層厚は厚い。即ち、第２層間絶縁層３１の上に上面が平坦なレジスト層７を形成する工程である。

図２Ｆは、磁気抵抗素子１０上の第２層間絶縁層３１が露出するまでレジスト層７を等方的に灰化するようすを示す図である。図２Ｆに示すように、レジスト層７は例えば不図示のダウンストリーム型アッシング装置を用いて等方的に灰化される。レジスト層７の灰化条件は、例えばパワー３００Ｗ、圧力０．５Ｔｏｒｒであることが望ましい。レジスト層７の灰化工程は、酸素雰囲気中で行われることが望ましい。レジスト層７の灰化速度は、例えば３２Å／秒であることが望ましい。
レジスト層７の灰化工程は、灰化速度のパラメータのみで制御することができる。また、酸素雰囲気中でレジスト層７の灰化工程を実施するため、第２層間絶縁層３１を形成するＳｉＯ_２又はＳｉ_３Ｎ_４に対するエッチング選択比が無限大となる。そのため、このレジスト層７の灰化工程により、露出した第２層間絶縁層３１はエッチングされず、磁気抵抗素子１０上の第２層間絶縁層３１をそのまま露出することができる。
なお、上部電極５上の第２層間絶縁層３１の表面から、レジスト層７表面までにおけるレジスト層７の層厚は薄い。そのため、上部電極５上の第２層間絶縁層３１におけるレジスト層７は、早く除去される。一方、上部電極５上を除く領域に形成された第２層間絶縁層３１の表面から、レジスト層７表面までにおけるレジスト層７の層厚は厚い。そのため、上部電極５上を除いた第２層間絶縁層３１上方に形成されたレジスト層７は、上部電極５上の第２層間絶縁層３１におけるレジスト層７が灰化した後もそのまま残る。従って、レジスト層７に、上部電極５上の第２層間絶縁層３１の突出部が露出する第１開口３４が形成される。なお、上部電極５の形成位置と、第１開口３４の形成位置とは一致するため、上部電極５と第１開口３４との位置合わせマージンは不要となる。従って、すでに形成された第１層間絶縁層２６から突出する磁気抵抗素子１０の上部電極５を、上部電極５上に第１開口３４を有するレジストマスク形成工程に利用することによって、上部電極５と第１開口３４が自己整合的に形成される。即ち、第２層間絶縁層３１の突出部が露出するまでレジスト層７を削除する工程である。

図３Ａは、磁気抵抗素子１０の上部電極５が露出するまで第２層間絶縁層３１をエッチングするようすを示す図である。例えばフッ素系ガスを用いた異方性エッチング法によって、図２Ｆに示す第１開口３４によって露出された第２層間絶縁層３１がエッチングされる。なお、第２層間絶縁層３１のエッチング工程は、異方性エッチング法に限らず、フッ酸含有溶液を用いたウェットエッチング法によって行われても良い。上部電極５は、第１層間絶縁層２６から突出して形成されているため、第２層間絶縁層３１のエッチング工程によって、第２層間絶縁層３１に上部電極５が露出する第２開口３３が形成される。第２開口３３から磁気抵抗素子１０の上部電極５が露出した部分は、後述するビット線３２のコンタクト面となる。即ち、レジスト層７をマスクとして磁気抵抗素子１０の上面が露出するまで第２層間絶縁層３１をエッチングする工程である。

図３Ｂは、第２層間絶縁層３１上のレジスト層７を除去するようすを示す図である。図３Ｂに示すように、不図示の灰化用の溶液、又はレジスト層７の剥離液を用いて、第２層間絶縁層３１上からレジスト層７が除去される。

図３Ｃは、第２層間絶縁層３１及び磁気抵抗素子１０の上部電極５上にビット線３２を形成するようすを示す図である。図３Ｃに示すように、先ず不図示の導電層が、例えばスパッタ法によって、第２層間絶縁層３１及び磁気抵抗素子１０の上部電極５上に形成される。スパッタは、アルゴン雰囲気中で行われることが望ましい。導電層は、例えばアルミニウムからなることが望ましい。導電層は、例えば３５０ｎｍから４５０ｎｍの層厚で形成されることが望ましい。次いで、不図示のレジスト層が導電膜上に形成される。次いで、レジスト層を露光及び現像することにより、レジスト層が磁気抵抗素子１０の上部電極５上に重なるようにパターニングされる。次いで、例えば塩素系ガスを用いた異方性エッチング法により、レジスト層をマスクとして、導電層がパターニングされる。このような工程を経て、第２層間絶縁層３１及び磁気抵抗素子１０の上部電極５上に、ビット線３２が形成される。
以上説明した図２Ａから図３Ｃまでの工程を経て、磁気抵抗素子１０を備える半導体装置２０が形成される。

本実施例に係る半導体装置２０の製造方法によれば、先ず、第１層間絶縁層２６の上に突出する磁気抵抗素子１０が形成される。次いで、第１層間絶縁層２６の上に突出した磁気抵抗素子１０を含めて第２層間絶縁層３１を形成することで、磁気抵抗素子１０の上に第２層間絶縁層３１が突出する。次いで、第２層間絶縁層３１の上に上面が平坦なレジスト層７が形成される。上部電極５上の第２層間絶縁層３１の表面から、レジスト層７表面までにおけるレジスト層７の層厚は薄く形成される。そのため、上部電極５上の第２層間絶縁層３１上に形成されたレジスト層７は、早く除去される。一方、上部電極５上を除く領域に形成された第２層間絶縁層３１の表面から、レジスト層７表面までにおけるレジスト層７の層厚は厚く形成される。そのため、上部電極５上を除く領域に形成された第２層間絶縁層３１上のレジスト層７は、上部電極５上の第２層間絶縁層３１におけるレジスト層７が灰化した後もそのまま残る。次いで、第２層間絶縁層３１の突出部が露出するまでレジスト層７を削除する工程により、レジスト層７に上部電極５上の第２層間絶縁層３１の突出部が露出する第１開口３４が形成される。上部電極５の形成位置と、レジスト層７に形成される第１開口３４の形成位置とは一致するため、上部電極５と第１開口３４が自己整合的に形成される。

次いで、レジスト層７をマスクとして磁気抵抗素子１０の上面にある上部電極５が露出するまで第２層間絶縁層３１をエッチングする工程によって、第２層間絶縁層３１から上部電極５が露出する第２開口３３が形成される。上述したように、レジスト層７に形成される第１開口３４は、上部電極５と自己整合的に形成されている。上部電極５と自己整合的に形成された第１開口３４によって露出された第２層間絶縁層３１がエッチングされて第２開口３３が形成されるため、第２開口３３は第１開口３４と同様に上部電極５と自己整合的に形成される。第２開口３３は、上部電極５の形成位置に合わせて形成されるため、第２開口３３と磁気抵抗素子１０との間の位置合わせマージンが必要なくなる。そのため、磁気抵抗素子１０同様に第２開口３３も最小寸法で形成される。従って、磁気抵抗素子１０の最小形成寸法に合わせて自己整合的にビット線３２とのコンタクト面を形成することができる。そのため、露光装置の最小加工寸法に律速せず、簡便で自己整合な方法で形成されたボーダレスコンタクトを有する半導体装置の製造方法を提供することができる。

なお、これまで説明してきた形状を有する素子は磁気抵抗素子として説明しているが、本実施例は磁気抵抗素子に制限されるものではない。磁気抵抗素子のほかには、抵抗変化素子及び位相変化素子など、同様の形状を有する素子の最上層面に外部配線を設ける構造であればよい。

（付記１）
基板上に第１絶縁層を形成する工程と、
前記第１絶縁層の上に素子を形成する工程と、
前記第１絶縁層の上に、前記素子を覆う第２絶縁層を形成することで、前記素子の上に前記第２絶縁層の突出部を形成する工程と、
前記第２絶縁層の上に上面が平坦なレジスト層を形成する工程と、
前記第２絶縁層の前記突出部が露出するまで前記レジスト層を削除する工程と、
前記レジスト層をマスクとして前記素子の上面が露出するまで前記第２絶縁層をエッチングする工程と、
を含むことを特徴とする半導体装置の製造方法。

（付記２）
前記第２絶縁層及び前記素子上に配線層を形成する工程を更に備えることを特徴とする付記１に記載の半導体装置の製造方法。

（付記３）
前記第２絶縁層は、ＳｉＯ_２又はＳｉ_３Ｎ_４からなることを特徴とする付記１又は付記２に記載の半導体装置の製造方法。

（付記４）
前記第２絶縁層の前記突出部が露出するまで前記レジスト層を削除する前記工程は、酸素雰囲気中で行われることを特徴とする付記１乃至付記３の何れか１つに記載の半導体装置の製造方法。

（付記５）
前記第１絶縁層にビアを形成する工程をさらに含み、
前記素子は、前記ビアに接続する下部電極と、前記配線層に接続する上部電極と、前記下部電極と前記上部電極間に第１磁性体層、非磁性体層、及び第２磁性体層が順次積層されて形成された磁気抵抗体と、を有することを特徴とする付記１乃至付記４の何れか１つに記載の半導体装置の製造方法。

（付記６）
前記磁気抵抗体は、前記第１磁性層の第１磁化方向、前記第２磁性体の第２磁化方向が同一方向のときに第１抵抗値を有し、前記磁気抵抗体は、前記第１磁化方向及び前記第２磁化方向が反対方向のときに、前記第１抵抗値よりも大きい第２抵抗値を有することを特徴とする付記５に記載の半導体装置の製造方法。

（付記７）
前記素子は、凸型形状を有することを特徴とする付記１乃至付記５の何れか１つに記載の半導体装置の製造方法。

（付記８）
前記素子は、磁気抵抗素子、抵抗変化素子、又は位相変化素子であることを特徴とする付記１乃至付記６の何れか１つに記載の半導体装置の製造方法。

図１は、本実施例による半導体装置２０の構造を示す図である。 図２は、本実施例による半導体装置２０の製造方法を示す図である。 図３は、本実施例による半導体装置２０の製造方法を示す図である。

符号の説明

３ 下部電極
３ａ 第１導電層
４ 磁気抵抗体
４ａ 磁気抵抗体
５ 上部電極
５ａ 第２導電層
７ レジスト層
１０ 磁気抵抗素子
２０ 半導体装置
２１ 半導体基板
２２ａ 第１選択トランジスタ
２２ｂ 第２選択トランジスタ
２３ａ 第１ゲート電極
２３ｂ 第２ゲート電極
２４ ソース領域
２５ａ 第１ドレイン領域
２５ｂ 第２ドレイン領域
２６ 第１層間絶縁層
２７ ソース線
２８ａ 第１ワード線
２８ｂ 第２ワード線
２９ 配線層
３０ ビア
３１ 第２層間絶縁層
３２ ビット線
３３ 開口、第２開口
３４ 第１開口
４１、４１ａ 第１磁性体層
４２、４２ａ 非磁性体層
４３、４３ａ 第２磁性体層

Claims (5)

1. 基板上に第１絶縁層を形成する工程と、
   前記第１絶縁層の上に素子を形成する工程と、
   前記第１絶縁層の上に、前記素子を覆う第２絶縁層を形成することで、前記素子の上に前記第２絶縁層の突出部を形成する工程と、
   前記第２絶縁層の上に上面が平坦なレジスト層を形成する工程と、
   前記第２絶縁層の前記突出部が露出するまで前記レジスト層を削除する工程と、
   前記レジスト層をマスクとして前記素子の上面が露出するまで前記第２絶縁層をエッチングする工程と、
   を含むことを特徴とする半導体装置の製造方法。
2. 前記第２絶縁層及び前記素子上に配線層を形成する工程を更に備えることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第２絶縁層は、ＳｉＯ_２又はＳｉ_３Ｎ_４からなることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
4. 前記第２絶縁層の前記突出部が露出するまで前記レジスト層を削除する前記工程は、酸素雰囲気中で行われることを特徴とする請求項１乃至請求項３の何れか１項に記載の半導体装置の製造方法。
5. 前記第１絶縁層にビアを形成する工程をさらに含み、
   前記素子は、前記ビアに接続する下部電極と、前記配線層に接続する上部電極と、前記下部電極と前記上部電極間に第１磁性体層、非磁性体層、及び第２磁性体層が順次積層されて形成された磁気抵抗体と、を有することを特徴とする請求項１乃至請求項４の何れか１項に記載の半導体装置の製造方法。