JP2010258902A5 - 出力回路 - Google Patents

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  1. 入力電圧を受け取る差動増幅段と第１〜第ｎ出力系統とを備えるアナログ増幅回路と（ｎは２以上の自然数）、
    第１〜第ｎ出力ノードと、
    出力パッドと、
    第１〜第ｎ静電保護抵抗
    とを具備し、
    前記第１〜第ｎ出力系統のうちの第ｉ出力系統は（ｉは、１以上ｎ以下の任意の整数）、
    前記第１〜第ｎ出力ノードのうちの前記第ｉ出力ノードにドレインが接続され、ゲートが前記差動増幅段の第１出力に接続されたＰＭＯＳトランジスタと、
    前記第ｉ出力ノードにドレインが接続され、ゲートが前記差動増幅段の第２出力に接続されたＮＭＯＳトランジスタ
    とを備え、
    前記第１〜第ｎ静電保護抵抗が、それぞれ、前記第１〜第ｎ出力ノードと前記出力パッドの間に接続された
    出力回路。
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