JP2012104801A

JP2012104801A - ＧａＮベースの薄膜トランジスタの製造方法

Info

Publication number: JP2012104801A
Application number: JP2011150370A
Authority: JP
Inventors: Yi Chang; 翼張; Chia-Hua Chang; 嘉華張; Yueh-Chin Lin; 岳欽林
Original assignee: National Yang Ming Chiao Tung University NYCU
Current assignee: National Yang Ming Chiao Tung University NYCU
Priority date: 2010-11-12
Filing date: 2011-07-06
Publication date: 2012-05-31
Anticipated expiration: 2031-07-06
Also published as: US20120122281A1; JP5645766B2; TW201220405A; TWI421947B; US8420421B2

Abstract

【課題】電流特性と信頼性に優れ、閾値電圧が高いＧａＮベースの薄膜トランジスタを得ることができる製造方法を提供する。
【解決手段】ＧａＮベースの薄膜トランジスタの製造方法は、ｎ型ＧａＮベースの半導体材を有する半導体エピタキシャル層を、基板上に形成する工程と、半導体エピタキシャル層上に絶縁体層を形成する工程と、絶縁体層上に、絶縁体層を部分的に露出するための開口部を有しているイオン注入マスクを形成する工程と、ｐ型不純物を、開口部および絶縁体層を通してイオン注入して、ｎ型ＧａＮベースの半導体材の中にｐ型不純物がドーピングされた領域を形成し、その後、絶縁体層およびイオン注入マスクを除去する工程と、半導体エピタキシャル層上に誘電体層を形成する工程と、誘電体層を部分的に除去する工程と、ソース電極およびドレイン電極を形成する工程と、ゲート電極を形成する工程を含む。
【選択図】図２

Description

この出願は、台湾の２０１０年１１月１２日に出願された出願番号第０９９１３９０１１号の優先権を主張する。

本発明は、ガリウム窒化物（ＧａＮ）ベースの薄膜トランジスタの製造方法、特に、エンハンスメント・モード（ｅｎｈａｎｃｅｍｅｎｔｍｏｄｅ）のＧａＮベースの薄膜トランジスタの製造方法に関する。

図１４は従来のＧａＮベースの薄膜トランジスタを示す。従来のＧａＮベースの薄膜トランジスタは、基板１１、半導体層１２、半導体層１２の表面上に配設された誘電体層１３、誘電体層１３の両端にそれぞれ形成されたソース電極１５とドレイン電極１６、ソース電極１５とドレイン電極１６の間で且つ誘電体層１３の表面上に配設されたゲート電極１４を備えている。半導体層１２は、下から上に、基板１１上に形成された第１ＧａＮエピタキシャル膜１２１、アルミニウム窒化ガリウム（ＡｌＧａＮ）エピタキシャル膜１２２、および、誘電体層１３に接した第２ＧａＮエピタキシャル膜１２３を含んでいる。

従来のＧａＮベースの薄膜トランジスタにおいては、二次元電子ガス（２ＤＥＧ）が、第１ＧａＮエピタキシャル膜１２１とＡｌＧａＮエピタキシャル膜１２２との中の分極電荷量によって誘発されるので、トランジスタは減少モードで操作されることが要求される。そのようなトランジスタは、「通常オン（ｎｏｒｍａｌｌｙｏｎ）」トランジスタとも称される。「通常オン」トランジスタは、負の閾値電圧を有し、その結果、ゲートバイアスがゼロの時でさえ、電力を消費する。これは余分な電力損失をもたらす。トランジスタが高電力回路システムの中で使用されるとき、高電力回路システムは、非常に高いバイアス電圧で操作される必要があるので、瞬間的なパルス電圧が生じる傾向がある。高電力素子（トランジスタ）の「異常オン」状態によって引き起こされた高電力回路システムの不調は、トランジスタの不十分な高い閾値電圧のために生じる傾向がある。したがって、高電力回路システムの安定性は、悪影響を受ける。

比較的高い閾値電圧、改良された高い耐電圧、および、比較的高い電力出力を有し、且つ、エンハンスメント・モードで操作される、改良されたＧａＮ薄膜トランジスタを提供するために、特許文献１は、ＡｌＩｎＧａＮチャネル層の下に配設された下部ＡｌＩｎＧａＮバリヤー層を含み、その結果、下部ＡｌＩｎＧａＮバリヤー層の分極電荷が、ＡｌＩｎＧａＮチャネル層の中で電荷を消耗するエンハンスメント・モードのトランジスタを開示する。また、特許文献１のトランジスタは、深く凹んでいるゲートとして形成されたゲート電極を含み、その結果、トランジスタは、ゲートバイアスがゼロの時にオフ状態になる。

さらに、特許文献２は、ＡｌＩｎＧａＮチャネル層の中で電荷を効果的に消耗するために、ＣＦ₄プラズマ処理を使用して、ＡｌＩｎＧａＮチャネル層にフッ素イオンを導入することによって作製された高電子移動度トランジスタを開示する。従って、このトランジスタは、ゲートバイアスがゼロの時にオフ状態になり、エンハンスメント・モードのトランジスタとして機能する。

米国特許第７６５５９６２号明細書米国特許出願公開第２００７／０２９５９９３号明細書

しかしながら、特許文献１に記載された深く凹んでいるゲートの構成は、表面エッチング過程を必要とする。これはトランジスタの表面状態密度の増加をもたらす。表面状態密度の増加は、トランジスタの電流特性と信頼性に悪影響を与える。そのうえ、特許文献２に記載されたトランジスタの閾値電圧は、ＣＦ₄プラズマ処理を使用して、フッ素イオンを導入することによって、増加できるけれども、フッ素イオンの限られた拡散能力のために、０．９Ｖしか増加できず、不十分である。

それゆえに、本発明の目的は、電流特性と信頼性に優れ、閾値電圧が高いＧａＮベースの薄膜トランジスタを得ることができる製造方法を提供することである。

本発明は、
ｎ型ＧａＮベースの半導体材を有する半導体エピタキシャル層を、基板上に形成する工程と、
半導体エピタキシャル層上に絶縁体層を形成する工程と、
絶縁体層上に、絶縁体層を部分的に露出するための開口部を有しているイオン注入マスクを形成する工程と、
ｐ型不純物を、開口部および絶縁体層を通してイオン注入して、ｎ型ＧａＮベースの半導体材の中にｐ型不純物がドーピングされた領域を形成し、その後、絶縁体層およびイオン注入マスクを除去する工程と、
半導体エピタキシャル層上に誘電体層を形成する工程と、
ｐ型不純物がドーピングされた領域の両端に位置している半導体エピタキシャル層の２つの部分が、誘電体層から露出するように、誘電体層を部分的に除去する工程と、
半導体エピタキシャル層の２つの部分上に、それぞれ、ソース電極およびドレイン電極を形成する工程と、
誘電体層の残存部分上にゲート電極を形成する工程と、
を備えたこと、を特徴とする、ＧａＮベースの薄膜トランジスタの製造方法である。

本発明の他の特徴および利点は、添付図面を参照して行う以下の好適な実施形態の詳細な説明から明らかとなろう。

本発明に係るＧａＮベースの薄膜トランジスタの製造方法の一実施形態によって製造された、ＧａＮベースの薄膜トランジスタを示す概略構成図である。本発明に係るＧａＮベースの薄膜トランジスタの製造方法の一実施形態を示すフローチャートである。図２に示したＧａＮベースの薄膜トランジスタの製造工程を説明するための概略構成図である。図３に続く製造工程を説明するための概略構成図である。図４に続く製造工程を説明するための概略構成図である。図５に続く製造工程を説明するための概略構成図である。図６に続く製造工程を説明するための概略構成図である。図７に続く製造工程を説明するための概略構成図である。図８に続く製造工程を説明するための概略構成図である。図９に続く製造工程を説明するための概略構成図である。図１０に続く製造工程を説明するための概略構成図である。図１１に続く製造工程を説明するための概略構成図である。図１２に続く製造工程を説明するための概略構成図である。従来のＧａＮベースの薄膜トランジスタの概略構成図である。

図１および図１３は、本発明に係るＧａＮベースの薄膜トランジスタの製造方法の一実施形態によって製造された、ＧａＮベースの薄膜トランジスタ２を示す概略構成図である。

ＧａＮベースの薄膜トランジスタ２は、基板２１、半導体エピタキシャル層２２、誘電体層２３および電極ユニット２４を備えている。

基板２１は、サファイア、シリコンまたはシリコンカーバイトなどの透明または非透過の絶縁材で製作されている。基板２１および半導体エピタキシャル層２２を製作するために適した材料は、関連技術において周知であり、意図した用途に基づいて当業者によって選択されるので、その詳細な説明は、簡潔化のために省略する。

本実施形態において、基板２１はサファイアで製作されている。半導体エピタキシャル層２２は、ｎ型ＧａＮベースの半導体材料で製作され、下から上に、基板２１上に形成された第１ＧａＮエピタキシャル膜２２１、ＡｌＧａＮエピタキシャル膜２２２、第２ＧａＮエピタキシャル膜２２３、および、ｐ型不純物がドーピングされた領域２２４を含む。ｐ型不純物がドーピングされた領域２２４は、第２ＧａＮエピタキシャル膜２２３の中に、第２ＧａＮエピタキシャル膜２２３の上表面から下向きに延在して形成されている。

誘電体層２３は、ｐ型不純物がドーピングされた領域２２４を覆うように、第２ＧａＮエピタキシャル膜２２３の上表面に形成されている。誘電体層２３は、比較的高い誘電率を有する材料で製作されている。これによって、ＡｌＧａＮエピタキシャル膜２２２の中のキャリヤーの数および電荷が増加され、トランジスタの閾値電圧を上げる。誘電体層２３に適した材料は、例えば、Ａｌ₂Ｏ₃、ＨｆＯ₂、Ｌａ₂Ｏ₃、ＣｅＯ₂、ＨｆＡｌＯ、ＴｉＯ₂およびＺｒＯ₂である。

電極ユニット２４は、導電体材料で製作されていて、ソース電極２４１、ドレイン電極２４２およびゲート電極２４３を含んでいる。ソース電極２４１およびドレイン電極２４１は、それぞれ、誘電体層２３の両端部に配設されるように、第２ＧａＮエピタキシャル膜２２３の上表面に形成されている。ゲート電極２４３は、ｐ型不純物がドーピングされた領域２２４とは反対側の誘電体層２３の上表面に形成されている。

ＧａＮベースの半導体材料自体は、多数キャリヤーとして電子を有するｎ型特性がある。その結果、ｐｎ接合は、ｐ型不純物がドーピングされた領域２２４と第２ＧａＮエピタキシャル膜２２３との間で形成される。半導体エピタキシャル層２２の中のｐｎ接合は、内部ｐｎ接合電圧を生み出し、且つ、誘電体層２３は、ｐ型不純物がドーピングされた領域２２４上に形成されているので、本発明に係るトランジスタの閾値電圧は、効率良く増加でき、トランジスタの電流漏れは軽減される。さらに、トランジスタのドレイン出力電流および相互コンダクタンスも改良できる。その結果、本発明に係るトランジスタは、次世代の高効率で高電圧の駆動および制御回路システムのためのエンハンスメント・モードのトランジスタとして機能できる。

ＧａＮベースの薄膜トランジスタ２は、以下において、本発明に係るＧａＮベースの薄膜トランジスタの製造方法を通して、さらに詳細に説明される（図２を参照）。

ステップ３１で、半導体エピタキシャル層２２が、サファイアで製作された基板２１上に形成される。図３に示すように、このステップ３１で、半導体エピタキシャル層２２は、基板２１上に形成された第１ＧａＮエピタキシャル膜２２１、ＡｌＧａＮエピタキシャル膜２２２および第２ＧａＮエピタキシャル膜２２３の順の３層構造を含む。

ステップ３２で、図４に示すように、絶縁体層２２５が、半導体エピタキシャル層２２の第２ＧａＮエピタキシャル膜２２３上に形成され、さらに、イオン注入マスク２２５ａが、絶縁体層２２５上に形成される。その後、図５に示すように、イオン注入マスク２２５ａには、絶縁体層２２５を部分的に露出するために、リソグラフィ（石版）法を使用して、開口部２２６が形成される。このステップ３２で、絶縁体層２２５は、プラズマ高度化学気相成長法（ＰＥＣＶＤ）を使用して形成される。絶縁体層２２５は、二酸化珪素、窒化珪素、酸化アルミニウム、または、他の絶縁材で製作される。イオン注入マスク２２５ａは、絶縁体層２２５上に、ポジタイプまたはネガタイプのフォトレジスト材料を被覆した後、リソグラフィ法によって開口部２２６を形成して製作される。フォトレジスト材料の選択およびリソグラフィ法は、当業者に周知であり、その詳細な説明は、簡潔化のために省略する。

絶縁体層２２５が、ｐ型不純物がドーピングされた領域２２４の深さを制御するように調整された厚みを有し、その結果、ｐ型不純物がドーピングされた領域２２４は、第２ＧａＮエピタキシャル膜２２３の中にだけ形成される、ことに注目するべきである。仮に、絶縁体層２２５の厚みが厚過ぎるならば、イオン（すなわち、ｐ型不純物）は、半導体エピタキシャル層２２の中にドーピングできない。仮に、絶縁体層２２５の厚みが薄過ぎるならば、イオンは、イオン注入のために予定された領域を通り過ぎて延在する。すなわち、ｐｎ接合が形成できない。好ましくは、絶縁体層２２５の厚みは少なくとも５０ｎｍである。より好ましくは、絶縁体層２２５の厚みは５０ｎｍ〜１５０ｎｍの範囲である。

ステップ３３で、ｐ型不純物は、開口部２２６および絶縁体層２２５を通ってイオン注入され、第２ＧａＮエピタキシャル膜２２３の中にｐ型不純物がドーピングされた領域２２４が形成される。その後、図６に示すように、絶縁体層２２５およびイオン注入マスク２２５ａが除去される。

特に、ｐ型不純物は、ＧａＮ材料の中に、ｐ型不純物がドーピングされた領域２２４を形成するために、マグネシウムイオンやホウ素イオンなどのようなイオンから選択される。

仮に、ｐ型不純物がドーピングされた領域２２４の厚みが、厚過ぎるならば、第２ＧａＮエピタキシャル膜２２３およびＡｌＧａＮエピタキシャル膜２２２による二次元電子ガス（２ＤＥＧ）チャンネルの形成が、悪影響を受ける、ことに注目するべきである。仮に、ｐ型不純物がドーピングされた領域２２４の厚みが、十分でないならば、トランジスタの閾値電圧（すなわち、ターンオン電圧）は、効率良く増加できない。好ましくは、ｐ型不純物がドーピングされた領域２２４の厚みは、第２ＧａＮエピタキシャル膜２２３の厚みの半分未満である。

ステップ３４で、図７に示すように、誘電体層２３が、半導体エピタキシャル層２２上に形成される。

その後、ステップ３５で、誘電体層２３が、以下の副ステップに従って、部分的に除去される。図７に示すように、フォトレジスト１００は、誘電体層２３上に形成される。次に、フォトレジスト１００が、リソグラフィ法によって処理され、ｐ型不純物がドーピングされた領域２２４の上に位置している誘電体層２３の一部を被覆する。そして、図８に示すように、フォトレジスト１００から露出した誘電体層２３が除去される。これにより、ｐ型不純物がドーピングされた領域２２４の両端に位置している半導体エピタキシャル層２２の２つの部分が、誘電体層２３から露出される。

ステップ３６で、ソース電極２４１およびドレイン電極２４２（図１０参照）が、それぞれ、以下の副ステップに従って、半導体エピタキシャル層２２の２つの部分上に形成される。より詳細には、図９に示すように、図１０に示したソース電極２４１およびドレイン電極２４２が、フォトレジスト１００と半導体エピタキシャル層２２の２つの部分との上に金属材料２４ａを蒸着することによって形成される。その後、フォトレジスト１００が除去される。

ステップ３７で、ゲート電極２４３が、ＧａＮベースの薄膜トランジスタ２を得るために、誘電体層２３の残存部分の上に形成される。より詳細には、図１３に示したゲート電極２４３は、以下の副ステップに従って形成される。図１１に示すように、フォトレジスト２００が、誘電体層２３の残存部分、ソース電極２４１およびドレイン電極２４２を被覆するように形成される。リソグラフィ法を使用してフォトレジスト２００の一部分を部分的に除去して、誘電体層２３の残存部分が部分的に露出される。フォトレジスト２００の除去部分は、ｐ型不純物がドーピングされた領域２２４に合わせている。図１２に示すように、金属材料２４ａが、露出している誘電体層２３および残存フォトレジスト２００の上に蒸着される。そして、図１３に示すように、フォトレジスト２００およびフォトレジスト２００上の金属材料２４ａが除去され、ゲート電極２４３が得られる。

好ましくは、本発明の製造方法は、イオン注入のステップ（ステップ３３）の前に、ＣＦ₄プラズマ処理によって、開口部２２６を通して、ＡｌＧａＮのエピタキシャル膜２２２にフッ素イオンを取り入れるステップをさらに含む。これにより、トランジスタ２の閾値電圧（すなわち、ターンオン電圧）は、さらに増加できる。

まとめると、本発明のトランジスタ２は、ｎ型ＧａＮベースの半導体材料の中に、直接にｐ型不純物をイオン注入して製作され、内部ｐｎ接合電圧を生み出すことができるｐｎ接合を得て、トランジスタ２の閾値電圧を増加させる。したがって、比較的作製および制御し易い本発明のトランジスタ２は、エンハンスメント・モードで操作できる。そのうえ、ｐ型不純物がドーピングされた領域２２４は、イオン注入によって形成されるので、ｎ型ＧａＮベースの半導体材料上にｐ型エピタキシャル膜を形成する必要がない（ｎ型ＧａＮベースの半導体材料上にｐ型エピタキシャル膜を形成することは、界面欠陥の問題を引き起こす）。そのうえ、本発明のトランジスタ２は、従来の方法によって形成されないので、従来技術のように深く凹んでいるゲートを形成するためのエッチング法による欠陥密度の増加の問題を避けることができる。あるいは、比較的高い閾値電圧がプラズマ処理を使用してさえも達成できないという問題を避けることができる。他方、本発明のトランジスタ２の誘電体層２３は、比較的高い誘電率を有するので、トランジスタ２の閾値電圧がさらに増加し、電流漏れが軽減される。したがって、本発明のトランジスタ２は、比較的低い待機電力損失を有し、次世代の高効率で高電圧の駆動および制御回路システムのような電気システムに容易に適用され、エンハンスメント・モードのトランジスタとして機能する。

本発明が最も実用的で好適な実施形態であると考えられるものに関連して記載されているが、この発明は、開示された実施形態に限らず、最も広い解釈の精神および範囲内ならびに等価な構成に含まれるさまざまな構成をカバーすることを目的とするものと理解される。

２ＧａＮベースの薄膜トランジスタ
２１基板
２２半導体エピタキシャル層
２２１第１ＧａＮエピタキシャル膜
２２２ＡｌＧａＮエピタキシャル膜
２２３第２ＧａＮエピタキシャル膜
２２４ｐ型不純物がドーピングされた領域
２２５絶縁体層
２２５ａイオン注入マスク
２２６開口部
２４１ソース電極
２４２ドレイン電極
２４３ゲート電極

Claims

ｎ型ＧａＮベースの半導体材を有する半導体エピタキシャル層（２２）を、基板（２１）上に形成する工程と、
前記半導体エピタキシャル層（２２）上に絶縁体層（２２５）を形成する工程と、
前記絶縁体層（２２５）上に、前記絶縁体層（２２５）を部分的に露出するための開口部（２２６）を有しているイオン注入マスク（２２５ａ）を形成する工程と、
ｐ型不純物を、前記開口部（２２６）および前記前記絶縁体層（２２５）を通してイオン注入して、前記ｎ型ＧａＮベースの半導体材の中にｐ型不純物がドーピングされた領域（２２４）を形成し、その後、前記絶縁体層（２２５）および前記イオン注入マスク（２２５ａ）を除去する工程と、
前記半導体エピタキシャル層（２２）上に誘電体層（２３）を形成する工程と、
前記ｐ型不純物がドーピングされた領域（２２４）の両端に位置している前記半導体エピタキシャル層（２２）の２つの部分が、前記誘電体層（２３）から露出するように、前記誘電体層（２３）を部分的に除去する工程と、
前記半導体エピタキシャル層（２２）の前記２つの部分上に、それぞれ、ソース電極（２４１）およびドレイン電極（２４２）を形成する工程と、
前記誘電体層（２３）の残存部分上にゲート電極（２４３）を形成する工程と、
を備えたこと、を特徴とする、ＧａＮベースの薄膜トランジスタ（２）の製造方法。
前記半導体エピタキシャル層（２２）は、下から上に、前記基板（２１）上に形成された第１ＧａＮエピタキシャル膜（２２１）、ＡｌＧａＮエピタキシャル膜（２２２）、および、第２ＧａＮエピタキシャル膜（２２３）を含んでいること、を特徴とする、請求項１に記載のＧａＮベースの薄膜トランジスタの製造方法。
前記絶縁体層（２２５）は、前記ｐ型不純物がドーピングされた領域（２２４）の深さを制限するように調整された厚さを有し、その結果、前記ｐ型不純物がドーピングされた領域（２２４）は、前記第２ＧａＮエピタキシャル膜（２２３）の中にだけ形成されていること、を特徴とする、請求項２に記載のＧａＮベースの薄膜トランジスタの製造方法。
前記ｐ型不純物がドーピングされた領域（２２４）は、前記第２ＧａＮエピタキシャル膜（２２３）の厚みの半分未満の厚みを有していること、を特徴とする、請求項３に記載のＧａＮベースの薄膜トランジスタの製造方法。
前記イオン注入の工程の前に、プラズマ処理によって、前記開口部（２２６）を通して前記ＡｌＧａＮエピタキシャル膜（２２２）に、フッ素イオンを取り入れる工程を、さらに備えたこと、を特徴とする、請求項２に記載のＧａＮベースの薄膜トランジスタの製造方法。
前記絶縁体層（２２５）は、二酸化珪素および窒化珪素のいずれか１つからなり、５０ｎｍ〜１５０ｎｍの厚みを有していること、を特徴とする、請求項３に記載のＧａＮベースの薄膜トランジスタの製造方法。
前記誘電体層（２３）は、Ａｌ₂Ｏ₃、ＨｆＯ₂、Ｌａ₂Ｏ₃、ＣｅＯ₂、ＨｆＡｌＯ、ＴｉＯ₂およびＺｒＯ₂からなる群から選択された材料からなること、を特徴とする、請求項１に記載のＧａＮベースの薄膜トランジスタの製造方法。