JP2012129341A - チップサーミスタ - Google Patents

Abstract

【課題】抵抗値の調整を容易に行うことができるチップサーミスタを提供すること。
【解決手段】チップサーミスタ１は、金属酸化物を主成分とするセラミックスからなるサーミスタ部７と、金属とガラス成分とを含み且つサーミスタ部７を挟むようにサーミスタ部７の両側に配置されてサーミスタ部７と接続されている一対の導体部９と、を備えている。サーミスタ部７と一対の導体部９とは、一対の導体部９の対向方向に直交する断面形状が一対の導体部９の対向方向にわたって同じである。
【選択図】図３

Description

本発明は、チップサーミスタに関する。

ＭｎやＣｏの金属酸化物などを主成分とするサーミスタ素体の両端部に外部電極を形成したチップサーミスタが従来から知られている（例えば、特許文献１参照）。このようなチップサーミスタでは、サーミスタ素体の固有抵抗とその両端に形成された外部電極間の距離とによってチップサーミスタ全体の抵抗値が決定される。

特開平１０−１１６７０４号公報

ところで、このような構成のチップサーミスタでは、サーミスタ素体の固有抵抗や外部電極間の距離及びその形状といった複数の要素に応じてチップサーミスタ全体の抵抗値が変化する。このため、所望の抵抗値を得ようとした場合、複数の要素を考慮しなければならず、チップサーミスタの抵抗値を所望の値に調整することが難しい。特に、チップサーミスタが０４０２（長さ０．４ｍｍ×高さ０．２ｍｍ×幅０．２ｍｍ）といった極小サイズとなると、外部電極間の距離などを所望の値に制御することが困難となり、チップサーミスタの抵抗値を所望の値に調整することが更に難しい。

本発明は、抵抗値の調整を容易に行うことができるチップサーミスタを提供することを目的とする。

本発明に係るチップサーミスタは、金属酸化物を主成分とするセラミックスからなるサーミスタ部と、金属とガラス成分とを含み且つサーミスタ部を挟むようにサーミスタ部の両側に配置されてサーミスタ部と接続されている一対の導体部と、を備え、サーミスタ部と一対の導体部とは、一対の導体部の対向方向に直交する断面形状が一対の導体部の対向方向にわたって同じであることを特徴とする。

本発明に係るチップサーミスタでは、一対の導体部がサーミスタ部を挟むようにその両側に配置される構成が採用されている。このため、チップサーミスタの抵抗値を調整するのに、サーミスタ部における抵抗を主として考慮すればよく、例えばサーミスタ素体の外表面上での外部電極間の距離やその形状などをあまり考慮する必要がなくなる。従って、このチップサーミスタによれば、抵抗値の調整を容易に行うことができる。

本発明に係るチップサーミスタの抵抗値は、一対の導体部の間隔、すなわちサーミスタ部の厚み（一対の導体部の対向方向での長さ）に比例し、一対の導体部の重なり面積に反比例する。ところで、本発明では、サーミスタ部と一対の導体部とは、一対の導体部の対向方向に直交する断面形状が一対の導体部の対向方向にわたって同じであることから、一対の導体部の重なり面積は、サーミスタ部における一対の導体部の対向方向に直交する断面の面積に相当することとなる。このため、本発明では、チップサーミスタの抵抗値がサーミスタ部の形状に支配されることとなり、抵抗値の特性ばらつきが生じ難い。

本発明では、一対の導体部がサーミスタ部の両側に配置された構成が採用されるため、サーミスタ素体に直接外部電極が接続される従来の構成（特許文献１の図２など参照）に比べ、同一のチップサイズにおいて、低抵抗化を図ることもできる。また、サーミスタ部の厚みなどを調整することで抵抗値を変えることができるので、抵抗値の調整範囲を広くすることができる。

本発明では、一対の導体部がサーミスタ部を挟み且つサーミスタ部と接続されているため、チップサーミスタにおける熱を、導体部を介して容易に放熱することができ、放熱性に優れたチップサーミスタを得ることができる。特に、サーミスタは元々、熱によって抵抗値が変わる特性を有しているため、放熱性が優れていることで、熱応答性が向上し、より正確な検出が可能となる。また、放熱性に優れたチップサーミスタであることから、チップサーミスタの定格電力を大きくすることもでき、様々な分野で使用されるチップサーミスタに適用できる。

本発明に係るチップサーミスタを電子機器（回路基板や他の電子部品など）に実装する際には、導体部が電子機器に接続されることとなる。金属とガラス成分とを含む導体部は、一般、セラミックスからなるサーミスタ部よりも軟らかい。したがって、機械的衝撃が電子機器に加えられた場合でも、機械的衝撃は導体部により吸収され、サーミスタ部に伝わり難い。すなわち、本発明に係るチップサーミスタは、耐衝撃性に優れる。

ところで、チップ型電子部品では、当該チップ型電子部品をはんだ実装する際に、チップ型電子部品が立ち上がる、チップ立ち（あるいは、ツームストーン）と呼ばれる現象が生じることがある。このチップ立ち現象は、素体の外表面に形成された外部電極の形状に起因して、溶融したはんだからチップ型電子部品に作用する力がチップ型電子部品の両端で不均一となることが原因の一つとされている。本発明では、サーミスタ部と一対の導体部とは、一対の導体部の対向方向に直交する断面形状が一対の導体部の対向方向にわたって同じであることから、電子機器に実装する際に、溶融したはんだからチップサーミスタに作用する力がチップサーミスタの両端で不均一となり難く、また、不均一である場合でも立ち上がり難い。この結果、チップ立ち現象の発生を抑制することができる。

チップ型電子部品を電子機器にはんだ実装する場合、チップ型電子部品には熱衝撃が加わる。通常、端子電極は素体の外表面に形成され、また、素体はセラミックスにて構成される。したがって、熱衝撃が加わった場合、チップ型電子部品においては、端子電極が素体に比べて収縮し易い。この収縮応力は、端子電極の縁部周辺に集中し、当該端子電極の縁部周辺から素体にクラックが発生する懼れがある。また、チップ型電子部品が電子機器に実装された後、周囲の温度が急激に変化した場合に、素体、端子電極、はんだ、電子機器、各々の熱膨張係数差により応力吸収が不十分となり、同様に、端子電極の縁部周辺から素体にクラックが発生する懼れがある。本発明では、上述したように、導体部がサーミスタ部よりも軟らかいことから、上述した応力を導体部が吸収して、サーミスタ部にクラックが発生するのを抑制することができる。すなわち、本発明に係るチップサーミスタは、耐熱衝撃性にも優れる。

本発明では、サーミスタ部と一対の導体部とは、一対の導体部の対向方向に直交する断面形状が一対の導体部の対向方向にわたって同じであることから、外部電極を素体の外表面に形成したチップサーミスタに比して、低背化を図ることができる。

一対の導体部の外表面が、めっき層で覆われていてもよい。この場合、実装性にすぐれたチップサーミスタを得ることができる。めっき層の厚みは極めて薄いことから、上述したチップ立ち現象の発生抑制や低背化に関する効果に支障が生じることはない。

サーミスタ部は、一対の導体部の対向方向が積層方向となるように層状に形成されていてもよい。この場合、サーミスタ部の厚さ（一対の導体部の対向方向における厚さ）がサーミスタ層の積層数によって調整されることとなり、サーミスタ部の厚さと比例関係にあるチップサーミスタの抵抗値を容易に調整することができる。また、サーミスタ層の積層数でチップサーミスタの抵抗値が調整されることとなるので、各チップサーミスタにおける抵抗値のバラツキを容易に抑えることができ、特に、極小サイズのチップサーミスタの場合において、そのバラツキを顕著に抑制することができる。つまり、本構成によれば、検出精度のよい極小サイズのチップサーミスタを容易に得ることができる。

一対の導体部それぞれは、一対の導体部の対向方向が積層方向となるように層状に形成されていてもよい。この場合、各導体部の長さ（一対の導体部の対向方向における長さ）を導体層の積層数によって容易に調整することができる。特に、サーミスタ部及び導体部の両方を層状に形成するようにした場合、チップサーミスタ全体の長さなどを容易に調整することができ、極小サイズのチップサーミスタの場合であっても、寸法精度のよいチップサーミスタを容易に得ることができる。

サーミスタ部の外表面が、絶縁層で覆われていてもよい。この場合、一対の導体部が短絡するのを防ぐことができる。

本発明によれば、抵抗値の調整を容易に行うことができるチップサーミスタを提供することができる。

本実施形態に係るチップサーミスタを示す斜視図である。 素体の構成を示す分解斜視図である。 本実施形態に係るチップサーミスタの断面構成を説明するための図である。 サーミスタ部及び導体部の構成を説明するための図である。 本実施形態に係るチップサーミスタの製造過程を説明するための図である。 本実施形態に係るチップサーミスタの製造過程を説明するための図である。 本実施形態に係るチップサーミスタの実装構造の一例を示す模式図である。 本実施形態に係るチップサーミスタの実装構造の一例を示す模式図である。

以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。

まず、図１〜図３を参照して、本実施形態に係るチップサーミスタ１の構成を説明する。図１は、本実施形態に係るチップサーミスタを示す斜視図である。図２は、素体の構成を示す分解斜視図である。図３は、本実施形態に係るチップサーミスタの断面構成を説明するための図である。

チップサーミスタ１は、図１〜図３に示されるように、直方体形状の素体３と、素体３の両端に形成された一対のめっき電極５とを備えている。チップサーミスタ１は、たとえば、図示Ｙ方向における長さが０．４ｍｍ、Ｚ方向における高さが０．２ｍｍ、Ｘ方向における幅が０．２ｍｍといった極小サイズ（いわゆる０４０２サイズ）のサーミスタである。チップサーミスタ１は、ＮＴＣ（Negative Temperature Coefficient）サーミスタである。

素体３は、サーミスタ部７と、一対の導体部９と、を有している。素体３は、外表面として、互いに対向し且つ正方形状の端面３ａ，３ｂと、端面３ａ，３ｂに直交する４つの側面３ｃ〜３ｆとを有している。４つの側面３ｃ〜３ｆは、端面３ａ，３ｂ間を連結するように伸びている。

サーミスタ部７は、図２及び図３に示されるように、素体３の略中央に位置する直方体形状の部分である。サーミスタ部７は、その厚み方向（図中Ｙ方向）に対向する一対の主面７ａ，７ｂを含んでいる。サーミスタ部７は、たとえば、Ｍｎを主成分とし、更に、副成分としてＮｉ、Ｃｏ、Ｃａ、Ｚｒ、Ａｌ、Ｃｕ、Ｆｅの少なくとも１種以上を含有するスピネル型金属酸化物により形成されており、当該スピネル型金属酸化物からなる半導体セラミックである。

サーミスタ部７は、図４に示されるように、所定のＢ定数を有する複数のサーミスタ層８を図示Ｙ方向（一対の導体部９の対向方向）に積層した層状の部分として形成される。サーミスタ部７の厚みは、サーミスタ層８の積層数を調整し、たとえば１２０〜２８０μｍ程度に設定される。図４は、サーミスタ部及び導体部の構成を説明するための図である。実際のチップサーミスタ１では、各サーミスタ層８は、互いの間の境界が視認できない程度に一体化されている。

導体部９は、図２及び図３に示されるように、素体３の両端側に寄った箇所に位置する略直方体形状の部分であり、サーミスタ部７をその間に挟むようにサーミスタ部７の両側に配置されている。導体部９は、サーミスタ部７（主面７ａ，７ｂ）に接続される主面９ａと、主面９ａに対向する主面９ｂと、を有している。

導体部９は、金属（たとえば、Ａｇ、Ｐｄ、Ａｕ、又はＰｔなど）とガラス成分（たとえば、ホウケイ酸ガラスなど）とを含有している。導体部９は、含有される金属が導電経路を形成することで、電極として機能する。ガラス成分は、導体部９に含有される金属の融点よりも低い融点を有している。金属の含有量は、３０〜９３重量％であることが好ましい。金属の含有量が３０重量％より少ないと、導体部９の導電性を確保することが難しい。金属の含有量が９３重量％より多いと、導体部９が変形し易く、また、サーミスタ部７と導体部９との密着性を確保することが難しい。

本実施形態では、サーミスタ部７の主面７ａ，７ｂの全体が、導体部９の主面９ａと接触して、接続されている。導体部９の主面９ａは、サーミスタ部７の主面７ａ，７ｂと同形状を呈している。導体部９の主面９ｂは、素体３の端面３ａ，３ｂを構成する。導体部９の主面９ａは、サーミスタ部７に対する電極面として機能する。

導体部９は、図４に示されるように、金属とガラス成分とを含有する複数の導体層１０を図示Ｙ方向に積層した層状の部分として形成される。サーミスタ部７を間に挟んで互いに対向する各導体部９は、同数の導体層１０を積層して形成されているため、同等の大きさを有する。サーミスタ部７と各導体部９とは、一対の導体部９の対向方向に直交する断面形状が一対の導体部９の対向方向にわたって同じである。実際のチップサーミスタ１では、各導体層１０は、互いの間の境界が視認できない程度に一体化されている。

サーミスタ部７の外表面（素体の各側面３ｃ〜３ｆを構成する外表面）には、絶縁層１１が形成されている。これにより、サーミスタ部７の露出面が絶縁層１１により覆われることとなる。絶縁層１１は、電気絶縁性を有する材料（たとえば、ＳｉＯ_２、ＺｒＯ_２、又はＡｌ_２Ｏ_３など）からなる。絶縁層１１の厚みは、たとえば０．０１〜１０μｍ程度に設定される。

一対のめっき電極５は、素体３の各端面３ａ，３ｂを覆うように多層に形成されている。詳細には、めっき電極５は、外表面（導体部９の主面９ａを除く全ての表面）に形成されている。これにより、導体部９の露出面がめっき電極５により覆われることとなる。めっき電極５は、導体部９に直接接続され且つＮｉを主成分とする第一層５ａと、第一層５ａを覆うように形成され且つＳｎを主成分とする第二層５ｂとを含んでいる。第一層５ａの厚みは、たとえば０．５〜３．５μｍ程度に設定され、第二層５ｂの厚みは、たとえば２〜１０μｍ程度に設定される。

続いて、図５及び図６を参照して、上述した構成を有するチップサーミスタ１の製造過程の一例について説明する。図５及び図６は、本実施形態に係るチップサーミスタの製造過程を説明するための図である。

まず、サーミスタ層８（サーミスタ部７）となる第一グリーンシートを用意する。第一グリーンシートは、たとえぱ、以下の過程により形成される。公知の方法により、サーミスタ部７の主成分であるＭｎの金属酸化物と、副成分（Ｎｉ、Ｃｏ、Ｃａ、Ｚｒ、Ａｌ、Ｃｕ、Ｆｅの少なくとも１種以上）の金属酸化物とを所定の割合で混合してサーミスタ材料を調整する。そして、このサーミスタ材料に有機バインダなどを添加してスラリーを得る。このスラリーを、ドクターブレード法などの公知の方法により、例えばポリエチレンテレフタレートからなるフィルム上に塗布した後、乾燥して所定の厚さ（たとえば２０μｍ程度）の膜を形成する。こうして得られた膜をフィルムから剥離して第一グリーンシートを得る。

次に、所定の枚数の第一グリーンシートを積層し、第一グリーンシートからなるサーミスタグリーン層を得る。その後、サーミスタグリーン層に圧力を加え、各第一グリーンシートを互いに圧着する。サーミスタグリーン層の厚みは、第一グリーンシートの枚数により調整される。

次に、サーミスタグリーン層に、所定の条件（たとえば、１８０〜４００℃で且つ０．５〜２４時間）で加熱処理を実施して脱バインダを行った後、さらに、所定の条件（たとえば、８００〜１４００℃で且つ０．５〜４８時間）で焼成を行う。この焼成によって、第一グリーンシートからなるサーミスタグリーン層はサーミスタ部７を構成する層となる。

一方、導体層１０（導体部９）となる第二グリーンシートを用意する。第二グリーンシートは、たとえぱ、以下の過程により形成される。用意した金属粉（たとえば、Ａｇ粉など）とガラス粉（たとえば、ホウケイ酸ガラスなど）に有機バインダなどを添加してスラリーを得る。このスラリーを、ドクターブレード法などの公知の方法により、例えばポリエチレンテレフタレートからなるフィルム上に塗布した後、乾燥して所定の厚さ（たとえば２０μｍ程度）の膜を形成する。こうして得られた膜をフィルムから剥離して第二グリーンシートを得る。

そして、サーミスタ部７を構成する層に、所定の枚数の第二グリーンシートを積層する。このとき、第二グリーンシートからなる導体グリーン層とサーミスタ部７を構成する層とを、サーミスタ部７を構成する層が導体グリーン層の間に挟まれるように積層する。その後、得られた積層中間体に圧力を加え、各第二グリーンシートを互いに圧着させると共に、第二グリーンシートとサーミスタ部７を構成する層とを互いに圧着させる。導体グリーン層の厚みは、第二グリーンシートの枚数により調整される。

以上により、図５に示されるように、サーミスタ部７を構成する層Ｌ１と導体グリーン層Ｌ２とが積層された積層中間体ＬＩが準備されることとなる。図５では、第二グリーンシート同士の境界は、図示を省略している。

次に、積層中間体ＬＩに、所定の条件（たとえば、６００〜９００℃で且つ０．５〜３時間）で加熱処理を実施して、サーミスタ部７を構成する層に導体グリーン層Ｌ２（第二グリーンシート）を焼き付ける。これにより、第二グリーンシートからなる導体グリーン層Ｌ２は導体部９を構成する層となり、サーミスタ部７を構成する層が導体部９を構成する層で挟まれた積層体が得られることとなる。

次に、焼成により得られた上記積層体を、図６に示されるように、チップ単位に切断し、複数の素体３を得る。積層体の切断は、たとえばダイシングソーなどにより行う。切断後、必要に応じて素体３にバレル研磨を施してもよい。

次に、各素体３のサーミスタ部７を覆うように、絶縁層１１を形成する。絶縁層１１は、たとえばスパッタリング法によりＳｉＯ_２などの材料をサーミスタ部７の外表面（露出面）に付与することにより形成される。

次に、各素体３の導体部９を覆うように、めっき電極５を形成する。めっき電極５は、Ｎｉめっき及びＳｎめっきなどの電気めっき処理を順次行うことにより形成される。

これらの過程により、チップサーミスタ１が得られる。

続いて、図７及び図８を参照して、本実施形態に係るチップサーミスタ１の実装構造について説明する。図７及び図８は、本実施形態に係るチップサーミスタの実装構造の一例を示す模式図である。

チップサーミスタ１は、図７に示されるように、電極ＥＬが形成された電子機器ＥＤ（回路基板や他の電子部品など）にはんだ実装される。具体的には、チップサーミスタ１は電子機器ＥＤ上に載置されており、めっき電極５がはんだ（はんだフィレット）ＳＯによりパッドＰＤに接続されて、固定されている。

チップサーミスタ１は、図８に示されるように、受動部品埋め込み配線板化（ＥＰＤ：Embedded Passive Device）技術に適用されて、基板Ｓに埋め込まれて実装されている。めっき電極５が、基板Ｓ内に形成されたビア導体ＶＣを介して、基板Ｓの主面上に形成された配線Ｗに接続されている。

以上のように、本実施形態では、一対の導体部９がサーミスタ部７を挟むようにその両側に配置される構成が採用されている。このため、チップサーミスタ１の抵抗値を調整するのに、サーミスタ部７における抵抗を主として考慮すればよく、例えばサーミスタ素体の外表面上での外部電極間の距離やその形状などをあまり考慮する必要がなくなる。従って、チップサーミスタ１によれば、抵抗値の調整を容易に行うことができる。

一般に、対向する複数の電極を備えるチップサーミスタの抵抗値「Ｒ」は、
Ｒ＝（ａ＊ρ＊ｔ）／Ｓ
の関係式で求められる。ここで、「ａ」は係数であり、「ρ」はサーミスタ材料の比抵抗値であり、「ｔ」は電極間の距離であり、「Ｓ」は電極の重なり面積である。

チップサーミスタ１の抵抗値は、一対の導体部９の間隔、すなわちサーミスタ部７の厚み（一対の導体部９の対向方向での長さ）に比例し、一対の導体部９の重なり面積に反比例する。ところで、チップサーミスタ１では、サーミスタ部７と一対の導体部９とは、一対の導体部９の対向方向に直交する断面形状が一対の導体部９の対向方向にわたって同じであることから、一対の導体部９の重なり面積は、サーミスタ部７における一対の導体部９の対向方向に直交する断面の面積に相当することとなる。このため、チップサーミスタ１では、その抵抗値がサーミスタ部７の形状に支配されることとなり、抵抗値の特性ばらつきが生じ難い。

上述した製造方法によれば、サーミスタ部７の形状は、焼成により得られた積層体の切断により規定される。このため、チップサーミスタ１の抵抗値の特性ばらつきは、より一層生じ難い。

チップサーミスタ１では、一対の導体部９がサーミスタ部７の両側に配置された構成が採用されるため、サーミスタ素体に直接外部電極が接続される従来の構成に比べ、同一のチップサイズにおいて、低抵抗化を図ることもできる。また、サーミスタ部７の厚みなどを調整することで抵抗値を変えることができるので、抵抗値の調整範囲を広くすることができる。

チップサーミスタ１では、一対の導体部９がサーミスタ部７を挟み且つサーミスタ部７と接続されているため、チップサーミスタ１における熱を、導体部９を介して容易に放熱することができ、放熱性に優れたチップサーミスタ１を得ることができる。特に、サーミスタは元々、熱によって抵抗値が変わる特性を有しているため、放熱性が優れていることで、チップサーミスタ１では、熱応答性が向上し、より正確な検出が可能となる。また、チップサーミスタ１の定格電力を高く設定することが可能となり、チップサーミスタ１（サーミスタ部７）の自己発熱を抑制することができる。チップサーミスタ１の自己発熱が抑制されると、チップサーミスタ１により温度測定精度が向上する。

チップサーミスタ１を電子機器ＥＤに実装する際には、図７にも示されたように、導体部９が電子機器ＥＤに接続されることとなる。金属とガラス成分とを含有する導体部９は、一般、セラミックスからなるサーミスタ部７よりも軟らかい。したがって、機械的衝撃が電子機器ＥＤに加えられた場合でも、機械的衝撃は導体部９により吸収され、サーミスタ部７に伝わり難い。すなわち、チップサーミスタ１は、耐衝撃性に優れる。

ところで、チップ型電子部品をはんだ実装する際に、チップ立ち現象が生じることがある。これに対して、本実施形態では、サーミスタ部７と一対の導体部９とが、一対の導体部９の対向方向に直交する断面形状が一対の導体部９の対向方向にわたって同じであることから、電子機器ＥＤに実装する際に、溶融したはんだからチップサーミスタ１に作用する力がチップサーミスタ１の両端で不均一となり難く、また、不均一である場合でも立ち上がり難い。すなわち、チップサーミスタ１は、チップ立ち現象の発生を抑制することができる。

チップ型電子部品を電子機器にはんだ実装する場合、チップ型電子部品には熱衝撃が加わる。通常、端子電極は素体の外表面に形成され、また、素体はセラミックスにて構成される。したがって、熱衝撃が加わった場合、チップ型電子部品においては、端子電極が素体に比べて収縮し易い。この収縮応力は、端子電極の縁部周辺に集中し、当該端子電極の縁部周辺から素体にクラックが発生する懼れがある。また、チップ型電子部品が電子機器に実装された後、周囲の温度が急激に変化した場合に、素体、端子電極、はんだ、電子機器、各々の熱膨張係数差により応力吸収が不十分となり、同様に、端子電極の縁部周辺から素体にクラックが発生する懼れがある。これに対して、本実施形態では、上述したように、導体部９がサーミスタ部７よりも軟らかいことから、上述した応力を導体部９が吸収して、サーミスタ部７にクラックが発生するのを抑制することができる。すなわち、チップサーミスタ１は、耐熱衝撃性にも優れる。

本実施形態においては、サーミスタ部７と一対の導体部９とが、一対の導体部９の対向方向に直交する断面形状が一対の導体部９の対向方向にわたって同じであることから、外部電極を素体の外表面に形成したチップサーミスタに比して、低背化を図ることができる。したがって、図８にも示されたように、チップサーミスタ１は、ＥＰＤ技術に極めて適した電子部品である。

また、チップサーミスタ１の高さが素子の外表面に端子電極を形成した従来のチップサーミスタの高さと同等に設定された場合には、素体３の高さを高く設定することが可能となり、その分、素体３の強度が向上する。したがって、耐衝撃性などがより一層向上することとなる。

本実施形態では、各導体部９の外表面が、めっき電極５で覆われている。これにより、実装性にすぐれたチップサーミスタ１を得ることができる。めっき電極５の厚みは極めて薄いことから、上述したチップ立ち現象の発生抑制や低背化に関する効果に支障が生じることはない。

本実施形態では、サーミスタ部７は、一対の導体部９の対向方向が積層方向となるように層状に形成されている。これにより、サーミスタ部７の厚さがサーミスタ層８の積層数によって調整されることとなり、サーミスタ部７の厚さと比例関係にあるチップサーミスタ１の抵抗値を容易に調整することができる。また、サーミスタ層８の積層数でチップサーミスタ１の抵抗値が調整されることとなるので、各チップサーミスタ１における抵抗値のバラツキを容易に抑えることができ、特に、極小サイズとされた場合において、そのバラツキを顕著に抑制することができる。つまり、検出精度のよい極小サイズのチップサーミスタ１を容易に得ることができる。

本実施形態では、各導体部９は、一対の導体部９の対向方向が積層方向となるように層状に形成されている。これにより、各導体部９の長さ（一対の導体部９の対向方向における長さ）を導体層１０の積層数によって容易に調整することができる。特に、サーミスタ部７及び導体部９の両方を層状に形成するようにした場合、チップサーミスタ１全体の長さなどを容易に調整することができ、極小サイズとされた場合であっても、寸法精度のよいチップサーミスタ１を容易に得ることができる。

本実施形態では、サーミスタ部７の外表面が、絶縁層１１で覆われている。これにより、一対の導体部９が短絡するのを防ぐことができる。また、めっき電極５を形成する際に、めっき伸びなどが生じることなく、各めっき電極５を確実且つ容易に形成することができる。

以上、本発明の好適な実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。

サーミスタ部７の組成は、上述した組成に限られない。サーミスタ部７は、たとえば、ＢａＴｉＯ_３を主成分とし、副成分として希土類及びＰｂ、Ｓｒなどの金属酸化物を含む組成であってもよい。

本実施形態では、導体部９は、金属粉とガラス粉とを含有する第二グリーンシートを焼成することにより形成されているが、これに限られない。たとえば、導体部９は、上述した金属粉、ガラス粉、及び有機バインダなど含むスラリーをスクリーン印刷法などで付与することによって形成されてもよい。

めっき電極５は、第一層５ａと第二層５ｂとからなる二層構造とされているが、これに限られない。たとえば、めっき電極５は、Ｃｕめっきなどからなる一層構造とされていてもよい。

上述した実施形態及び変形例では、チップサーミスタ１として、ＮＴＣサーミスタを例にとって説明したが、本発明は、これに限定されない。本発明は、ＰＴＣ（Positive Temperature Coefficient）サーミスタなど他のチップサーミスタに適用してもよい。

１…チップサーミスタ、３…素体、５…めっき電極、７…サーミスタ部、８…サーミスタ層、９…導体部、１０…導体層、１１…絶縁層。

Claims (5)

1. 金属酸化物を主成分とするセラミックスからなるサーミスタ部と、
   金属とガラス成分とを含み且つ前記サーミスタ部を挟むように前記サーミスタ部の両側に配置されて前記サーミスタ部と接続されている一対の導体部と、を備え、
   前記サーミスタ部と前記一対の導体部とは、前記一対の導体部の対向方向に直交する断面形状が前記一対の導体部の対向方向にわたって同じであることを特徴とするチップサーミスタ。
2. 前記一対の導体部の外表面が、めっき層で覆われていることを特徴とする請求項１に記載のチップサーミスタ。
3. 前記サーミスタ部は、前記一対の導体部の前記対向方向が積層方向となるように層状に形成されていることを特徴とする請求項１又は２に記載のチップサーミスタ。
4. 前記一対の導体部それぞれは、前記一対の導体部の前記対向方向が積層方向となるように層状に形成されていることを特徴とする請求項１〜３のいずれか一項に記載のチップサーミスタ。
5. 前記サーミスタ部の外表面が、絶縁層で覆われていることを特徴とする請求項１〜４の何れか一項に記載のチップサーミスタ。

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