JP2012160512A - 半導体装置の製造方法および半導体装置 - Google Patents

Abstract

【課題】特性の良好な半導体装置を製造する。また、スループットを向上させ、製造コストを低減する。
【解決手段】開口部ＯＡ１および絶縁膜（２１、２３）上に銅のＣｕシード層２７を形成する工程と、Ｃｕシード層上に、フォトレジスト膜を形成する工程と、Ｃｕシード層上に、メッキ成長により銅膜３１ａを形成する工程と、銅膜上に、Ｎｉ膜３１ｂを形成する工程と、により、再配線３１を形成する。この後、再配線３１上の開口部（ＯＡ２、パッド領域）にＡｕ膜３３ｂを形成した後、フォトレジスト膜を除去し、Ｎｉ膜３１ｂに不動態化処理を施す。この後、再配線３１の形成領域以外のＣｕシード層２７をエッチングする。かかる工程によれば、Ｎｉ膜３１ｂの表面に不動態化膜３５が形成され、上記エッチングによるＮｉ膜３１ｂの膜減りを低減できる。また、膜減りを考慮したＮｉ膜の厚膜化による基板の歪みによる不具合を低減できる。
【選択図】図１１

Description

本発明は、半導体装置の製造方法および半導体装置に関し、特に、Ｃｕ−Ｎｉ配線を有する半導体装置の製造方法、およびＣｕ−Ｎｉ配線を有する半導体装置の構成に適用して有効な技術に関する。

半導体装置は、半導体基板上に形成されたＭＩＳＦＥＴなどの半導体素子と、この半導体素子の上方に形成された多層の配線を有する。そして、最上層配線上には、例えば、Ｃｕ−Ｎｉ配線よりなる再配線が形成される。この再配線の一端は、最上層配線と接続される接続部となり、再配線の他端はパッド領域となる。このように、再配線は、最上層配線の端部と半導体チップの所定の位置のパッド領域とを接続する役割を果たす。

例えば、下記特許文献１（特開２００５−３８９３２号公報）には、再配線層を有する半導体装置が開示され、この再配線層の形成に際し、次のような（１）〜（５）に示す工程を有する半導体装置の製造技術が開示されている（特に、特許文献１の[００７２]〜[００７７]段落参照）。

（１）下地金属層[６ｂ]上に第１の感光性樹脂を塗布し、露光および現像により、主導体層[６ａ]形成部分を除く部分に第１の感光性レジスト[１１ａ]を形成する[図２（ｄ）]。第１の感光性レジスト[１１ａ]の形成後、仮硬化を行う[図２（ｅ）]。

（２）第１の感光性レジスト[１１ａ]を利用して、主導体層[６ａ]を形成する。具体的には、第１の感光性レジスト[１１ａ]の開口部に、例えば、硫酸銅からなる銅メッキ液を用いて電解メッキを行うことにより、Ｃｕからなる主導体層[６ａ]を形成する[図２（ｆ）]。その後、感光性レジスト[１１ａ]を除去する[図２（ｇ）]。

（３）主導体層[６ａ]上に、第２の感光性樹脂を塗布し、露光および現像により、金属柱[９]を形成するために露出される主導体層[６ａ]の一部分を除く主導体層[６ａ]の上面、もしくは表面のみが露出されるように、第２の感光性レジスト[１１ｂ]を形成する。その後、仮硬化を行う[図２（ｈ）]。

（４）そして、第２の感光性レジスト[１１ｂ]を利用して、金属層[７]を形成する。具体的には、第２の感光性レジスト[１１ｂ]の開口部に、例えば、電解メッキ法により膜厚１μｍ〜３μｍのＮｉ層を形成する。その後、剥離液により第２の感光性レジスト[１１ｂ]を除去する[図３（ｉ）]。

（５）次に、例えば、過硫酸アンモニウムを主成分とするエッチング液、および、過酸化水素水や無機アンモニアを主成分とし、望ましくは主導体層[６ａ]に表面保護層を一時的に形成しエッチング液から保護する役割を有する添加剤を含むエッチング液を用いて、次の処理を行う。再配線層部分以外、すなわち、金属層[７]が形成されていない部分の下地金属層[６ｂ]およびこの部分の下に位置するバリアメタル層[５]をエッチングにより除去する[図３（ｊ）]。なお、[カッコ]内は、特許文献１中に記載の符号または図面番号である。

特開２００５−３８９３２号公報

本発明者は、上記のような再配線を有する半導体装置の研究・開発に従事している。この再配線として、下層に銅膜（Ｃｕ）を、その上層にニッケル膜（Ｎｉ）を用いたＣｕ−Ｎｉ再配線を採用し、これらの金属膜をメッキ法により形成している。

しかしながら、追って詳細に説明するように、金属膜のメッキ法による成膜時に形成されるＣｕシード層のエッチングの際、Ｃｕ−Ｎｉ再配線のＮｉ膜がエッチングされ、Ｎｉ膜の膜減りが生じるという問題が生じた。

さらに、Ｎｉ膜の膜べりを考慮して、あらかじめＮｉ膜を厚く形成した場合、Ｎｉ膜の応力により基板（半導体装置）に歪みが生じ、製造工程における不具合や、素子特性に与える影響が懸念されるという問題があった。

そこで、本発明の目的は、特性の良好な半導体装置の製造方法を提供することにある。また、半導体装置の製造工程のスループットを向上させることにある。また、製造コストを低減することができる半導体装置の製造方法を提供することにある。

また、本発明の他の目的は、特性の良好な半導体装置を提供することにある。また、製造コストを低減することができる半導体装置を提供することにある。

本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本願において開示される発明のうち、代表的な実施の形態に示される半導体装置の製造方法は、次の（ａ）〜（ｆ）の工程を有する。（ａ）は、基板の上方に導電性膜よりなる第１配線を形成する工程である。（ｂ）は、上記第１配線上に、上記第１配線の第１領域を露出する第１絶縁膜を形成する工程である。（ｃ）は、上記第１配線の上記第１領域から上記第１絶縁膜上に延在する第２配線を形成する工程である。また、この（ｃ）工程は、（ｃ１）上記第１領域および上記第１絶縁膜上に銅を主成分とする第１銅膜を形成する工程と、（ｃ２）上記第１銅膜上に、上記第２配線の形成領域を開口した第１マスク膜を形成する工程と、を有する。さらに、（ｃ３）上記第２配線の形成領域の上記第１銅膜上に、メッキ成長により銅を主成分とする第２銅膜を形成する工程と、（ｃ４）上記第２銅膜上に、ニッケルを主成分とする第１ニッケル膜を形成する工程と、を有し、これにより、上記第１銅膜、上記第２銅膜および上記ニッケル膜よりなる上記第２配線を形成する工程である。（ｄ）は、上記第２配線上のパッド領域に金を主成分とする金膜を形成する工程である。（ｅ）は、上記（ｄ）工程の後、上記第１マスク膜を除去し、上記第１ニッケル膜に不動態化処理を施すことにより、上記第１ニッケル膜の表面にニッケルの不動態化膜を形成する工程である。（ｆ）は、上記（ｅ）工程の後、前記第１銅膜をエッチングする工程である。

本願において開示される発明のうち、代表的な実施の形態に示される半導体装置の製造方法は、次の（ａ）〜（ｇ）の工程を有する。（ａ）は、基板の上方に第１導電性膜を形成する工程である。（ｂ）は、上記第１導電性膜上に、上記第１導電性膜の第１領域を露出する第１絶縁膜を形成する工程である。（ｃ）は、上記第１導電性膜の第１領域および上記第１絶縁膜上に位置する第２導電性膜を形成する工程である。また、この（ｃ）工程は、（ｃ１）上記第１領域および上記第１絶縁膜上に銅を主成分とする第１銅膜を形成する工程と、（ｃ２）上記第１銅膜上に、上記第２導電性膜の形成領域を開口した第１マスク膜を形成する工程と、を有する。さらに、（ｃ３）上記第２導電性膜の形成領域の上記第１銅膜上に、メッキ成長により銅を主成分とする第２銅膜を形成する工程と、（ｃ４）上記第２銅膜上に、ニッケルを主成分とするニッケル膜を形成する工程と、を有し、これにより、上記第１銅膜、上記第２銅膜および上記ニッケル膜よりなる上記第２導電性膜を形成する工程である。（ｄ）は、上記（ｃ）工程の後、上記第１マスク膜を除去し、上記ニッケル膜に不動態化処理を施すことにより、上記ニッケル膜の表面にニッケルの不動態化膜を形成する工程である。（ｅ）は、上記（ｄ）工程の後、上記第１銅膜をエッチングする工程である。（ｆ）は、上記第２導電性膜のパッド領域上の上記不動態化膜を除去する工程である。（ｇ）は、上記（ｆ）工程の後、上記パッド領域に、金を主成分とする金膜を形成する工程である。

本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、次の（ａ）〜（ｅ）の構成を有する。（ａ）は、基板の上方に配置された導電性膜よりなる第１配線である。（ｂ）は、上記第１配線上に配置され、上記第１配線の第１領域を露出する開口部を有する第１絶縁膜である。（ｃ）は、上記導電性膜の第１領域から上記第１絶縁膜上に延在する第２配線であって、（ｃ１）銅を主成分とする銅膜と、（ｃ２）上記銅膜上に配置され、ニッケルを主成分とする第１ニッケル膜とを有する第２配線である。（ｄ）は、上記第２配線のパッド領域上であって、上記第１ニッケル膜上に配置された金を主成分とする金膜である。（ｅ）は、上記第２配線の上記第１ニッケル膜上に配置されたニッケルの不動態化膜である。そして、上記第１ニッケル膜の表面に上記不動態膜と上記金膜とが形成されている。

本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、次の（ａ）〜（ｆ）の構成を有する。（ａ）は、基板の上方に配置された第１導電性膜である。（ｂ）は、上記第１導電性膜上に配置され、上記第１導電性膜の第１領域を露出する開口部を有する第１絶縁膜である。（ｃ）は、上記第１導電性膜の第１領域および上記第１絶縁膜上に配置された第２導電性膜であって、（ｃ１）銅を主成分とする銅膜と、（ｃ２）上記銅膜上に配置され、ニッケルを主成分とするニッケル膜とを有する上記第２導電性膜である。（ｄ）は、上記第２導電性膜のパッド領域を開口する第２絶縁膜である。（ｅ）は、上記第２導電性膜のパッド領域上であって、上記ニッケル膜の上方に配置されたバンプ電極である。（ｆ）は、上記ニッケル膜と上記第２絶縁膜とに挟まれた領域に配置されたニッケルの不動態化膜である。

本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。また、半導体装置の製造コストを低減することができる。

本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。また、半導体装置の製造工程において、スループットを向上させることができる。また、半導体装置の製造工程において、製造コストを低減することができる。

実施の形態１の半導体装置の構成を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図２に続く工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図３に続く工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部平面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図４に続く工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図６に続く工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部平面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図７に続く工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図９に続く工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１０に続く工程を示す要部断面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１１に続く工程を示す要部断面図である。 実施の形態２の半導体装置の構成を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図１４に続く工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図１５に続く工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図１６に続く工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図１７に続く工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図１８に続く工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図１９に続く工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図２０に続く工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図２１に続く工程を示す要部断面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図であって、図２２に続く工程を示す要部断面図である。 実施の形態２の半導体装置の他の構成を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図２５に続く工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図２６に続く工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図２７に続く工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図２８に続く工程を示す要部断面図である。 実施の形態３の半導体装置の製造工程を示す要部断面図であって、図２９に続く工程を示す要部断面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置の構成と製造方法について詳細に説明する。図１は、本実施の形態の半導体装置の構成を示す要部断面図である。図２〜図１２は、本実施の形態の半導体装置の製造工程を示す要部断面図または要部平面図である。

[構造説明]
まず、図１を参照しながら本実施の形態の半導体装置の特徴的な構成について説明する。

図１に示すように、本実施の形態の半導体装置は、半導体基板（基板）１上に形成された半導体素子として、例えばｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎを有する。かかるＭＩＳＦＥＴの他、他の素子、例えば、容量素子、抵抗素子やメモリセルなど、種々の素子を有していてもよい。

これらＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor、電界効果トランジスタ）上には、層間絶縁膜ＩＤ１が配置されている。また、上記ＭＩＳＦＥＴのソース・ドレイン領域（３ｎ、３ｐ）上には、プラグＰ１を介して第１層配線Ｍ１が配置されている。さらに、第１層配線Ｍ１上には、第２層配線Ｍ２が形成されている。第１層配線Ｍ１と第２層配線Ｍ２との間は、プラグＰ２により電気的に接続され、プラグＰ２以外の領域は層間絶縁膜ＩＤ２により電気的に絶縁されている。

第１層配線Ｍ１および第２層配線Ｍ２は、アルミニウム（Ａｌを主成分とする導電性膜）よりなる配線である。主成分とは、少なくとも５０％以上の組成比で混合されている成分をいう。

この第２層配線（最上層配線）Ｍ２上には保護絶縁膜（２１、２３、絶縁膜）が形成され、保護絶縁膜の開口部（ここでは、第１の保護絶縁膜２１の開口部）ＯＡ１から第２層配線（Ａｌ膜）Ｍ２が露出している。

この露出部（開口部ＯＡ１、第１パッド領域）から保護絶縁膜（２１、２３）上に再配線３１が配置されている。この再配線３１は、上記露出部（開口部ＯＡ１、第１パッド領域）を半導体基板（半導体チップ）上の所望の領域まで引き回す役割を果たす。このように、再配線３１を用い、再配線３１の端部をパッド領域Ｐｄ（開口部ＯＡ２、第２パッド領域）とすることで、配線基板などの外部接続端子と半導体基板（半導体チップ）との電気的接続を容易に図ることができる。

この再配線３１は、銅膜（Ｃｕを主成分とする導電性膜）３１ａと、ニッケル膜（Ｎｉを主成分とする導電性膜）３１ｂとの積層膜（Ｃｕ−Ｎｉ配線）よりなる。Ｃｕ膜３１ａは、下層のシード層である銅薄膜よりメッキ成長された膜であり、Ｃｕ膜３１ａの下層にはシード層（図１においては図示せず。図１２参照）が配置されている。また、シード層の下部には、バリア膜（図１においては図示せず。図１２参照）が配置されている。なお、Ｎｉ膜３１ｂは、上記Ｃｕ膜３１ａ上にメッキ成長された膜である。なお、以降、シード層（シード膜）２７をＣｕシード層２７ということがある。また、このＣｕシード層および上記バリア膜も導電性を有するため、再配線３１に含まれると考えることができる。

また、上記再配線３１の端部上には、パッドパターン３３が配置されている。パッドパターン３３は、ワイヤＷとの接続を図るための下地層（パッド領域の下地層）であり、このパッドパターン３３の表面が、パッド領域（ワイヤとの接続部、外部接続端子との接続部）Ｐｄとなる。このパッドパターン３３は、ニッケル膜（Ｎｉを主成分とする導電性膜）３３ａと金膜（Ａｕを主成分とする導電性膜）３３ｂの積層膜よりなる。

このパッドパターン３３の形成領域は、再配線３１の端部領域より大きく、再配線３１の端部領域の外周を含む領域である（図８参照）。よって、パッドパターン３３は、再配線３１の端部領域の上面のみならず、その側面を覆うように配置される（図１参照）。かかる構成により、再配線３１とパッドパターン３３の接触面積が大きくなり、パッドパターン３３の剥がれを低減することができる。

ここで、本実施の形態の半導体装置の特徴的な構成として、再配線３１を構成するＮｉ膜３１ｂの表面のうち、パッドパターン３３（パッド領域Ｐｄ、開口部ＯＡ２）の形成領域以外の領域に、Ｎｉの不動態化膜３５が配置されている。また、パッドパターン３３を構成するＮｉ膜３３ａの表面のうち、Ａｕ膜３３ｂで覆われていない領域、即ち、Ｎｉ膜３３ａの側面（露出領域、露出面）にも、Ｎｉの不動態化膜３５が配置されている。

Ｎｉの不動態化膜３５とは、Ｎｉの酸化膜（ＮｉｘＯｙ）であり、不動態化処理により形成される膜である。不動態化処理としては、例えば、ニッケル膜と酸化性の溶液とを接触させる処理によりなされる。酸化性の溶液は、例えば、過酸化水素水を含有する溶液（処理液）であり、より具体的には、アンモニアと過酸化水素水を含有する溶液（アンモニア過水）が、ニッケルの不動態化処理液として好適に用いられる。また、ニッケル膜を酸化性雰囲気中でプラズマ処理することによってニッケル膜を不動態化することができる。

上記Ｎｉの不動態化膜は、酸化膜であるが、Ｎｉの自然酸化膜とは異なり、緻密で安定な膜である。よって、Ｎｉの自然酸化膜は、Ｎｉの不動態化膜よりエッチングされやすく、例えば、上記アンモニア過水をエッチング液として用いてエッチングした場合、Ｎｉの自然酸化膜のエッチングレート（エッチング速度）は、Ｎｉの不動態化膜のエッチングレートの１００倍以上である。即ち、Ｎｉの不動態化膜のエッチングレートは、Ｎｉの自然酸化膜のエッチングレートの１００分の１以下である。また、上記Ｎｉの不動態化膜は、Ｎｉの自然酸化膜とは異なり、緻密で安定な膜であるため、硫酸や塩酸等の強い酸を用いても溶解し難い。

このように、Ｎｉの不動態化膜３５を配置することで、Ｎｉ膜３１ｂの耐食性が高まる。また、後述の製造工程で詳細に説明するように、Ｃｕシード層２７をエッチングする際のＮｉ膜３１ｂの膜減りを低減することができる。よって、Ｎｉ膜３１ｂをあらかじめ薄く形成することができ、下層の配線や素子（ＭＩＳＦＥＴ）等に加わる応力を低減することができる。

また、パッドパターン３３（パッド領域Ｐｄ）上には、後述する配線基板の外部接続端子との電気的接続を図るためのワイヤ（導電性部材）Ｗが配置されている。

[製造方法説明]
次いで、図１〜図１２を参照しながら、本実施の形態の半導体装置の製造工程を説明するとともに、当該半導体装置の構成をより明確にする。

まず、図１に示すような半導体素子（ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ）の上方に複数の配線（Ｍ１、Ｍ２）が形成された半導体基板１を準備する。

[Ｑｎ、Ｑｐ形成工程]
半導体素子（ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ）の形成方法に制限はないが、例えば、以下に示す工程により、これらを形成することができる（図１参照）。

例えばｐ型の単結晶シリコンからなる半導体基板１をエッチングすることにより溝を形成し、溝の内部に絶縁膜として例えば酸化シリコン膜を埋め込むことにより素子分離領域２を形成する。この素子分離領域２により、ｎチャネル型ＭＩＳＦＥＴＱｎが形成される活性領域およびｐチャネル型ＭＩＳＦＥＴＱｐが形成される活性領域が区画される。

次いで、半導体基板１のｎチャネル型ＭＩＳＦＥＴＱｎが形成される活性領域にｐ型不純物をイオン打ち込みした後、熱処理により不純物を拡散させることにより、ｐ型ウエルを形成する。また、半導体基板１のｐチャネル型ＭＩＳＦＥＴＱｐが形成される活性領域にｎ型不純物をイオン打ち込みした後、熱処理により不純物を拡散させることにより、ｎ型ウエルを形成する。次いで、例えば、半導体基板１（ｐ型ウエルおよびｎ型ウエル）の表面を熱酸化することにより、ゲート絶縁膜を形成する。

次いで、ゲート絶縁膜上に、例えば導電性膜として、不純物をドープした多結晶シリコン膜を堆積し、さらに、その上部に、絶縁膜として例えば窒化シリコン膜を堆積する。次いで、窒化シリコン膜をエッチングした後、この窒化シリコン膜をマスクとして多結晶シリコン膜をエッチングすることにより、ゲート電極Ｇを形成する。このように、所望の形状の膜（マスク膜、フォトレジスト膜）をマスクとして、下層の膜を選択的に除去する工程を「パターニング」という。

次いで、ゲート電極Ｇの両側のｐ型ウエルにｎ型不純物をイオン打ち込みすることによってｎ⁻型半導体領域を形成し、ゲート電極Ｇの両側のｎ型ウエルにｐ型不純物をイオン打ち込みすることによってｐ⁻型半導体領域を形成する。

次いで、半導体基板１の全面上に絶縁膜として例えば窒化シリコン膜を堆積した後、異方的にエッチングすることによって、ゲート電極Ｇの側壁にサイドウォールスペーサを形成する。

次いで、ゲート電極Ｇおよびサイドウォールスペーサをマスクにｐ型ウエルにｎ型不純物をイオン打ち込みすることによってｎ⁻型半導体領域よりも不純物濃度の高いｎ^＋型半導体領域を形成し、ゲート電極Ｇおよびサイドウォールスペーサをマスクにｎ型ウエルにｐ型不純物をイオン打ち込みすることによってｐ⁻型半導体領域よりも不純物濃度の高いｐ^＋型半導体領域を形成する。

以上の工程により、ｎ⁻型半導体領域およびｎ^＋型半導体領域よりなるＬＤＤ（Lightly Doped Drain）構造のソース・ドレイン領域３ｎを備えたｎチャネル型ＭＩＳＦＥＴＱｎ、およびｐ⁻型半導体領域およびｐ^＋型半導体領域よりなるＬＤＤ構造のソース・ドレイン領域３ｐを備えたｐチャネル型ＭＩＳＦＥＴＱｐが形成される（図１参照）。

[Ｍ１、Ｍ２形成工程]
複数の配線（Ｍ１、Ｍ２）の形成方法に制限はないが、例えば、以下に示す工程により、これらを形成することができる（図１参照）。

まず、図１に示すｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ上に、絶縁膜として例えば酸化シリコン膜をＣＶＤ（Chemical Vapor deposition）法などで堆積する。その後、必要に応じて、酸化シリコン膜の表面を化学的機械研磨（ＣＭＰ；Chemical Mechanical Polishing）法などで研磨してその表面を平坦化することによって層間絶縁膜ＩＤ１を形成する。

次いで、層間絶縁膜ＩＤ１をパターニングすることにより、ソース・ドレイン領域３ｎ、３ｐ上に、それぞれコンタクトホール（接続孔）を形成する。次いで、コンタクトホール内を含む層間絶縁膜ＩＤ１上に、導電性膜として例えば、タングステン（Ｗ）膜をＣＶＤ法などで堆積し、このＷ膜を層間絶縁膜ＩＤ１が露出するまでＣＭＰ法などにより研磨することによって、コンタクトホール内に導電性膜を埋め込む。この工程により、プラグ（接続部、コンタクトプラグ）Ｐ１が形成される。なお、Ｗ膜の下層に、例えば窒化チタン（ＴｉＮ）膜またはチタン（Ｔｉ）膜等よりなる単層膜又はこれらの積層膜からなるバリア膜を設けてもよい。

次いで、プラグＰ１上を含む層間絶縁膜ＩＤ１上に、バリア膜（図示せず）として例えばＴｉＮ膜をスパッタリング法などにより形成する。次いで、バリア膜上に、Ａｌ膜をスパッタリング法などにより形成する。次いで、Ａｌ膜上に、反射防止膜（図示せず）としてＴｉＮ膜をスパッタリング法などにより形成する。

次いで、バリア膜、Ａｌ膜および反射防止膜の積層膜をパターニングすることにより、第１層配線Ｍ１を形成する。なお、上記コンタクトホールを形成後、コンタクトホール内を含む層間絶縁膜ＩＤ１上に、上記積層膜を形成した後、パターニングすることにより、プラグＰ１と第１層配線Ｍ１を同時に形成してもよい。上記工程により、Ａｌを主成分とする第１層配線Ｍ１が形成される。なお、ＴｉＮ膜は、導電性を有するため、ＴｉＮ膜／Ａｌ膜／ＴｉＮ膜の積層膜を第１層配線Ｍ１として扱ってもよい。

次いで、第１層配線Ｍ１上に、絶縁膜として例えば酸化シリコン膜をＣＶＤ法などで堆積し、その後、必要に応じて、酸化シリコン膜の表面を研磨することによって層間絶縁膜ＩＤ２を形成する。

次いで、層間絶縁膜ＩＤ２をエッチングすることにより、第１層配線Ｍ１上にコンタクトホールを形成する。次いで、プラグＰ１と同様に、コンタクトホール内に導電性膜を埋め込むことにより、プラグＰ２を形成する。

次いで、プラグＰ２上を含む層間絶縁膜ＩＤ２上に、第１層配線Ｍ１と同様に、ＴｉＮ膜／Ａｌ膜／ＴｉＮ膜の積層膜を形成し、パターニングすることにより第２層配線Ｍ２を形成する。

[保護絶縁膜、再配線およびパッドパターン形成工程]
次いで、第２層配線Ｍ２上に保護絶縁膜（２１、２３、絶縁膜）および再配線３１等を形成する。この工程を、図２〜図１２を参照しながら説明する。図２〜図１２においては、図１に示す半導体装置の最上層配線（ここでは、第２層配線Ｍ２）および再配線３１の開口部ＯＡ１の近傍の領域を詳細に示してある。なお図２〜図１２においては、図面を見やすくするため、第２層配線Ｍ２を、図１に示す第２層配線Ｍ２より短く表示してある。

まず、図２に示すように、第２層配線Ｍ２および層間絶縁膜ＩＤ２上に、第１の保護絶縁膜２１として、例えば、酸化シリコン膜および窒化シリコン膜の積層膜を形成する。例えば、酸化シリコン膜をＣＶＤ法などで堆積した後、酸化シリコン膜の上部に窒化シリコン膜をＣＶＤ法などで堆積することにより、上記積層膜を形成することができる。

次いで、第１の保護絶縁膜２１上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を、露光・現像することにより開口部ＯＡ１のフォトレジスト膜を除去する。次いで、残存するフォトレジスト膜をマスクに、第１の保護絶縁膜（酸化シリコン膜および窒化シリコン膜の積層膜）２１をエッチングすることにより、第１の保護絶縁膜２１に開口部ＯＡ１を形成する。なお、開口部ＯＡ１に位置する反射防止膜もエッチングすることが好ましい。よって、この開口部（第１パッド領域）ＯＡ１からは、第２層配線Ｍ２を構成するＡｌ膜が露出する。

このように、上記開口部ＯＡ１は、第２層配線（Ａｌ膜）Ｍ２の露出部（露出領域）と対応し、第２層配線（Ａｌ膜）Ｍ２と再配線３１との接続部（接続領域）となる。

次いで、上記フォトレジスト膜を除去した後、開口部ＯＡ１上を含む第１の保護絶縁膜２１上に、第２の保護絶縁膜２３として、例えば、感光性ポリイミド膜（ＰＩＱ膜：Polyimide- isoindoloquinazolinedion膜）を塗布する。次いで、感光性ポリイミド膜を、露光・現像することにより少なくとも開口部ＯＡ１を含む領域の感光性ポリイミド膜を除去する。この工程により、開口部ＯＡ１から第２層配線（Ａｌ膜）Ｍ２が再び露出する。次いで、熱処理（キュア処理）を施すことにより、感光性ポリイミド膜を硬化させる。

次いで、図３に示すように、上記開口部ＯＡ１上を含む第２の保護絶縁膜２３上に、例えばクロム（Ｃｒ）膜からなるバリア膜２５をスパッタリング法などにより堆積し、さらに、バリア膜２５上に、電解メッキ用のＣｕシード層２７として銅の薄膜（銅膜）をスパッタリング法などで形成する。

次いで、図４に示すように、Ｃｕシード層２７上にフォトレジスト膜ＰＲ１を塗布し、フォトレジスト膜ＰＲ１を、露光・現像することにより再配線形成領域Ａ３１のフォトレジスト膜ＰＲ１を除去する。図５に示すように、再配線形成領域Ａ３１は、幅Ｗ１で長さＬの略矩形の形状である。この再配線形成領域Ａ３１は、開口部ＯＡ１を含む領域である。次いで、残存するフォトレジスト膜（マスク膜）ＰＲ１の内部、即ち、再配線形成領域Ａ３１のＣｕシード層２７上に、Ｃｕ膜（銅膜）３１ａを電解メッキ法により形成する。次いで、上記フォトレジスト膜ＰＲ１の内部、即ち、再配線形成領域Ａ３１のＣｕ膜３１ａ上に、Ｎｉ膜（ニッケル膜）３１ｂを電解メッキ法により形成する。その結果、図６に示すように、Ｃｕ膜３１ａとＮｉ膜３１ｂとの積層膜が形成される。なお、Ｃｕ膜３１ａの膜厚は、例えば、８．０μｍ程度である。また、Ｎｉ膜３１ｂの膜厚は、例えば、１０ｎｍ〜３．５μｍ程度より好ましくは３．０μｍ以下である。

Ｃｕは低抵抗であり、Ｃｕ膜３１ａを再配線３１に用いて好適である。また、Ｎｉ膜３１ｂをＣｕ膜３１ａ上に形成することで、Ｃｕ膜３１ａを保護でき、Ｃｕ膜３１ａの耐食性を向上することができる。また、Ｃｕ膜３１ａのエレクトロマイグレーションを低減することができる。

次いで、図７〜図９に示すように、再配線３１の端部上に、パッドパターン３３を形成する。パッドパターン３３は、例えば、次の工程で形成する。まず、図７に示すように、再配線形成領域Ａ３１を含むフォトレジスト膜ＰＲ１上にフォトレジスト膜（マスク膜）ＰＲ２を塗布し、フォトレジスト膜ＰＲ２を、露光・現像することによりのパッドパターン形成領域ＯＡ２のフォトレジスト膜ＰＲ２を除去する。この際、パッドパターン形成領域（開口部）ＯＡ２において、フォトレジスト膜ＰＲ２の下層のフォトレジスト膜ＰＲ１も除去される。

即ち、図８に示すように、パッドパターン形成領域（パッド領域）ＯＡ２は、再配線形成領域Ａ３１の端部領域上に配置される。再配線形成領域Ａ３１の端部領域を幅Ｗ１および長さＬ１の領域（図８の斜線部）とすると、パッドパターン形成領域ＯＡ２は、端部領域より一回り大きい。具体的には、略矩形状の上記端部領域の３辺において幅α分だけ広く設定されている。言い換えれば、上記端部領域とその外周（幅α分）を含み、幅が、（Ｗ１＋２α）で、長さが、（Ｌ１＋α）の領域となっている。

次いで、図９に示すように、残存するフォトレジスト膜ＰＲ２の内部、即ち、パッドパターン形成領域ＯＡ２のＮｉ膜３１ｂ上（その表面のみならず、側面も含む）に、Ｎｉ膜（ニッケル膜）３３ａを電解メッキ法により形成する。次いで、上記フォトレジスト膜ＰＲ２の内部、即ち、パッドパターン形成領域Ａ３３のＮｉ膜３３ａ上（その表面のみならず、側面も含む）に、Ａｕ膜３３ｂを電解メッキ法により形成する。Ｎｉ膜３３ａの膜厚は、例えば、０．１〜１μｍ程度である。また、Ａｕ膜３３ｂの膜厚は、例えば、１〜３μｍ程度である。

このように、パッドパターン形成領域ＯＡ２を、再配線形成領域Ａ３１の端部領域より一回り大きく形成することで（図８参照）、パッドパターン形成領域Ａ３３において、再配線形成領域Ａ３１の端部領域の３辺に接する側面（側壁）がパッドパターン３３により覆われる（図８および図９参照）。よって、再配線３１とパッドパターン３３の接触面積が大きくなり、これらの密着性が向上する。言い変えれば、パッドパターン３３の剥離を低減することができる。

次いで、図１０に示すように、フォトレジスト膜ＰＲ１、ＰＲ２を除去する。その結果、再配線形成領域Ａ３１およびパッドパターン形成領域ＯＡ２においては、Ｎｉ膜３１ｂおよびＡｕ膜３３ｂの表面と、Ｃｕ膜３１ａ、Ｎｉ膜３１ｂ、Ａｕ膜３３ｂおよびＮｉ膜３３ａの側面とが露出する。また、再配線形成領域Ａ３１以外の領域において、Ｃｕシード層２７が露出する。

次いで、図１１に示すように、再配線３１およびパッドパターン３３を構成するＮｉ膜（３１ｂ、３３ａ）に対し、不動態化処理を施す。例えば、半導体基板１をアンモニアと過酸化水素水とを含有する処理液（アンモニア過水）に浸漬し、Ｎｉ膜（３１ｂ、３３ａ）と処理液とを接触させることにより、Ｎｉ膜（３１ｂ、３３ａ）の露出面において不動態化反応（酸化反応）を生じさせ、Ｎｉの不動態化膜３５を形成する。この際、処理液を室温（２５℃）以上に加熱する、より好ましくは５０℃以上に加熱すれば、不動態化反応を促進させることができ好適である。

不動態化処理のための処理液としては、アンモニア過水以外の過水（過酸化水素水を含有する処理液）を用いても良い。他の過水として、硫酸過水（硫酸と過酸化水素水とを含有する処理液）を用いてもよい。但し、硫酸過水は、Ｃｕ膜（３１ａ）をエッチングし得るため、アンモニア過水を用いる方がより好ましい。

また、不動態化処理として、プラズマ酸化法を用いてもよい。即ち、酸化性雰囲気（例えば、酸素を含有する雰囲気）中でプラズマを生じさせ、その内部に半導体基板１を配置し、酸素プラズマ（酸素ラジカル）とＮｉ膜（３１ｂ、３３ａ）とを反応させることにより、Ｎｉ膜（３１ｂ、３３ａ）の露出面に、Ｎｉの不動態化膜３５を形成してもよい。また、酸素を含んだ雰囲気中（窒素の中に酸素が微量（１％以下）に含まれた雰囲気）で１５０℃〜４００℃の範囲で酸化アニールし不動態化膜３５を形成してもよい。

次いで、図１２に示すように、ウエットエッチングにより、再配線形成領域Ａ３１以外の領域のＣｕシード層２７と、その下層のバリア膜（Ｃｒ膜）２５とを順次除去する。

Ｃｕシード層２７のエッチングは、例えば、硫酸過水（硫酸と過酸化水素水とを含有する溶液）または硝酸過水（硝酸と過酸化水素水とを含有する溶液）を含有するエッチング液を用いて行われる。Ｃｕシード層２７を除去した後、バリア膜（Ｃｒ膜）２５を、例えば、過マンガン酸カリウムを含有する溶液を用いてエッチングする。なお、バリア膜としてＴｉ系の膜（ＴｉＮ膜またはＴｉ膜よりなる単層膜又はこれらの積層膜）を用いた場合には、アンモニア過水によりエッチングすることができる。

ここで、上記Ｃｕシード層２７のエッチング液としては、硫酸過水または硝酸過水などが使用され、Ｃｕのみならず、Ｎｉも溶解してしまう。しかしながら、本実施の形態おいては、Ｎｉ膜（３１ｂ、３３ａ）の表面に、Ｎｉの不動態化膜３５が形成されているため、Ｎｉ膜（３１ｂ、３３ａ）のエッチング（膜減り）を防止することができる。

その結果、次の効果を奏する。

（１）Ｎｉ膜（３１ｂ、３３ａ）のエッチングを防止することで、Ｎｉ膜（３１ｂ、３３ａ）を当初から薄く成膜することができ、コストを抑えることができる。

（２）Ｎｉ膜（３１ｂ、３３ａ）の膜減り（例えば、本発明者の検討によれば、０．８μｍ程度）を考慮して、Ｎｉ膜（３１ｂ、３３ａ）を厚く（例えば、１．０μｍ程度）形成した場合、当該膜の応力（膜応力）が大きくなり、半導体基板１に歪みが生じる。その結果、Ｎｉ膜３１ｂの成膜から上記Ｃｕシード層２７のエッチング工程までの間の、露光工程などの処理工程や、処理装置間の搬送工程などにおいて、半導体基板１の固定や搬送にエラーが生じる。その結果、製造工程のスループット（throughput、単位時間あたりの処理能力）が低下する。また、歪みが大きい場合には、不良となり、製造歩留まりが低下する。また、下層の半導体素子（例えば、Ｑｎ、Ｑｐなど）の特性の劣化や、配線（例えば、Ｍ１、Ｍ２）の断線などにも繋がり得る。これに対し、本実施の形態においては、上記のとおり、Ｎｉ膜（３１ｂ、３３ａ）をあらかじめ薄く成膜することができるため、上記不具合を回避することができる。

また、エッチングばらつきなどを考慮して、膜減り量を多めに設定する場合においては、Ｃｕシード層２７のエッチング工程の後において残存するＮｉ膜の膜厚も所望の膜厚より大きくなる。その結果として、以降の工程においても、膜応力が大きい状態が継続する。よって、以降の工程、例えば、後述するプローブテスト工程やレーザー救済工程（ヒューズプログラミング工程）において、半導体基板１の固定（例えば、吸着固定）や搬送にエラーが生じ得る。このような場合も、製造工程のスループットが低下する。

これに対し、本実施の形態においては、Ｎｉ膜（３１ｂ、３３ａ）の膜厚を最適化することが可能であり、製造工程のスループットを向上させることができ、また、Ｎｉ膜（３１ｂ、３３ａ）の膜応力を低減することにより、半導体装置の特性を向上させることができる。

（３）また、パッドパターン３３の側面にもＮｉの不動態化膜３５が形成されているため（図１１参照）、Ｎｉ膜３３ａのサイドエッチングを低減することができる。即ち、Ｎｉの不動態化膜３５が形成されていない場合には、パッドパターン３３のＮｉ膜３３ａの側面が硫酸過水または硝酸過水に晒されるため、上記側面からＮｉ膜のエッチング（侵食）が進行する。この侵食部が基点となりパッドパターン３３が剥がれやすくなる。特に、パッドパターン３３は、パターン面積が小さいため剥がれやすい。これに対し、本実施の形態においては、Ｎｉ膜３３ａのサイドエッチングを低減することができ、パッドパターン３３の剥がれを低減することができる。

[プローブテストおよびヒューズプログラミング工程]
この後、必要に応じて、パッドパターン３３を利用して、半導体装置の動作テストを行う。このように、半導体装置の製造工程の前工程（ダイシング前、ウエハ状態）において、半導体装置（集積回路）などの良否を判定することを「ウエハテスト」と言う。

このウエハテストとして、例えば、パッドパターン３３に対応したプローブ針が設けられたプローブカードを用いて行う、「プローブテスト」がある。このプローブ針を介してパッドパターン３３に電気的信号を印加し、また、パッドパターン３３から得られる信号を検知することにより、半導体装置の電気的特性を確認することができる。このテスト結果により、半導体装置（集積回路）の良否を判断することができる。

次いで、必要に応じて、ヒューズ素子のプログラミングを行う。例えば、配線（Ｍ１またはＭ２）と同層において、同じ導電性部材で形成されたヒューズ素子（図示せず）が設けられる。このヒューズ素子上の層間絶縁膜（ＩＤ１、ＩＤ２）や保護絶縁膜（２１、２３）をエッチングにより薄膜化する。この後、切断対象のヒューズ素子に対し、例えば、レーザーなどの高エネルギー線を照射することによりヒューズ素子を切断する。このように、ヒューズ素子の切断の有無によるプログラミングを行うことにより、例えば、上記プローブテストの結果に基づく欠陥の救済（冗長救済）や、半導体装置の仕様（周波数や対応電圧）に対応した回路の切り替えなどを行うことができる。

上記プローブテスト工程やヒューズプログラミング工程においても、本実施の形態においては、半導体基板１の歪みが低減されているため、半導体基板１の固定（例えば、吸着固定）や搬送のエラーが低減される。

[実装工程]
次いで、半導体基板（ウエハ）１を切断（ダイシング）して複数の半導体チップに分離（個片化）する。なお、ダイシングの前に、半導体基板（ウエハ）１の裏面研削を行い、半導体基板１を薄膜化してもよい。次いで、配線基板（実装基板）上に半導体チップを搭載（接着）する（ダイボンディング）。この配線基板のチップ搭載面側には外部接続端子（外部端子、端子）が形成されている。次いで、半導体チップ上のパッドパターン３３と、配線基板に形成されている外部接続端子とを、金線などからなるワイヤ（導線、導電性部材）Ｗで接続する（ワイヤボンディング）。

その後、必要に応じて、半導体チップやワイヤを覆うように封止樹脂（モールド樹脂）などで封止する。

なお、本実施の形態においては、パッドパターン３３をＮｉ膜３３ａとＡｕ膜３３ｂとの積層膜で構成したが、Ｎｉ膜３３ａを省略してもよい。即ち、フォトレジスト膜ＰＲ２の内部、言い換えれば、パッドパターン形成領域ＯＡ２のＮｉ膜３１ｂ上（その表面のみならず、側面も含む）に、直接、Ａｕ膜３３ｂを電解メッキ法により形成してもよい。

但し、Ａｕ膜３３ｂの下層にＮｉ膜３３ａを設け、連続して電解メッキ処理を行った方が、Ａｕ膜３３ｂとＮｉ膜３３ａとの密着性が向上し、Ａｕ膜３３ｂの剥離を低減することができる。

また、パッドパターン３３を電解メッキ法を用いて形成したが、無電解メッキ法を用いて形成してもよい。但し、Ａｕ膜３３ｂの膜厚が比較的大きい場合には、電解メッキ法を用いて好適である。

（実施の形態２）
実施の形態１においては、再配線３１の端部上にパッドパターン３３を設け、パッドパターン３３と配線基板などの外部接続端子とをワイヤＷで接続したが（図１参照）、再配線３１の端部上にバンプ電極ＢＰを設け（図１３参照）、このバンプ電極ＢＰと配線基板などの外部接続端子とを接続してもよい。

以下、図面を参照しながら本実施の形態の半導体装置の構成と製造方法について詳細に説明する。図１３は、本実施の形態の半導体装置の構成を示す要部断面図である。図１４〜図２３は、本実施の形態の半導体装置の製造工程を示す要部断面図である。

[構造説明]
まず、図１３を参照しながら本実施の形態の半導体装置の特徴的な構成について説明する。

図１３に示すように、本実施の形態の半導体装置においても、実施の形態１の場合と同様に、半導体基板（基板）１上に形成された半導体素子として、例えばｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎを有する。かかるＭＩＳＦＥＴの他、他の素子、例えば、容量素子、抵抗素子やメモリセルなど、種々の素子を有していてもよい。これらＭＩＳＦＥＴ上には、層間絶縁膜ＩＤ１が配置されている。また、上記ＭＩＳＦＥＴのソース・ドレイン領域（３ｎ、３ｐ）上には、プラグＰ１を介して第１層配線Ｍ１が配置されている。

この第１層配線Ｍ１上には、複数の配線層（第２層配線Ｍ２〜第４層配線Ｍ４）が配置されている。各配線層間は、プラグＰ２〜プラグＰ４により電気的に接続され、それ以外の領域は層間絶縁膜ＩＤ２〜ＩＤ４により電気的に絶縁されている。第１層配線Ｍ１〜第４層配線Ｍ４は、Ｃｕを主成分とする導電性膜よりなるＣｕ配線であり、いわゆるダマシン（damascene）配線である。

最上層配線である第５層配線Ｍ５は、Ａｌを主成分とする導電性膜よりなるＡｌ配線である。なお、第１層配線Ｍ１〜第４層配線Ｍ４をＡｌ配線としてもよい。

この第５層配線（最上層配線）Ｍ５上には保護絶縁膜（２１、２３、２４、絶縁膜）が形成され、保護絶縁膜の開口部（ここでは、第３の保護絶縁膜２４の開口部）ＯＡ１から第５層配線（Ａｌ膜）Ｍ５が露出している。

この露出部（開口部ＯＡ１、第１パッド領域）から保護絶縁膜（２１、２３、２４）上に再配線３１が配置されている。この再配線３１は、上記露出部（開口部ＯＡ１、第１パッド領域）を半導体基板（半導体チップ）上の所望の領域まで引き回す役割を果たす。このように、再配線３１を用い、再配線３１の端部をパッド領域（開口部ＯＡ２、第２パッド領域）Ｐｄとすることで、配線基板などの外部接続端子と半導体基板（半導体チップ）との電気的接続を容易に図ることができる。

この再配線３１は、銅膜（Ｃｕを主成分とする導電性膜）３１ａと、ニッケル膜（Ｎｉを主成分とする導電性膜）３１ｂとの積層膜よりなる。Ｃｕ膜３１ａは、下層のシード層である銅薄膜よりメッキ成長された膜であり、Ｃｕ膜３１ａの下層にはＣｕシード層（図１３においては図示せず。図２３参照）が配置されている。また、シード層の下部には、バリア膜（図１３においては図示せず。図２３参照）が配置されている。なお、Ｎｉ膜３１ｂは、上記Ｃｕ膜３１ａ上にメッキ成長された膜である。なお、以降、シード層（シード膜）２７をＣｕシード層２７ということがある。また、このＣｕシード層および上記バリア膜も導電性を有するため、再配線３１に含まれると考えることができる。

また、上記再配線３１（Ｎｉ膜３１ｂ）上には表面保護絶縁膜（４１、絶縁膜）が配置され、表面保護絶縁膜４１の開口部ＯＡ２から再配線３１が露出している。この開口部ＯＡ２内には、Ａｕ膜（図１３においては、図示せず、図２３参照）が形成されている。この開口部ＯＡ２が、パッド領域Ｐｄとなる。このパッド領域Ｐｄ上には、バンプ電極（突起電極）ＢＰが配置され、このバンプ電極ＢＰを介して後述する配線基板などの外部接続端子と半導体装置との電気的接続が図られる。

ここで、本実施の形態の半導体装置の特徴的な構成として、再配線３１を構成するＮｉ膜３１ｂの表面のうち、開口部ＯＡ２以外の領域に、Ｎｉの不動態化膜３５が配置されている。言い換えれば、Ｎｉ膜３１ｂと表面保護絶縁膜（４１、絶縁膜）とに挟まれた領域に、Ｎｉの不動態化膜３５が配置されている。

このように、Ｎｉの不動態化膜３５を配置することで、Ｎｉ膜３１ｂの耐食性が高まる。また、後述の製造工程で詳細に説明するように、Ｃｕシード層２７をエッチングする際のＮｉ膜３１ｂの膜減りを低減することができる。よって、Ｎｉ膜３１ｂをあらかじめ薄く形成することができ、下層の配線や素子（ＭＩＳＦＥＴ）等に加わる応力を低減することができる。

[製造方法説明]
次いで、図１３〜図２３を参照しながら、本実施の形態の半導体装置の製造工程を説明するとともに、当該半導体装置の構成をより明確にする。

まず、図１３に示すような半導体素子（ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ）の上方に複数の配線（Ｍ１〜Ｍ５）が形成された半導体基板１を準備する。

[Ｑｎ、Ｑｐ形成工程]
半導体素子（ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ）の形成方法に制限はないが、例えば、実施の形態１で説明した工程により、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを形成することができる（図１３、図１参照）。

[Ｍ１〜Ｍ４形成工程]
複数の配線（Ｍ１〜Ｍ４）の形成方法に制限はないが、例えば、以下に示す工程により、これらを形成することができる（図１３参照）。

まず、前述の図１３に示すｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ上に、絶縁膜として例えば酸化シリコン膜をＣＶＤ法で堆積する。その後、必要に応じて、酸化シリコン膜の表面を化学的機械研磨法で研磨してその表面を平坦化することによって層間絶縁膜ＩＤ１ａを形成する。

次いで、層間絶縁膜ＩＤ１ａをエッチングすることにより、ソース・ドレイン領域３ｎ、３ｐ上に、それぞれコンタクトホール（接続孔）を形成する。次いで、コンタクトホール内を含む層間絶縁膜ＩＤ１ａ上に、導電性膜として例えば、Ｗ膜をＣＶＤ法で堆積し、このＷ膜を層間絶縁膜ＩＤ１ａが露出するまでＣＭＰ法により研磨することによって、コンタクトホール内に導電性膜を埋め込む。この工程により、プラグ（接続部、コンタクトプラグ）Ｐ１が形成される。なお、Ｗ膜の下層に、例えばＴｉＮ膜、Ｔｉ膜等の単層膜又はこれらの積層膜からなるバリア膜を設けてもよい。

次いで、層間絶縁膜ＩＤ１ａおよびプラグＰ１上に、絶縁膜として例えば窒化シリコン膜および酸化シリコン膜をＣＶＤ法により順次堆積し、これらの積層膜から成る配線溝用絶縁膜ＩＤ１ｂを形成する。なお、窒化シリコン膜は、エッチングストッパー膜となる。また、上記層間絶縁膜ＩＤ１ａと配線溝用絶縁膜ＩＤ１ｂとを併せて層間絶縁膜ＩＤ１と言うことがある（ＩＤ２〜ＩＤ４についても同様である）。

次いで、配線溝用絶縁膜ＩＤ１ｂをエッチングすることにより配線溝を形成する。次いで、配線溝内を含む配線溝用絶縁膜ＩＤ１ｂ上に、例えば窒化チタンからなるバリア膜（図示せず）をスパッタ法により堆積し、さらに、バリア膜上に、電解メッキ用のＣｕシード層（図示せず）として例えば銅の薄膜をスパッタ法もしくはＣＶＤ法で形成する。次いで、Ｃｕシード層上に、導電性膜として例えば銅膜を電解メッキ法により形成する。

次いで、配線溝以外の銅膜およびバリア膜をＣＭＰ法により除去することにより第１層配線Ｍ１を形成する。このように、配線溝の内部に導電性膜を埋め込む方法をダマシン法といい、特に、プラグと配線とを別工程で形成する方法をシングルダマシン法と言う。また、後述する第２層配線Ｍ２〜第４層配線Ｍ４のように、コンタクトホールおよび配線溝内に同時に導電性膜を埋め込むことにより、一度にプラグと配線とを形成する方法をデュアルダマシン法と言う。

次いで、デュアルダマシン法を用いて第２層配線Ｍ２〜第４層配線Ｍ４を形成する。まず、第１層配線Ｍ１および配線溝用絶縁膜ＩＤ１ｂ上に、例えば絶縁膜として窒化シリコン膜、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を順次ＣＶＤ法により堆積することにより層間絶縁膜ＩＤ２を形成する。これらの膜のうち、下層の窒化シリコン膜は、第１層配線Ｍ１を構成する銅の拡散を防止する機能を有する。また、この下層の窒化シリコン膜は、後述するコンタクトホールを形成する際のエッチングストッパーとして、また、上層の窒化シリコン膜は、後述する配線溝を形成する際のエッチングストッパーとして利用される。

次いで、層間絶縁膜ＩＤ２のうち、上から２層の絶縁膜である酸化シリコン膜および窒化シリコン膜の積層膜ＩＤ２ｂをエッチングすることにより、配線溝を形成する。次いで、配線溝内を含む層間絶縁膜ＩＤ２上に、第１フォトレジスト膜（図示せず）を堆積し、エッチバックすることにより配線溝を第１フォトレジスト膜で埋め込む。さらに、第１フォトレジスト膜上に後述するプラグＰ２の形成領域が開口した第２フォトレジスト膜（図示せず）を形成し、この第２フォトレジスト膜をマスクに、第１フォトレジスト膜と、下から２層の酸化シリコン膜および窒化シリコン膜の積層膜ＩＤ２ａを、エッチングすることにより、コンタクトホールを形成する。

なお、ここでは、配線溝を形成した後、コンタクトホールを形成したが、プラグＰ２の形成領域の層間絶縁膜ＩＤ２（４層の膜、ＩＤ２ａおよびＩＤ２ｂ）をエッチングすることによりコンタクトホールを形成した後、上から２層の絶縁膜である酸化シリコン膜および窒化シリコン膜の積層膜ＩＤ２ｂをエッチングすることにより、配線溝を形成してもよい。

次いで、上記コンタクトホールおよび配線溝内を含む層間絶縁膜ＩＤ２上に、例えば窒化チタンからなるバリア膜（図示せず）をスパッタ法により堆積し、さらに、バリア膜上に、電解メッキ用のＣｕシード層（図示せず）として例えば銅の薄膜をスパッタ法もしくはＣＶＤ法で形成する。次いで、Ｃｕシード層上に、導電性膜として例えば銅膜を電解メッキ法により形成する。

次いで、配線溝以外の銅膜およびバリア膜をＣＭＰ法により除去することによりプラグＰ２および第２層配線Ｍ２を形成する。

次いで、層間絶縁膜ＩＤ２（ＩＤ２ａ、ＩＤ２ｂ）、プラグＰ２および第２層配線Ｍ２と同様に、層間絶縁膜ＩＤ３（ＩＤ３ａ、ＩＤ３ｂ）、プラグＰ３および第３層配線Ｍ３を形成する。さらに、層間絶縁膜ＩＤ２（ＩＤ２ａ、ＩＤ２ｂ）、プラグＰ２および第２層配線Ｍ２と同様に、層間絶縁膜ＩＤ４（ＩＤ４ａ、ＩＤ４ｂ）、プラグＰ４および第４層配線Ｍ４を形成する。

次いで、第４層配線Ｍ４上に、層間絶縁膜ＩＤ５を、例えば、層間絶縁膜ＩＤ１ａと同様に形成し、この層間絶縁膜ＩＤ５中にプラグＰ５をプラグＰ１と同様に形成する。さらに、層間絶縁膜ＩＤ５およびプラグＰ５上に、第５層配線（Ａｌ配線）Ｍ５を形成する。

例えば、層間絶縁膜ＩＤ５およびプラグＰ５上に、バリア膜（図示せず）として、例えば、ＴｉＮ膜をスパッタリング法などで成膜し、次いで、バリア膜上に、Ａｌ膜をスパッタリング法により成膜し、さらに、Ａｌ膜上に、反射防止膜（図示せず）としてＴｉＮ膜をスパッタリング法などにより形成する。

次いで、バリア膜、Ａｌ膜および反射防止膜の積層膜をパターニングすることにより、第５層配線Ｍ５を形成する。なお、上記コンタクトホールを形成後、コンタクトホール内を含む層間絶縁膜ＩＤ５上に、上記積層膜を形成した後、パターニングすることにより、プラグＰ５と第５層配線Ｍ５を同時に形成してもよい。上記工程により、Ａｌを主成分とする第５層配線Ｍ５が形成される。なお、ＴｉＮ膜は、導電性を有するため、ＴｉＮ膜／Ａｌ膜／ＴｉＮ膜の積層膜を第５層配線Ｍ５として扱ってもよい。

[保護絶縁膜、再配線およびパッドパターン形成工程等]
次いで、第５層配線Ｍ５上に保護絶縁膜（２１、２３、２４、絶縁膜）および再配線３１等を形成する。この工程を、図１４〜図２３を参照しながら説明する。図１４〜図２３においては、図１に示す半導体装置の最上層配線（ここでは、第５層配線Ｍ５）および再配線３１の開口部ＯＡ１の近傍の領域を詳細に示してある。なお図１４〜図２３においては、図面を見やすくするため、第５層配線Ｍ５を、図１３に示す第５層配線Ｍ５より短く表示してある。

まず、図１４に示すように、第５層配線Ｍ５および層間絶縁膜ＩＤ５上に、第１の保護絶縁膜２１として、例えば、酸化シリコン膜および窒化シリコン膜の積層膜を形成する。例えば、酸化シリコン膜をＣＶＤ法などで堆積した後、酸化シリコン膜の上部に窒化シリコン膜をＣＶＤ法などで堆積することにより、上記積層膜を形成することができる。

次いで、第１の保護絶縁膜２１をパターニングすることにより開口部ＯＡ１ａを形成する。なお、開口部ＯＡ１ａに位置する反射防止膜もエッチングすることが好ましい。よって、この開口部ＯＡ１ａからは、第５層配線Ｍ５を構成するＡｌ膜が露出する。

次いで、開口部ＯＡ１ａ上を含む第１の保護絶縁膜２１上に、第２の保護絶縁膜２３として、例えば、感光性ポリイミド膜を塗布する。次いで、感光性ポリイミド膜を、露光・現像することにより開口部ＯＡ１ａを含む領域の感光性ポリイミド膜を除去する。この工程により、開口部ＯＡ１ａから第５層配線（Ａｌ膜）Ｍ５が再び露出する。

次いで、図１５に示すように、開口部ＯＡ１ａ上を含む第１および第２の保護絶縁膜（２１、２３）上に、第３の保護絶縁膜２４として、例えば、感光性ポリイミド膜を塗布する。次いで、感光性ポリイミド膜を、露光・現像することにより開口部ＯＡ１ａ内の感光性ポリイミド膜を除去することにより、開口部ＯＡ１を形成する。この工程により、開口部ＯＡ１から第５層配線（Ａｌ膜）Ｍ５が再び露出する。次いで、熱処理（キュア処理）を施すことにより、感光性ポリイミド膜（２３、２４）を硬化させる。なお、上記工程においては、開口部ＯＡ１ａをＯＡ１より大きく形成したが、開口部ＯＡ１ａを開口部ＯＡ１と同程度に形成してもよい。即ち、保護絶縁膜（２１、２３、２４）の所望の領域が開口され第５層配線（Ａｌ膜）Ｍ５が露出する構成となればよい。この所望の領域（図１５においては、開口部ＯＡ１）が、第５層配線（Ａｌ膜）Ｍ５と再配線３１との接続部（接続領域）となる。

次いで、図１６に示すように、上記開口部ＯＡ１上を含む第３の保護絶縁膜２４上に、例えばＣｒ膜またはＴｉ／ＴｉＮ／Ｔｉの積層膜（Ｔｉ系の膜）からなるバリア膜２５をスパッタリング法などにより堆積し、さらに、バリア膜２５上に、電解メッキ用のＣｕシード層２７として銅の薄膜（銅膜）をスパッタリング法などで形成する。

次いで、図１７に示すように、Ｃｕシード層２７上にフォトレジスト膜ＰＲ１を塗布し、フォトレジスト膜ＰＲ１を、露光・現像することにより再配線形成領域Ａ３１のフォトレジスト膜ＰＲ１を除去する。この再配線形成領域Ａ３１は、開口部ＯＡ１を含む領域である。

次いで、図１８に示すように、残存するフォトレジスト膜（マスク膜）ＰＲ１の内部、即ち、再配線形成領域Ａ３１のＣｕシード層２７上に、Ｃｕ膜（銅膜）３１ａを電解メッキ法により形成する。次いで、上記フォトレジスト膜ＰＲ１の内部、即ち、再配線形成領域Ａ３１のＣｕ膜３１ａ上に、Ｎｉ膜（ニッケル膜）３１ｂを電解メッキ法により形成する。Ｃｕ膜３１ａの膜厚は、例えば、４〜７μｍ程度である。また、Ｎｉ膜３１ｂの膜厚は、２〜４μｍ程度である。

Ｃｕは低抵抗であり、Ｃｕ膜３１ａを再配線３１に用いて好適である。また、Ｎｉ膜３１ｂをＣｕ膜３１ａ上に形成することで、Ｃｕ膜３１ａを保護でき、Ｃｕ膜３１ａの耐食性を向上することができる。また、Ｃｕ膜３１ａのエレクトロマイグレーションを低減することができる。

次いで、図１９に示すように、フォトレジスト膜ＰＲ１を除去する。その結果、再配線形成領域Ａ３１において、Ｎｉ膜３１ｂの上面と、Ｃｕ膜３１ａおよびＮｉ膜３１ｂの側面とが露出し、再配線形成領域Ａ３１以外の領域において、Ｃｕシード層２７が露出する。

次いで、図２０に示すように、再配線３１を構成するＮｉ膜３１ｂに対し、不動態化処理を施す。例えば、半導体基板１をアンモニアと過酸化水素水とを含有する処理液（アンモニア過水）に浸漬し、Ｎｉ膜３１ｂと処理液とを接触させることにより、Ｎｉ膜３１ｂの露出面において不動態化反応（酸化反応）を生じさせ、Ｎｉの不動態化膜３５を形成する。これにより、Ｎｉ膜３１ｂの上面と側面に、Ｎｉの不動態化膜３５が形成される。この際、処理液を室温（２５℃）以上に加熱する、より好ましくは５０℃以上に加熱すれば、不動態化反応を促進させることができ好適である。

不動態化処理のための処理液としては、アンモニア過水以外の過水（過酸化水素水を含有する処理液）を用いても良い。他の過水として、硫酸過水（硫酸と過酸化水素水とを含有する処理液）を用いてもよい。但し、硫酸過水は、Ｃｕ膜（３１ａ）をエッチングし得るため、アンモニア過水を用いる方がより好ましい。

また、不動態化処理として、プラズマ酸化法を用いてもよい。即ち、酸化性雰囲気（例えば、酸素を含有する雰囲気）中でプラズマを生じさせ、その内部に半導体基板１を配置し、酸素プラズマ（酸素ラジカル）とＮｉ膜３１ｂとを反応させることにより、Ｎｉ膜３１ｂの露出面に、Ｎｉの不動態化膜３５を形成してもよい。

次いで、図２１に示すように、ウエットエッチングにより、再配線形成領域Ａ３１以外の領域のＣｕシード層（Ｃｕ膜）２７とバリア膜（Ｃｒ膜）２５とを順次除去する。

Ｃｕシード層２７のエッチングは、例えば、硫酸過水（硫酸と過酸化水素水とを含有する溶液）または硝酸過水（硝酸と過酸化水素水とを含有する溶液）を含有するエッチング液を用いて行われる。次いで、Ｃｕシード層２７を除去した後、バリア膜（Ｃｒ膜）２５を、例えば、過マンガン酸カリウムを含有する溶液を用いてエッチングする。なお、バリア膜として上記Ｔｉ系の膜（ＴｉＮ膜またはＴｉ膜よりなる単層膜又はこれらの積層膜）を用いた場合には、アンモニア過水によりエッチングすることができる。

ここで、上記Ｃｕシード層２７のエッチング液としては、硫酸過水または硝酸過水が使用され、Ｃｕのみならず、Ｎｉも溶解してしまう。このようにＣｕのエッチング液はＮｉも溶解してしまうものが多い。しかしながら、本実施の形態おいては、Ｎｉ膜３１ｂの表面に、Ｎｉの不動態化膜３５が形成されているため、Ｎｉ膜３１ｂのエッチング（膜減り）を防止することができる。

その結果、次の効果を奏する。

（１）Ｎｉ膜３１ｂのエッチングを防止することで、Ｎｉ膜３１ｂを当初から薄く成膜することができ、コストを抑えることができる。

（２）Ｎｉ膜３１ｂの膜減りを考慮して、Ｎｉ膜３１ｂを厚く形成した場合、当該膜の応力（膜応力）が大きくなり、半導体基板１に歪みが生じる。その結果、Ｎｉ膜３１ｂの成膜から上記Ｃｕシード層２７のエッチング工程までの間の、露光工程などの処理工程や、処理装置間の搬送工程などにおいて、半導体基板１の固定や搬送にエラーが生じる。その結果、製造工程のスループットが低下する。また、歪みが大きい場合には、不良となり、製造歩留まりが低下する。また、下層の半導体素子（例えば、Ｑｎ、Ｑｐなど）の特性の劣化や、配線（例えば、Ｍ１〜Ｍ５）の断線などにも繋がり得る。これに対し、本実施の形態においては、上記のとおり、Ｎｉ膜３１ｂをあらかじめ薄く成膜することができるため、上記不具合を回避することができる。

また、エッチングばらつきなどを考慮して、膜減り量を多めに設定する場合においては、Ｃｕシード層２７のエッチング工程の後において残存するＮｉ膜の膜厚も所望の膜厚より大きくなる。その結果として、以降の工程においても、膜応力が大きい状態が継続する。よって、以降の工程、例えば、後述するプローブテスト工程やレーザー救済工程（ヒューズプログラミング工程）において、半導体基板１の固定（例えば、吸着固定）や搬送にエラーが生じ得る。このような場合も、製造工程のスループットが低下する。

これに対し、本実施の形態においては、Ｎｉ膜３１ｂの膜厚を最適化することが可能であり、製造工程のスループットを向上させることができ、また、Ｎｉ膜３１ｂの膜応力を低減することにより、半導体装置の特性を向上させることができる。

（３）また、再配線３１を構成するＮｉ膜３１ｂの側面にもＮｉの不動態化膜３５が形成されているため、Ｎｉ膜３１ｂのサイドエッチングを低減することができる。即ち、Ｎｉの不動態化膜３５が形成されていない場合には、再配線３１のＮｉ膜３１ｂの側面が硫酸過水または硝酸過水に晒されるため、上記側面からＮｉ膜のエッチング（侵食）が進行する。かかるＮｉ膜３１ｂのサイドエッチングが進行すると、下層のＣｕ膜３１ａのサイドエッチングも促進され得る。実施の形態１のパッドパターン（３３）と比較し再配線３１のパターン面積は大きいため、上記Ｎｉ膜３１ｂおよびＣｕ膜３１ａのサイドエッチングによる問題は小さいものの、配線の低抵抗化や、配線幅の微細化などに対応するためには、上記サイドエッチングの量は少ない方が好ましい。このように、本実施の形態においては、Ｎｉ膜３１ｂのサイドエッチングを低減でき、また、Ｃｕ膜３１ａのサイドエッチングを低減できる（なお、当該効果は実施の形態１においても同様である）。

次いで、再配線形成領域Ａ３１以外の領域のＣｕシード層（Ｃｕ膜）２７とバリア膜（Ｃｒ膜）２５とを除去した後、図２１に示すように、Ｎｉの不動態化膜３５上を含む第３の保護絶縁膜２４上に、表面保護絶縁膜４１として、例えば、感光性ポリイミド膜を塗布する。次いで、感光性ポリイミド膜を、露光・現像することにより感光性ポリイミド膜を選択的に除去することにより、開口部ＯＡ２を形成する。この開口部ＯＡ２は、再配線３１の上部に位置し、パッド領域Ｐｄと対応する。

次いで、図２２に示すように、表面保護絶縁膜４１の開口部ＯＡ２から露出したＮｉの不動態化膜３５を除去する。Ｎｉの不動態化膜３５の除去は、還元性雰囲気におけるプラズマ処理により行うことができる。例えば、水素（Ｈ_２）を含有する雰囲気中で、プラズマを生じさせ、水素プラズマ（水素ラジカル）とＮｉの不動態化膜（Ｎｉの酸化膜）３５とを反応させることにより、Ｎｉの不動態化膜３５を還元する。これにより、Ｎｉの不動態化膜３５が除去され、表面保護絶縁膜４１の開口部ＯＡ２からＮｉ膜３１ｂが露出する。上記水素雰囲気中でのプラズマ処理（水素プラズマ処理）に代えて、アンモニアプラズマ処理を行ってもよい。この場合、アンモニア（ＮＨ_３）を含有する雰囲気中で、プラズマを生じさせ、水素ラジカルや窒化水素ラジカルとＮｉの不動態化膜（Ｎｉの酸化膜）３５とを反応させる。

次いで、図２３に示すように、表面保護絶縁膜４１の開口部ＯＡ２の内部のＮｉ膜３１ｂ上に、Ａｕ膜３３ｂを無電解メッキ法（置換メッキ法）により形成する。Ａｕ膜３３ｂの膜厚は、１０〜２００ｎｍ程度である。このＡｕ膜３３ｂの表面が、パッド領域（バンプ電極形成領域）Ｐｄとなる。

この後、パッド領域Ｐｄに、バンプ電極ＢＰを形成する。例えば、Ａｕ膜３３ｂ（パッド領域Ｐｄ）上に、半田ボールをフラックスなどで仮固定し、半田リフロー処理（リフロー処理、熱処理）を行って半田を溶融、再固化することで、パッド領域Ｐｄ上に、半田よりなるバンプ電極ＢＰを形成する。半田ボールの代わりに印刷法などにより半田ペーストをパッド領域Ｐｄ上に供給して、固化することにより半田よりなるバンプ電極ＢＰを形成してもよい。また、半田よりなるバンプ電極ＢＰの形成の際には、比較的薄い上記Ａｕ膜３３ｂは、半田の内部に溶け込み、最終構造としてＡｕ膜３３ｂが認識できなくなる場合がある（図１参照）。

[実装工程]
次いで、必要に応じて、プローブテストおよびヒューズプログラミング工程を行った後、半導体基板（ウエハ）１を切断（ダイシング）して複数の半導体チップに分離（個片化）する。なお、ダイシングの前に、半導体基板（ウエハ）１の裏面研削を行い、半導体基板１を薄膜化してもよい。次いで、配線基板上に半導体チップを搭載する。この配線基板のチップ搭載面側には外部接続端子（外部端子、端子）が形成されている。よって、搭載に際しては、半導体チップのバンプ電極ＢＰと配線基板の外部接続端子とを位置合わせして搭載する（フェイスダウンボンディング）。次いで、バンプ電極ＢＰを加熱リフローした後、半導体チップと配線基板との間を樹脂などで固定する。

なお、本実施の形態においては、再配線形成領域Ａ３１内に開口部ＯＡ２を配置し、開口部ＯＡ２内部にＡｕ膜３３ｂを形成したが、開口部ＯＡ２を再配線３１の端部領域より大きくしてもよい。図２４は、本実施の形態の半導体装置の他の構成を示す要部断面図である。

例えば、実施の形態１の図８に示すように、再配線３１の端部領域の外周を含む領域を開口部ＯＡ２とし、その内部にＡｕ膜３３ｂを形成してもよい。その結果、図２４に示すように、Ａｕ膜３３ｂが、再配線３１の端部領域の上面のみならず、その側面を覆うように配置されるため、再配線３１とＡｕ膜３３ｂの接触面積が大きくなり、Ａｕ膜３３ｂの剥がれを低減することができる。

（実施の形態３）
実施の形態２においては、Ｃｕ膜３１ａおよびＮｉ膜３１ｂの積層膜よりなる再配線３１の端部上にバンプ電極ＢＰを形成したが、最上層配線である第５層配線Ｍ５の開口部ＯＡ１の直上にバンプ電極ＢＰを形成してもよい。この際、バンプ電極ＢＰの下層に、パッドパターン３０として、Ｃｕ膜３０ａおよびＮｉ膜３０ｂの積層膜を配置してもよい。

以下、図面を参照しながら本実施の形態の半導体装置の構成と製造方法について詳細に説明する。図２５〜図３０は、本実施の形態の半導体装置の製造工程を示す要部断面図である。

[構造説明]
まず、本実施の形態の半導体装置の製造工程を示す要部断面図の最終工程図である図３０を参照しながら本実施の形態の半導体装置の特徴的な構成について説明する。本実施の形態においては、実施の形態２と比較して、実施の形態２の再配線３１に代えて、パッドパターン３０を配置している点で相違するが、他の構成は、実施の形態２と同様であるため、パッドパターン３０の構成について詳細に説明する。

本実施の形態の半導体装置においても、実施の形態２と同様に、半導体基板（基板）１上に形成された半導体素子として、例えばｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎを有する（図１３参照）。かかるＭＩＳＦＥＴの他、他の素子、例えば、容量素子、抵抗素子やメモリセルなど、種々の素子を有していてもよい。

これらＭＩＳＦＥＴ上には、層間絶縁膜ＩＤ１が配置されている。また、上記ＭＩＳＦＥＴのソース・ドレイン領域（３ｎ、３ｐ）上には、プラグＰ１を介して第１層配線Ｍ１が配置されている。

さらに、本実施の形態の半導体装置においても、実施の形態２と同様に、第１層配線Ｍ１上には、複数の配線層（第２層配線Ｍ２〜第４層配線Ｍ４）が形成されている。各配線層間は、プラグＰ２〜プラグＰ４により電気的に接続され、それ以外の領域は層間絶縁膜ＩＤ２〜ＩＤ４により電気的に絶縁されている。

第１層配線Ｍ１〜第４層配線Ｍ４は、Ｃｕを主成分とする導電性膜よりなるＣｕ配線であり、いわゆるダマシン配線である。最上層配線である第５層配線Ｍ５は、Ａｌを主成分とする導電性膜よりなるＡｌ配線である。なお、第１層配線Ｍ１〜第４層配線Ｍ４をＡｌ配線としてもよい。

この第５層配線（最上層配線）Ｍ５上には保護絶縁膜（２１、２３、２４、絶縁膜）が形成され、保護絶縁膜の開口部（ここでは、第３の保護絶縁膜２４の開口部）ＯＡ１から第５層配線（Ａｌ膜）Ｍ５が露出している。

この露出部（開口部ＯＡ１、第１パッド領域）より一回り大きく、その外周が保護絶縁膜（２１、２３、２４）上にかかるように、パッドパターン３０が配置されている。パッドパターン３０は、銅膜（Ｃｕを主成分とする導電性膜）３０ａと、ニッケル膜（Ｎｉを主成分とする導電性膜）３０ｂとの積層膜よりなる。Ｃｕ膜３０ａは、下層のシード層である銅薄膜よりメッキ成長された膜であり、Ｃｕ膜３１ａの下層にはシード層２７が配置されている。また、Ｃｕシード層２７の下部には、バリア膜２５が配置されている。なお、Ｎｉ膜３０ｂは、上記Ｃｕ膜３０ａ上にメッキ成長された膜である。また、上記シード層２７および上記バリア膜２５も導電性を有するため、パッドパターン３０に含まれると考えることができる。

また、上記パッドパターン３０（Ｎｉ膜３０ｂ）上には表面保護絶縁膜（４１、絶縁膜）が形成され、表面保護絶縁膜４１の開口部ＯＡ２からパッドパターン３０が露出している。この開口部ＯＡ２内には、Ａｕ膜３３ｂが配置されている。この開口部ＯＡ２が、パッド領域Ｐｄとなる。パッド領域Ｐｄ上には、バンプ電極ＢＰが配置され、このバンプ電極ＢＰを介して後述する配線基板などの外部接続端子と半導体装置の電気的接続が図られる。

ここで、本実施の形態の半導体装置の特徴的な構成として、パッドパターン３０を構成するＮｉ膜３０ｂの表面のうち、開口部ＯＡ２以外の領域に、Ｎｉの不動態化膜３５が配置されている。言い換えれば、Ｎｉ膜３０ｂと表面保護絶縁膜（４１、絶縁膜）とに挟まれた領域に、Ｎｉの不動態化膜３５が配置されている。

このように、Ｎｉの不動態化膜３５を配置することで、Ｎｉ膜３０ｂの耐食性が高まる。また、後述の製造工程で詳細に説明するように、Ｃｕシード層２７をエッチングする際のＮｉ膜３０ｂの膜減りを低減することができる。

[製造方法説明]
次いで、図２５〜図３０を参照しながら、本実施の形態の半導体装置の製造工程を説明するとともに、当該半導体装置の構成をより明確にする。

まず、実施の形態２と同様に、半導体素子（ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ）の上方に複数の配線（Ｍ１〜Ｍ５）が形成された半導体基板１を準備する。半導体素子（ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ）の形成工程および第１層配線Ｍ１〜第５層配線Ｍ５の形成工程は、実施の形態２と同様であるためその説明を省略する。

[保護絶縁膜、再配線およびパッドパターン形成工程等]
図２５に示すように、第５層配線Ｍ５の形成後、第１の保護絶縁膜２１、第２の保護絶縁膜２３および第３の保護絶縁膜２４を形成する。これら保護絶縁膜（２１、２３、２４）の積層膜は、開口部ＯＡ１を有し、開口部ＯＡ１から第５層配線（Ａｌ膜）Ｍ５が露出している。保護絶縁膜（２１、２３、２４）および開口部ＯＡ１は、実施の形態２と同様の工程で形成することができる。

次いで、上記開口部ＯＡ１上を含む第３の保護絶縁膜２４上に、例えばＣｒ膜またはＴｉ／ＴｉＮ／Ｔｉの積層膜（Ｔｉ系の膜）からなるバリア膜２５をスパッタリング法などにより堆積し、さらに、バリア膜２５上に、電解メッキ用のＣｕシード層２７として銅の薄膜（銅膜）をスパッタリング法などで形成する。

次いで、Ｃｕシード層２７上にフォトレジスト膜ＰＲ１を塗布し、フォトレジスト膜ＰＲ１を、露光・現像することによりパッドパターン形成領域Ａ３０のフォトレジスト膜ＰＲ１を除去する。このパッドパターン形成領域Ａ３０は、開口部ＯＡ１を含む領域である。

次いで、図２６に示すように、残存するフォトレジスト膜（マスク膜）ＰＲ１の内部、即ち、パッドパターン形成領域Ａ３０のＣｕシード層２７上に、Ｃｕ膜（銅膜）３０ａを電解メッキ法により形成する。次いで、上記フォトレジスト膜ＰＲ１の内部、即ち、パッドパターン形成領域Ａ３０のＣｕ膜３０ａ上に、Ｎｉ膜（ニッケル膜）３０ｂを電解メッキ法により形成する。Ｃｕ膜３０ａの膜厚は、例えば、４〜７μｍ程度である。また、Ｎｉ膜３０ｂの膜厚は、２〜４μｍ程度である。

Ｃｕは低抵抗であり、Ｃｕ膜３０ａをパッドパターン３０に用いて好適である。また、Ｎｉ膜３０ｂをＣｕ膜３０ａ上に形成することで、Ｃｕ膜３０ａを保護でき、Ｃｕ膜３０ａの耐食性を向上することができる。

次いで、図２７に示すように、フォトレジスト膜ＰＲ１を除去する。その結果、パッドパターン形成領域Ａ３０において、Ｎｉ膜３０ｂの表面と、Ｃｕ膜３０ａおよびＮｉ膜３０ｂの側面とが露出し、パッドパターン形成領域Ａ３０以外の領域において、Ｃｕシード層２７が露出する。

次いで、パッドパターン３０を構成するＮｉ膜３０ｂに対し、実施の形態２と同様の処理を施し、Ｎｉの不動態化膜３５を形成する。

次いで、図２８に示すように、実施の形態２と同様のウエットエッチングにより、パッドパターン形成領域Ａ３０以外の領域のＣｕシード層２７とバリア膜（Ｃｒ膜）２５とを順次除去する。

ここで、上記Ｃｕの薄膜よりなるＣｕシード層２７のエッチング液としては、実施の形態２で詳細に説明したように、硫酸過水または硝酸過水が使用され、Ｃｕのみならず、Ｎｉも溶解してしまう。しかしながら、本実施の形態おいては、Ｎｉ膜３０ｂの表面および側面に、Ｎｉの不動態化膜３５が形成されているため、Ｎｉ膜３０ｂのエッチング（膜減り）を防止することができる。

その結果、次の効果を奏する。

（１）Ｎｉ膜３０ｂのエッチングを防止することで、Ｎｉ膜３０ｂを当初から薄く成膜することができ、コストを抑えることができる。

（２）Ｎｉ膜３０ｂの膜減りを考慮して、Ｎｉ膜３０ｂを厚く形成した場合、実施の形態２で説明したように、当該膜の応力が大きくなるのに対し、膜応力を低減でき、搬送エラーなどの低減や、半導体装置の特性を向上させることができる。

（３）また、パッドパターン３０の側面にもＮｉの不動態化膜３５が形成されているため、Ｎｉ膜３０ｂのサイドエッチングを低減することができる。即ち、Ｎｉの不動態化膜３５が形成されていない場合には、パッドパターン３０のＮｉ膜３０ｂの側面が硫酸過水または硝酸過水に晒されるため、上記側面からＮｉ膜３０ｂのエッチング（侵食）が進行する。この侵食部が基点となりパッドパターン３０が剥がれやすくなる。特に、パッドパターン３０は、パターン面積が小さいため剥がれやすい。これに対し、本実施の形態においては、Ｎｉ膜３０ｂのサイドエッチングを低減することができ、パッドパターン３０の剥がれを低減することができる。

次いで、パッドパターン形成領域Ａ３０以外の領域のＣｕシード層２７とバリア膜（Ｃｒ膜）２５とを除去した後、図２９に示すように、Ｎｉの不動態化膜３５上を含む第３の保護絶縁膜２４上に、表面保護絶縁膜４１として、例えば、感光性ポリイミド膜を塗布する。次いで、感光性ポリイミド膜を、露光・現像することにより感光性ポリイミド膜を選択的に除去することにより、開口部ＯＡ２を形成する。この開口部ＯＡ２は、パッドパターン３０の上部に位置し、パッド領域（Ｐｄ）と対応する。

次いで、開口部ＯＡ２から露出したＮｉの不動態化膜３５を除去する。不動態化膜３５の除去は、実施の形態２で説明した還元性雰囲気におけるプラズマ処理により行うことができる。

次いで、図３０に示すように、開口部ＯＡ２の内部のＮｉ膜３１ｂ上に、Ａｕ膜３３ｂを無電解メッキ法（置換メッキ法）により形成する。Ａｕ膜３３ｂの膜厚は、１０〜２００ｎｍ程度である。このＡｕ膜３３ｂの表面が、パッド領域（バンプ電極形成領域）Ｐｄとなる。

この後、図示は省略するが、実施の形態２と同様に、パッド領域Ｐｄに、バンプ電極ＢＰを形成する。例えば、Ａｕ膜３３ｂ（パッド領域Ｐｄ）上に、半田ボールをフラックスなどで仮固定し、半田リフロー処理（リフロー処理、熱処理）を行って半田を溶融、再固化することで、パッド領域Ｐｄ上に、半田よりなるバンプ電極ＢＰを形成する（図１３参照）。

[実装工程]
次いで、必要に応じて、プローブテストおよびヒューズプログラミング工程を行った後、実施の形態２と同様に、半導体基板（ウエハ）１を切断し、配線基板上にフェイスダウンボンディングする。

以上、本発明者によってなされた発明をその実施の形態１〜３に基づき具体的に説明したが、本発明は上記実施の形態１〜３に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

例えば、実施の形態１では２層の配線層（Ｍ１、Ｍ２）を、実施の形態２および３では、５層の配線層（Ｍ１〜Ｍ５）を形成したが、配線層の数に制限はなく、また、配線を構成する導電性材料も適宜変更可能である。

本発明は、半導体装置の製造方法および半導体装置に関し、特に、Ｃｕ−Ｎｉ配線を有する半導体装置の製造方法、およびＣｕ−Ｎｉ配線を有する半導体装置の構成に適用して好適なものである。

１ 半導体基板
２ 素子分離領域
３ｎ ソース・ドレイン領域
３ｐ ソース・ドレイン領域
２１ 第１の保護絶縁膜
２３ 第２の保護絶縁膜
２４ 第３の保護絶縁膜
２５ バリア膜
２７ シード層（Ｃｕシード層）
３０ パッドパターン
３０ａ Ｃｕ膜
３０ｂ Ｎｉ膜
３１ 再配線
３１ａ Ｃｕ膜
３１ｂ Ｎｉ膜
３３ パッドパターン
３３ａ Ｎｉ膜
３３ｂ Ａｕ膜、
３５ Ｎｉの不動態化膜
４１ 表面保護絶縁膜
Ａ３０ パッドパターン形成領域
Ａ３１ 再配線形成領域
Ａ３３ パッドパターン形成領域
ＢＰ バンプ電極
Ｇ ゲート電極
ＩＤ１ 層間絶縁膜
ＩＤ１ａ 層間絶縁膜
ＩＤ１ｂ 配線溝用絶縁膜
ＩＤ２ 層間絶縁膜
ＩＤ２ａ 積層膜
ＩＤ２ｂ 積層膜
ＩＤ３（ＩＤ３ａ、ＩＤ３ｂ） 層間絶縁膜
ＩＤ４（ＩＤ４ａ、ＩＤ４ｂ） 層間絶縁膜
ＩＤ５ 層間絶縁膜
Ｌ 長さ
Ｌ１ 長さ
Ｍ１ 第１層配線
Ｍ２ 第２層配線
Ｍ３ 第３層配線
Ｍ４ 第４層配線
Ｍ５ 第５層配線
ＯＡ１ 開口部
ＯＡ１ａ 開口部
ＯＡ２ 開口部（パッドパターン形成領域）
Ｐ１ プラグ
Ｐ２ プラグ
Ｐ３ プラグ
Ｐ４ プラグ
Ｐ５ プラグ
ＰＲ１ フォトレジスト膜
ＰＲ２ フォトレジスト膜
Ｐｄ パッド領域
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
Ｗ ワイヤ
Ｗ１ 幅
α 幅

Claims (33)

1. （ａ）基板の上方に導電性膜よりなる第１配線を形成する工程と、
   （ｂ）前記第１配線上に、前記第１配線の第１領域を露出する第１絶縁膜を形成する工程と、
   （ｃ）前記第１配線の前記第１領域から前記第１絶縁膜上に延在する第２配線を形成する工程であって、
   （ｃ１）前記第１領域および前記第１絶縁膜上に銅を主成分とする第１銅膜を形成する工程と、
   （ｃ２）前記第１銅膜上に、前記第２配線の形成領域を開口した第１マスク膜を形成する工程と、
   （ｃ３）前記第２配線の形成領域の前記第１銅膜上に、メッキ成長により銅を主成分とする第２銅膜を形成する工程と、
   （ｃ４）前記第２銅膜上に、ニッケルを主成分とする第１ニッケル膜を形成する工程と、
   により、前記第１銅膜、前記第２銅膜および前記ニッケル膜よりなる前記第２配線を形成する工程と、
   （ｄ）前記第２配線上のパッド領域に金を主成分とする金膜を形成する工程と、
   （ｅ）前記（ｄ）工程の後、前記第１マスク膜を除去し、前記第１ニッケル膜に不動態化処理を施すことにより、前記第１ニッケル膜の表面にニッケルの不動態化膜を形成する工程と、
   （ｆ）前記（ｅ）工程の後、前記第１銅膜をエッチングする工程と、
   を有することを特徴とする半導体装置の製造方法。
2. 前記（ｃ）工程と、前記（ｄ）工程との間に、
   （ｇ）工程であって、
   （ｇ１）前記第１ニッケル膜および前記第１マスク膜上に、前記第２配線上に位置する前記パッド領域を開口した第２マスク膜を形成する工程と、
   （ｇ２）前記パッド領域に、メッキ成長によりニッケルを主成分とする第２ニッケル膜を形成する工程と、を有し、
   前記（ｄ）工程は、前記第２ニッケル膜上に、前記金膜を形成する工程であり、
   前記（ｅ）工程は、前記（ｄ）工程の後、前記第１マスク膜および前記第２マスク膜を除去し、前記第１ニッケル膜および前記第２ニッケル膜に不動態化処理を施すことにより、前記第１ニッケル膜の表面および前記第２ニッケル膜の側面にニッケルの不動態化膜を形成する工程である、
   ことを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記パッド領域は、前記第２配線の端部およびその外周を含む領域であることを特徴とする請求項２記載の半導体装置の製造方法。
4. 前記（ｅ）工程の不動態化処理は、前記第１ニッケル膜と、過酸化水素水を含有する処理液とを接触させて行われることを特徴とする請求項１記載の半導体装置の製造方法。
5. 前記処理液は、アンモニアと前記過酸化水素水とを含有する処理液であることを特徴とする請求項４記載の半導体装置の製造方法。
6. 前記処理液は、２５℃以上に加熱して用いられることを特徴とする請求項５記載の半導体装置の製造方法。
7. 前記（ｅ）工程の不動態化処理は、前記第１ニッケル膜を酸化性雰囲気中でプラズマ処理することにより行われることを特徴とする請求項１記載の半導体装置の製造方法。
8. 前記（ｆ）工程のエッチングは、硫酸と過酸化水素水とを含有する液または硝酸と過酸化水素水とを含有する液を用いて行われることを特徴とする請求項１記載の半導体装置の製造方法。
9. 前記（ｃ１）工程は、前記第１領域および前記第１絶縁膜上に、バリア膜を形成した後、前記バリア膜上に、前記第１銅膜を形成する工程であることを特徴とする請求項１記載の半導体装置の製造方法。
10. 前記バリア膜は、クロムを主成分とするクロム膜、もしくは、チタンと主成分とするチタン膜を有することを特徴とする請求項９記載の半導体装置の製造方法。
11. 前記第１配線は、アルミニウムを主成分とするアルミニウム膜を有する配線であることを特徴とする請求項１記載の半導体装置の製造方法。
12. （ｈ）前記パッド領域の金膜と、実装基板の外部端子とを導線を介して接続する工程を有することを特徴とする請求項１記載の半導体装置の製造方法。
13. （ａ）基板の上方に第１導電性膜を形成する工程と、
    （ｂ）前記第１導電性膜上に、前記第１導電性膜の第１領域を露出する第１絶縁膜を形成する工程と、
    （ｃ）前記第１導電性膜の第１領域および前記第１絶縁膜上に位置する第２導電性膜を形成する工程であって、
    （ｃ１）前記第１領域および前記第１絶縁膜上に銅を主成分とする第１銅膜を形成する工程と、
    （ｃ２）前記第１銅膜上に、前記第２導電性膜の形成領域を開口した第１マスク膜を形成する工程と、
    （ｃ３）前記第２導電性膜の形成領域の前記第１銅膜上に、メッキ成長により銅を主成分とする第２銅膜を形成する工程と、
    （ｃ４）前記第２銅膜上に、ニッケルを主成分とするニッケル膜を形成する工程と、
    により、前記第１銅膜、前記第２銅膜および前記ニッケル膜よりなる前記第２導電性膜を形成する工程と、
    （ｄ）前記（ｃ）工程の後、前記第１マスク膜を除去し、前記ニッケル膜に不動態化処理を施すことにより、前記ニッケル膜の表面にニッケルの不動態化膜を形成する工程と、
    （ｅ）前記（ｄ）工程の後、前記第１銅膜をエッチングする工程と、
    （ｆ）前記第２導電性膜のパッド領域上の前記不動態化膜を除去する工程と、
    （ｇ）前記（ｆ）工程の後、前記パッド領域に、金を主成分とする金膜を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
14. 前記（ｆ）工程は、還元性雰囲気におけるプラズマ処理により、前記パッド領域上の前記不動態化膜を除去する工程であることを特徴とする請求項１３記載の半導体装置の製造方法。
15. 前記還元性雰囲気におけるプラズマ処理は、水素プラズマ処理であることを特徴をする請求項１４記載の半導体装置の製造方法。
16. 前記還元性雰囲気におけるプラズマ処理は、アンモニアプラズマ処理であることを特徴とする請求項１４記載の半導体装置の製造方法。
17. 前記（ｅ）工程と前記（ｆ）工程との間に、
    （ｈ）前記第２導電性膜上に、前記パッド領域を開口した第２絶縁膜を形成する工程を有し、
    前記（ｆ）工程は、前記第２絶縁膜をマスクとして、前記パッド領域上の前記不動態化膜を除去する工程であることを特徴とする請求項１３記載の半導体装置の製造方法。
18. 前記（ｇ）工程の後、
    （ｉ）前記パッド領域の前記金膜上にバンプ電極を形成する工程を有することを特徴とする請求項１３記載の半導体装置の製造方法。
19. 前記第２導電性膜は、前記第１導電性膜の第１領域と前記バンプ電極とを電気的に接続する配線であることを特徴とする請求項１８記載の半導体装置の製造方法。
20. 前記第２導電性膜は、前記バンプ電極の下地層であることを特徴とする請求項１８記載の半導体装置の製造方法。
21. 前記（ｄ）工程の不動態化処理は、前記第１ニッケル膜と、過酸化水素水を含有する処理液とを接触させて行われることを特徴とする請求項１３記載の半導体装置の製造方法。
22. 前記処理液は、アンモニアと前記過酸化水素水とを含有する処理液であることを特徴とする請求項２１記載の半導体装置の製造方法。
23. 前記処理液は、２５℃以上に加熱して用いられることを特徴とする請求項２２記載の半導体装置の製造方法。
24. 前記（ｄ）工程の不動態化処理は、前記第１ニッケル膜を酸化性雰囲気中でプラズマ処理することにより行われることを特徴とする請求項１３記載の半導体装置の製造方法。
25. 前記（ｅ）工程のエッチングは、硫酸と過酸化水素水とを含有する液または硝酸と過酸化水素水とを含有する液を用いて行われることを特徴とする請求項１３記載の半導体装置の製造方法。
26. （ａ）基板の上方に配置された導電性膜よりなる第１配線と、
    （ｂ）前記第１配線上に配置され、前記第１配線の第１領域を露出する開口部を有する第１絶縁膜と、
    （ｃ）前記導電性膜の第１領域から前記第１絶縁膜上に延在する第２配線であって、
    （ｃ１）銅を主成分とする銅膜と、
    （ｃ２）前記銅膜上に配置され、ニッケルを主成分とする第１ニッケル膜とを有する第２配線と、
    （ｄ）前記第２配線のパッド領域上であって、前記第１ニッケル膜上に配置された金を主成分とする金膜と、
    （ｅ）前記第２配線の前記第１ニッケル膜上に配置されたニッケルの不動態化膜と、
    を有し、
    前記第１ニッケル膜の表面に前記不動態膜と前記金膜とが形成されていることを特徴とする半導体装置。
27. 前記第２配線の前記パッド領域上であって、前記第１ニッケル膜と前記金膜との間に配置された第２ニッケル膜を有し、
    前記第２ニッケル膜の側面にも前記ニッケルの不動態化膜が配置されていることを特徴とする請求項２６記載の半導体装置。
28. 前記パッド領域は、前記第２配線の端部およびその外周を含む領域であり、
    前記第２ニッケル膜は、前記第２配線の側面を覆っていることを特徴とする請求項２７記載の半導体装置。
29. 前記ニッケルの不動態化膜は、アンモニアと過酸化水素水を含有するエッチング液でエッチングした場合のエッチングにおいて、ニッケルの自然酸化膜を前記エッチング液でエッチングした場合のエッチングレートの１００分の１以下である膜であることを特徴とする請求項２６記載の半導体装置。
30. 前記パッド領域の金膜と、実装基板の外部端子とを接続する導線を有することを特徴とする請求項２６記載の半導体装置。
31. （ａ）基板の上方に配置された第１導電性膜と、
    （ｂ）前記第１導電性膜上に配置され、前記第１導電性膜の第１領域を露出する開口部を有する第１絶縁膜と、
    （ｃ）前記第１導電性膜の第１領域および前記第１絶縁膜上に配置された第２導電性膜であって、
    （ｃ１）銅を主成分とする銅膜と、
    （ｃ２）前記銅膜上に配置され、ニッケルを主成分とするニッケル膜と、を有する前記第２導電性膜と、
    （ｄ）前記第２導電性膜のパッド領域を開口する第２絶縁膜と、
    （ｅ）前記第２導電性膜のパッド領域上であって、前記ニッケル膜の上方に配置されたバンプ電極と、
    （ｆ）前記ニッケル膜と前記第２絶縁膜とに挟まれた領域に配置されたニッケルの不動態化膜と、
    を有することを特徴とする半導体装置。
32. 前記第２導電性膜は、前記第１導電性膜の第１領域と前記バンプ電極とを電気的に接続する配線であることを特徴とする請求項３１記載の半導体装置。
33. 前記第２導電性膜は、前記バンプ電極の下地層であることを特徴とする請求項３１記載の半導体装置。

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