JP2012164882A

JP2012164882A - 半導体装置

Info

Publication number: JP2012164882A
Application number: JP2011025266A
Authority: JP
Inventors: Hirokazu Kikuchi; 宏和菊池
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2011-02-08
Filing date: 2011-02-08
Publication date: 2012-08-30
Also published as: US20120199982A1

Abstract

【課題】配線及びビア間接続の信頼性を向上させた半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、半導体基板と、前記半導体基板上の異なる高さに配置され、配線が形成された複数の配線層と、前記配線層の積層方向に延びる柱状に形成され、異なる複数の前記配線層の配線間を電気的に接続するビアとを備え、前記配線の一部は、前記ビアの中間部において前記ビアに接触する中間配線であり、所定の前記配線層の中間配線及びその他の所定の前記配線層の中間配線は、それぞれ前記ビアを前記積層方向に直交する方向で貫通し、且つ、前記ビア内において相互に交差していることを特徴とする。
【選択図】図２

Description

本発明の実施形態は、半導体装置に関する。

配線層を複数積層させた積層構造を持つ半導体装置の多くは、所定の配線層の配線とこれとは異なる配線層の配線とを接続するためのビアを備えている。ビアには、単純に上層配線及び下層配線を接続させるものの他、更に、これら上層配線又は下層配線をビア中間部に形成されている中間配線に接続させるものもある。

このような中間配線と接続するビアは次のように形成される。ビア形成前、予め中間配線の端部にビア領域に掛かるようにビア接続部を形成しておく。続いて、上層配線形成前、ビアを埋め込むための下層配線に達するスルーホールを形成する。スルーホールは、ビアパターンのレジストマスクを用いてビア接続部が露出するまでエッチングしていき、ビア接続部が露出したら、このビア接続部をマスクとして更にエッチングを進めていくことで形成する。続いて、この形成されたスルーホールにタングステン（Ｗ）等のビア材料を埋め込む。最後に、ビアの上面に接続するように上層配線を形成することでビアを介して上層配線、中間配線及び下層配線が接続されることになる。

しかし、この方法の場合、ビアにはビア接続部との接続箇所において段差が形成されるため、ビアは下層に行くほど細くなってしまい、下側の中間配線や下層配線とビアとの接触面積を十分に確保できなくなる。さらに、ビアと中間配線の間に合わせずれが生じた場合、下側の中間配線とビアが接触できなくなる恐れもある。したがって、この方法を用いる場合、ビアと配線との合わせずれが発生した場合においてもビアと中間配線が十分な接触面積を確保することを目的とした合わせずれマージンをビアや配線に付加する必要がある。但し、この場合、チップ面積の増大という問題が新たに生じることになる。

そこで、このようなビアと配線との合わせずれの問題を解消する方法として、スルーホール形成過程において中間配線も同時に除去し、スルーホールの側面に中間配線の端部を露出させる方法が提案されている。この場合、形成されたスルーホールに配線材料を埋め込めば、ビアの側面と中間配線の端部とを接続することができる。この方法を用いれば、セルフアラインでビアと中間配線とを接触させることが可能であり、ビアと配線との位置合わせが容易になる。

しかし、この方法を用いると、もし中間配線の断面積を大きくできない場合、ビアと中間配線との十分な接触面積を確保することができず、接触抵抗が増大してしまう点が問題となる。

特開２０１０−１７７２７６号

本発明は、配線及びビア間接続の信頼性を向上させた半導体装置を提供することを目的とする。

実施形態に係る半導体装置は、半導体基板と、前記半導体基板上の異なる高さに配置され、配線が形成された複数の配線層と、前記配線層の積層方向に延びる柱状に形成され、異なる複数の前記配線層の配線間を電気的に接続するビアとを備え、前記配線の一部は、前記ビアの中間部において前記ビアに接触する中間配線であり、所定の前記配線層の中間配線及びその他の所定の前記配線層の中間配線は、それぞれ前記ビアを前記積層方向に直交する方向で貫通し、且つ、前記ビア内において相互に交差していることを特徴とする。

第１の実施形態に係る半導体装置のビア周辺部の斜視図である。本実施形態に係る半導体装置のビア周辺部の斜視図である。本実施形態に係る半導体装置のビア内における配線の配置例を示す図である。本実施形態に係る半導体装置の製造工程を説明する図である。本実施形態に係る半導体装置の製造工程を説明する図である。本実施形態に係る半導体装置の製造工程を説明する図である。本実施形態に係る半導体装置の製造工程を説明する図である。本実施形態に係る半導体装置の製造工程を説明する図である。本実施形態に係る半導体装置の製造工程を説明する図である。本実施形態に係る半導体装置の製造工程を説明する図である。本実施形態に係る半導体装置のビア周辺部の斜視図である。本実施形態に係る半導体装置のビア内における配線の配置例を示す図である。本実施形態に係る半導体装置のビア内における配線の配置例を示す図である。本実施形態に係る半導体装置のビア内における配線の配置例を示す図である。本実施形態に係る半導体装置のビア内における配線の配置例を示す図である。第２の実施形態に係る半導体装置のビア周辺部の斜視図である。本実施形態に係る半導体装置のビア周辺部の斜視図である。本実施形態に係る半導体装置の製造工程を説明する図である。本実施形態に係る半導体装置のビア周辺部の斜視図である。比較例に係る半導体装置のビア内における配線の配置図である。比較例に係る半導体装置のビア内における配線の配置図である。

以下、図面を参照しながら実施形態に係る半導体装置について説明する。
［第１の実施形態］
先ず、第１の実施形態に係る半導体装置の構造について説明する。

図１は、本実施形態に係る半導体装置の斜視図である。図２は、本実施形態に係る半導体装置の内部構造を分かりやすくするため、図１に示す半導体装置の一部を取り除いた図である。

本実施形態の半導体装置は、トランジスタ及び配線が形成されたシリコン（Ｓｉ）基板１０５と、このシリコン基板１０５上のｚ方向に積層された下層配線層１１０、絶縁層１１５、第１配線層１２０、絶縁層１２５、第２配線層１３０及び絶縁層１３５とを備える。また、下層配線層１１０の上面を下端とし、絶縁層１３５の上面を上端とするｚ方向に柱状に形成されたビア１６０を備える。

下層配線層１１０は、下層配線１１１及びこの下層配線１１１の周辺に形成された絶縁膜１１２からなる。この下層配線１１１は、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等の導電膜から構成され、ビア１６０の下面に接続している。

第１配線層１２０は、第１配線１２１及びこの第１配線１２１の両側に形成された絶縁膜１２２からなる。第１配線１２１は、タングステン、アルミニウム、銅等の導電膜から構成され、図２に示すようにビア１６０の内部をｘ方向に貫通するように形成されている。

第２配線層１３０は、第２配線１３１及びこの第２配線１３１の両側に形成された絶縁膜１３２からなる。第２配線１３１は、タングステン、アルミニウム、銅等の導電膜から構成され、図２に示すようにビア１６０の内部をｙ方向に貫通するように形成されている。

なお、以下において、ビア１６０の上面と下面との間に配置された第１配線１２１及び第２配線１３１のような配線を「中間配線」と呼ぶこともある。

ビア１６０は、層１３５、１３０、１２５、１２０及び１１５を貫通するよう、形成されたスルーホール１６０´をタングステン、アルミニウム、銅等の導電膜を埋め込むことにより形成される。ビア１６０は、スルーホール１６０´の形成時にエッチングされず残存した第２配線（中間配線）１３１及び第１配線（中間配線）１２１と接触するように形成される。

なお、絶縁層１１５のうち、第１配線１２１の下に位置する部分には、後述する製造方法によるビア１６０の形成時において、エッチングされずに残存する絶縁膜１１５ａ（以下、「残存絶縁膜」と呼ぶ）が形成されている。

同様に、絶縁層１１５、第１配線層１２０の絶縁膜１２２及び絶縁層１２５のうち、第２配線１３１の下に位置する部分には、それぞれ残存絶縁膜１１５ｂ、１２２ｂ及び１２５ｂが形成されている。

以上の構造の場合、第１配線１２１は、残存絶縁膜１１５ａとの接触面である下面を除く、上面と２つの側面においてビア１６０と接触する。同様に、第２配線１３１は、残存絶縁膜１２５ｂとの接触面である下面を除く、上面と２つの側面においてビア１６０と接触する。その結果、下層配線１１１、第１配線１２１及び第２配線１３１はビア１６０によって電気的に接続されることになる。

ここで、第１配線１２１及び第２配線１３１とビア１６０との位置関係を図３を参照して説明する。

図３は、第１配線１２１及び第２配線１３１の位置関係をｚ方向に見た図である。図中点線で囲まれた領域は、ビア１６０の形成領域を示している。また、図中一点鎖線は図１のＡ−Ａ´断面を示している。図３に示すように、第１配線１２１、第２配線１３１は、ビア１６０をそれぞれｘ方向、ｙ方向に貫通するように形成されている。つまり、これら第１配線１２１及び第２配線１３１は、ビア１６０内においてほぼ直交（９０°で交差）するように形成されていることが分かる。

次に、本実施形態に係る半導体装置の製造方法を図４〜図１０を参照して説明する。
始めに、図４に示すように、周知の方法によって、トランジスタ及び配線が形成されたシリコン基板１０５を形成する。

続いて、図５に示すように、シリコン基板１０５上に下層配線層１１０を形成する。その際、始めに、下層配線層１１０の絶縁膜１１２となる絶縁材料を積層する。続いて、リソグラフィ法を用いて下層配線１１１部分の絶縁材料を除去する。最後に、ダマシン法を用いて、絶縁膜材料の除去された部分に配線材料を埋め込み下層配線１１１を形成する。ここで、下層配線１１１をビア１６０の形成領域を囲むように形成させることで、ビア１６０の底面全体に下層配線１１１を接触させることができる。その結果、ビア１６０と下層配線１１１との接触抵抗を抑制することができる。

なお、下層配線層１１０は、上記工程の他、下層配線１１１を先に形成する工程でも形成することができる。具体的には、始めに、下層配線１１１の配線材料を積層する。続いて、積層した配線材料をリソグラフィ法によって加工し下層配線１１１を形成する。最後に、下層配線１１１の周辺に絶縁膜１１２となる絶縁材料を埋め込み、この絶縁材料の上面をＣＭＰ等によって下層配線１１１の上面が露出するまで平坦化する。
以上が、下層配線層１１０の形成工程となる。

続いて、図６に示すように、下層配線層１１０上に、絶縁層１１５となる層１１５´を成膜する。これによって、下層配線１１１と後に形成する第１配線１２１との短絡を防ぐことができる。

続いて、図７に示すように、絶縁層となる層１１５´上に第１配線層１２０となる層１２０´を下層配線層１１０の形成工程と同様に形成する。これによって、ｘ方向に延びる第１配線１２１が形成される。また、第１配線１２１のｙ方向の両側には、絶縁膜１２２となる膜１２２´が形成される。

続いて、図８に示すように、第１配線層となる層１２０´上に絶縁層１２５となる層１２５´を形成する。これによって、第１配線１２１と後に形成する第２配線１３１との短絡を防ぐことができる。続いて、絶縁層となる層１２５´上に第２配線層１３０となる層１３０´を第１配線層となる層１２０´の形成工程と同様に形成する。これによって、ｙ方向に延びる第２配線１３１が形成される。また、第２配線１３１のｘ方向の両側には、絶縁膜１３２となる膜１３２´が形成される。

ここで、ビア１６０の中間部で接触する第１配線１２１及び第２配線１３１は、図３に示すように、ビア１６０を貫通し、且つ、ビア１６０内においてほぼ直交するように配置しておく。

続いて、図９に示すように、第２配線層となる層１３０´上に絶縁層１３５となる層１３５´を形成する。これによって、第２配線１３１の更に上層に配線に設ける場合、第２配線１３１とこの上層配線との短絡を防ぐことができる。

続いて、図１０に示すように、絶縁層となる層１３５´上に犠牲膜１７０を形成する。続いて、リソグラフィ法を用いて、この犠牲膜１７０上にビア１６０のパターンＰが形成されたレジスト１７５を形成する。

続いて、図２に示すように、ＲＩＥ等の異方性エッチングによって第１配線層１１０上面に達するスルーホール１６０´を形成する。その際、レジスト１７５をマスクとして犠牲膜１７０にビア１６０のパターンＰを転写し、層１３５´〜１１５´を加工する。これら層１３５´〜１１５´は、ビア１６０の材料の良好な埋め込み特性を得るために、垂直又は順テーパ形状になるように加工する。なお、このスルーホール１６０´の形成において、途中で第２配線１３１及び第１配線１２１が露出することになるが、これら第２配線１３１及び第１配線１２１が残存するように、配線材料及び絶縁材料のエッチング選択比等の条件を適切に設定して異方性エッチングを実行する。それによって、層１３５´〜１１５´は、ビア１６０のパターンＰ内において第２配線１３１並びに第１配線１２１の下に位置する部分１２５ｂ、１２２ｂ及び１１５ｂ並びに１１５ａを除いて除去される。その結果、スルーホール１６０´内において第２配線１３１の上面及び側面が露出し、第１配線１２１も第２配線１３１の下部分を除いた上面及び側面が露出する。

最後に、スルーホール１６０´内にバリアメタル及びタングステン、アルミニウム、銅等の配線材料を埋め込む。これによって、第１配線１２１及び第２配線１３１の上面及び側面で接続するビア１６０が形成される。その結果、ビア１６０と３つの配線１１１、１２１及び１３１とを電気的に接続することができる。その後、不要な配線材料をＣＭＰによって除去する。
以上の製造工程によって、図１に示す半導体装置を製造することができる。

ここで、図２０に示すように、下層配線Ｍ１から上層配線Ｍ２に掛けて形成されたビア（Ｖｉａ）内において中間配線Ｌ１及びＬ２が交差せずに平行に配置されている場合について考える。この場合であっても、中間配線Ｌ１と中間配線Ｌ２とがｙ方向に十分にずれている場合、ビアと中間配線Ｌ１及びＬ２とを接触させることはできる。しかし、通常、上側の中間配線Ｌ２の下の残存絶縁膜はテーパ状に形成させるため、中間配線Ｌ１と中間配線Ｌ２のｙ方向のずれが十分でない場合、図２０のように、中間配線Ｌ１が、残存絶縁膜内に埋もれてしまい、ビアと下側の中間配線Ｌ１とは非接触の状態となってしまう。

その点、本実施形態では、図３に示すように、ビア１６０内において中間配線である第１配線１２１及び第２配線１３１をほぼ直交させている。これによって、第１配線１２１と第２配線１３１のとの位置関係が多少ずれたとしても、第１配線１２１が残存絶縁膜１２５ｂ、１２２ｂ及び１１５ｂに完全に埋まることはなく、ビア１６０内において露出されないといった問題を回避することができる。

以上の点から、本実施形態によれば、従来のように配線の端部をビアと接触させる構造や、図２０に示す比較例のような構造を有する半導体装置に比べ、ビアと配線或いは配線同士の位置合わせのマージンを向上させることができる。

また、本実施形態の場合、中間配線の上面及び側面においてビアを接触させることができるため、配線の端部をビアの側面に接触させる構造よりも、ビアと中間配線との接触面積を大きく（接触抵抗を小さく）することができる。

なお、前述の製造工程の後、更に、図１に示す半導体装置のビア１６０、絶縁層１３５上に上層配線層１５０を形成しても良い。この上層配線層１５０は、図１１に示すように、ビア１６０の上面に接触する上層配線１５１及びこの上層配線１５１の周辺に形成された絶縁膜１５２からなる。ここで、この上層配線１５１を、ビア１６０の形成領域を囲むように形成しておけば、ビア１６０の上面全体に上層配線１５１を接触させることができ、これによってビア１６０と上層配線１５１との接触抵抗を抑制することができる。このように図１１の製造工程を経ることによって、ビア１６０と４つの配線１１１、１２１、１３１及び１５１とを電気的に接続することができる。
次に、本実施形態に係る半導体装置の他の例をいくつか説明する。

図１２は、ビアを貫通する２つの中間配線Ｌ１及びＬ２を６０°（１２０°）くらいで交差させた例である。この場合であっても、図３のように第１配線１２１及び第２配線１３１をほぼ直交させた場合と同様の効果を得ることができる。

なお、図１２では、２つの中間配線Ｌ１、Ｌ２の交差角度を６０°（１２０°）くらいで示しているが、この交差角度は、０°を除き任意である。但し、第１配線１２１のような下側の中間配線は、第２配線１３１のような上側の中間配線の下に位置する部分が露出しないことに留意しなければいけない。これによって、下側の中間配線ほどビア内における露出面積が小さくなり、その結果、ビアとの接触面積が損なわれることになる。したがって、ビアを貫通させる中間配線Ｌ１及びＬ２は、ｚ方向から見た重複部分が少なくなるように交差させることが望ましい。つまり、中間配線Ｌ１及びＬ２の交差角度が大きい（９０°に近い）程、同じビア領域において、より大きなビアと中間第１配線Ｌ１との接触面積を確保することができる。

図１３は、ビアを貫通する中間配線Ｌ１及びＬ２を各２本配置させた例である。この例は、側壁加工等によって中間配線Ｌ１及びＬ２を太くできない場合に有効である。なお、側壁加工とは、リソグラフィ限界以下の線幅のパターンを形成する加工方法である。具体的には、所望の線幅の倍ピッチのレジストパターンを形成する。そして、レジストスリミング後に下層膜を加工して芯材パターンを形成した後に側壁を堆積する。最後に、芯材を剥離した上で下層膜を加工する。以上が側壁加工の工程となる。

このように、ビア内に中間配線Ｌ１及びＬ２を各２本貫通させることで、ビアと中間配線Ｌ１及びＬ２との接触面積を図３の１本だけ貫通させる場合よりも約２倍に増大させることができる。なお、ビア内を貫通する本数については、中間配線Ｌ１及びＬ２のいずれか一方のみを２本とし、他方を１本とすることもできる。また、各配線層においてビア内を貫通させる配線の本数は、２本に限らず３本以上あっても良い。

図１４は、ビアを貫通する中間配線を有する配線層が３層の場合の中間配線の配置例であり、図１４は、ビアを貫通する中間配線を有する配線層が４層の場合の中間配線の配置例である。

図１４の場合、３つの配線層の中間配線Ｌ１〜Ｌ３がほぼ６０°毎の等角度で配置されており、図１５の場合、４つの配線層の中間配線Ｌ１〜Ｌ４がほぼ４５°毎の等角度で配置されている。これらの場合、ｚ方向から見た中間配線の重複部分の面積を、他の交差角度にする場合よりも小さくすることができるため、より大きなビアと中間配線との接触面積を確保することができる。なお、一般的には、ビアを貫通する中間配線を有する配線層の数をｎ（ｎは２以上の整数）とした場合、１８０°／ｎの等角度で配置させれば良い。

［第２の実施形態］
第２の実施形態では、ビア中間部に接触する中間配線のうちビアの上側にある中間配線については配線端部でビア側面に接触させ、下側の中間配線については第１の実施形態と同様、ビア内を貫通させるようにする。

図１６は、第２の実施形態に係る半導体装置の斜視図であり、図１７は、本実施形態に係る半導体装置の内部構造を分かりやすくするため、図１６に示す半導体装置の一部を取り除いた図である。

本実施形態の半導体装置は、第１の実施形態に係る半導体装置のシリコン基板１０５〜絶縁層１３５と同様のシリコン基板２０５〜絶縁層２３５を備える。更に、本実施形態の場合、絶縁層２３５上に第３配線層２４０及び絶縁層２４５を備える。

第３配線層２４０は、図１７に示すように、第３配線（中間配線）２４１及びこの第３配線２４１の両側に形成された絶縁膜２４２からなる。第３配線２４１は、図１７に示すようにビア２６０が埋め込まれるスルーホール２６１´の内壁でその端部が露出するように形成されている。また、第３配線２４１は、第１配線２２１及び第２配線２３１よりも断面積（線幅）が大きく形成されている。
次に、本実施形態に係る半導体装置の製造方法について説明する。

始めに、シリコン基板２０５の形成から絶縁層２３５となる層２３５´の積層までを、第１の実施形態におけるシリコン基板１０１の形成から絶縁層となる層１０７´の形成までと同様に実行する。

続いて、図１８に示すように、絶縁層となる層２３５上に第３配線層２４０となる層２４０´を形成する。これによって、ｙ方向に延びる第３配線２４１となる膜２４１´が形成される。また、第３配線となる膜２４１´のｙ方向の両側には、絶縁膜２４２となる膜２４２´が形成される。続いて、配線層となる層２４０´上に絶縁層２４５となる層２４５´を積層する。これによって、第３配線２４１の更に上層に配線を設ける場合、第３配線２４１とこの上層配線との短絡を防ぐことができる。

続いて、図１７に示すように、絶縁層となる層２４５´の上面から下層配線層２１０の上面に達するスルーホール２６０´を形成する。この際、断面積が小さい第１配線（中間配線）２１１及び第２配線（中間配線）２３１については、第１の実施形態と同様に除去せず、断面積が大きい第３配線となる膜２４１´については除去する。これによって、第３配線２４１の端部と後に形成されるビア２６０の側面とを接触させることができる。本実施形態の場合、上側の第３配線２４１は、下側の第１配線２１１及び第２配線２３１に比べて断面積が大きいことから、ビア２６０の側面のみで接触させた場合であっても、ある程度の接触面積を確保することができ、接触抵抗をある程度小さくすることができる。これによって、第３配線２４１が形成される。

最後に、図１６に示すように、スルーホール２６０´内にバリアメタル及びタングステン、アルミニウム、銅等の配線材料を埋め込む。これによってビア２６０が形成され、下層配線２１１、第１配線２２１、第２配線２３１及び第３配線２４１は電気的に接続されることになる。その後、不要な配線材料をＣＭＰによって除去する。
以上の製造工程によって、図１６に示す半導体装置を製造することができる。

なお、図１９に示すように、第１の実施形態と同様、上記製造工程の後、更に、ビア２６０及び絶縁層２４５上に、ビア２６０の形成領域を囲むように配置された上層配線２５１と、この上層配線２５１の周辺に配置された絶縁膜２５２からなる上層配線層２４５を形成しても良い。

また、本実施形態の第３配線２４１のようにビア側面で接触させる中間配線を有する配線層を複数積層させることも可能である。この場合、図１８と同様の工程を所望の層数分だけ繰り返せば良い。

一般に、半導体装置の配線は、上層ほど厚く且つ線幅が太くなる。したがって、例えば、図２１に示すように、下層配線Ｍ１から上層配線Ｍ２に掛けて形成されたビア（Ｖｉａ）の中間部に接触する複数の中間配線Ｌ１〜Ｌ３のうち、上側の中間配線Ｌ３がビアの大部分を覆うほど太い場合を考える。この場合、第１の実施形態のようにビア内で中間配線Ｌ１〜Ｌ３を全て残すと、上側の中間配線Ｌ３の下に位置する残存絶縁膜が大きくなり、ビアと下側の中間配線Ｌ１及びＬ２との接触面積や、ビアとビアの下面で接触する下層配線Ｍ１との接触面積が小さくなるという問題がある。

その点、本実施形態によれば、第１の実施形態と同様の効果を得られるばかりでなく、断面の大きい上側の中間配線をビア側面で接触させることで、下側の中間配線とビアとの接触面積を損なうことなく、より積層数の多い半導体装置を提供することができる。

［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０５、２０５・・・シリコン基板、１１０、１２０、１３０、１５０、２１０、２２０、２３０、２４０、２５０・・・配線層、１２０´、１３０´、２２０´、２３０´、２４０´・・・配線層となる層、１１１、１２１、１３１、１５１、２１１、２２１、２３１、２４１、２５１・・・配線、１１２、１２２、１３２、１５２、２１２、２２２、２３２、２４２、２５２・・・絶縁膜、１２２´、１３２´、２２２´、２３２´、２４２´・・・絶縁膜となる膜、１１５、１２５、１３５、２１５、２２５、２３５、２４５・・・絶縁層、１１５´、１２５´、１３５´、２１５´、２２５´、２３５´、２４５´・・・絶縁層となる層、１１５ａ、１１５ｂ、１２２ｂ、１２５ｂ、２１５ａ、２１５ｂ、２２２ｂ、２２５ｂ・・・残存絶縁膜、１６０、２６０・・・ビア、１６０´、２６０´・・・スルーホール、１７０・・・犠牲膜、１７５・・・レジスト、２４１´・・・配線となる膜。

Claims

半導体基板と、
前記半導体基板上の異なる高さに配置され、配線が形成された複数の配線層と、
前記配線層の積層方向に延びる柱状に形成され、異なる複数の前記配線層の配線間を電気的に接続するビアと
を備え、
前記配線の一部は、前記ビアの中間部において前記ビアに接触する中間配線であり、
所定の前記配線層の中間配線及びその他の所定の前記配線層の中間配線は、それぞれ前記ビアを前記積層方向に直交する方向で貫通し、且つ、前記ビア内において相互に交差している
ことを特徴とする半導体装置。
所定の前記ビアを貫通する中間配線は、相互に平行に延びる複数の配線からなる
ことを特徴とする請求項１記載の半導体装置。
複数の前記ビアを貫通する中間配線は、前記ビア内において前記配線層の積層方向から見て相互に実質等角度で配置されている
ことを特徴とする請求項１又は２記載の半導体装置。
所定の前記配線層の中間配線は、端部において前記ビアの側面に接触し、前記ビアと貫通する中間配線と電気的に接続される
ことを特徴とする請求項１〜３のいずれか１項記載の半導体装置。
前記端部においてビアの側面に接触する中間配線は、前記ビアを貫通する中間配線よりも断面積が大きい
ことを特徴とする請求項４記載の半導体装置。