JPH10163315A - 半導体回路装置 - Google Patents
半導体回路装置Info
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- JPH10163315A JPH10163315A JP8317589A JP31758996A JPH10163315A JP H10163315 A JPH10163315 A JP H10163315A JP 8317589 A JP8317589 A JP 8317589A JP 31758996 A JP31758996 A JP 31758996A JP H10163315 A JPH10163315 A JP H10163315A
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- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】上下配線の接続状態を改善して動作速度を正常
化し、回路誤動作を未然に防止するとともに、マスクパ
ターン面積を縮小化することのできるスルーホール構造
を有する半導体回路装置を提供する。 【解決手段】スルーホールＴ１、Ｔ２およびＴ３によ
り、下地配線Ａ１、Ａ２およびＡ３が接続され、下地配
線Ａ３はスルーホールＴ３の中央部に配置される。下地
配線Ａ３と第２層目の下地配線とを接続するスルーホー
ルＴ３の内部には導電材料Ｄ３が埋め込まれ、当該導電
材料Ｄ３に接するように、２層目の下地配線が配置され
る埋め込み型コンタクト構造が形成される。スルーホー
ルの工程においてエッチングを行う際には、下地配線Ａ
３より下層の工程にある導電層を下敷き配線Ｓ２として
使用することにより、更に下方に対して突き抜けること
が防止されるが、他の第１層目のスルーホールＴ１およ
びＴ２についても同様である。
化し、回路誤動作を未然に防止するとともに、マスクパ
ターン面積を縮小化することのできるスルーホール構造
を有する半導体回路装置を提供する。 【解決手段】スルーホールＴ１、Ｔ２およびＴ３によ
り、下地配線Ａ１、Ａ２およびＡ３が接続され、下地配
線Ａ３はスルーホールＴ３の中央部に配置される。下地
配線Ａ３と第２層目の下地配線とを接続するスルーホー
ルＴ３の内部には導電材料Ｄ３が埋め込まれ、当該導電
材料Ｄ３に接するように、２層目の下地配線が配置され
る埋め込み型コンタクト構造が形成される。スルーホー
ルの工程においてエッチングを行う際には、下地配線Ａ
３より下層の工程にある導電層を下敷き配線Ｓ２として
使用することにより、更に下方に対して突き抜けること
が防止されるが、他の第１層目のスルーホールＴ１およ
びＴ２についても同様である。
Description
【０００１】
【発明の属する技術分野】本発明は半導体回路装置に関
し、特に多層配線を有する半導体回路装置に関する。
し、特に多層配線を有する半導体回路装置に関する。
【０００２】
【従来の技術】従来の多層配線を有する半導体回路装置
の、異なる工程による配線同士間を接続するスルーホー
ル構造を示すコンタクト部分の一般的な構造が図９
（ａ）および（ｂ）の平面図に示されている。図９
（ａ）においては、それぞれ工程の異なる第１層目のア
ルミニウム材により形成される下地配線Ａ１１、Ａ１２
およびＡ１３と、これらの第１層目の下地配線Ａ１
１、Ａ１２ およびＡ１３にそれぞれ対応する第２層目
のアルミニウム材により形成される上地配線Ａ２１、Ａ
２２およびＡ２３とを接続するコンタクト構造（以下、
スルーホールと云う）Ｔ１１、Ｔ１２およびＴ１３が示
されている。図９（ａ）において、上地配線Ａ２３と下
地配線Ａ１３がスルーホールＴ１３において接続されて
いる領域においては、上地配線Ａ２３および下地配線Ａ
１３には、スルーホールＴ１３に対して各々必要な内部
寸法ｄおよびａが存在している。この内部寸法ｄおよび
ａが必要となる理由は、デバイスを構成する際のプロセ
ス上の「目ズレ」または「バラツキ」により、スルーホ
ールＴ１３が下地配線Ａ１３の外側にはみ出してしまう
という、所謂スルーホールの突き抜けが発生し、下層に
ある導電層および基板と短絡する状態となって、回路動
作的な不具合を生じるという事態を防ぐためである。
の、異なる工程による配線同士間を接続するスルーホー
ル構造を示すコンタクト部分の一般的な構造が図９
（ａ）および（ｂ）の平面図に示されている。図９
（ａ）においては、それぞれ工程の異なる第１層目のア
ルミニウム材により形成される下地配線Ａ１１、Ａ１２
およびＡ１３と、これらの第１層目の下地配線Ａ１
１、Ａ１２ およびＡ１３にそれぞれ対応する第２層目
のアルミニウム材により形成される上地配線Ａ２１、Ａ
２２およびＡ２３とを接続するコンタクト構造（以下、
スルーホールと云う）Ｔ１１、Ｔ１２およびＴ１３が示
されている。図９（ａ）において、上地配線Ａ２３と下
地配線Ａ１３がスルーホールＴ１３において接続されて
いる領域においては、上地配線Ａ２３および下地配線Ａ
１３には、スルーホールＴ１３に対して各々必要な内部
寸法ｄおよびａが存在している。この内部寸法ｄおよび
ａが必要となる理由は、デバイスを構成する際のプロセ
ス上の「目ズレ」または「バラツキ」により、スルーホ
ールＴ１３が下地配線Ａ１３の外側にはみ出してしまう
という、所謂スルーホールの突き抜けが発生し、下層に
ある導電層および基板と短絡する状態となって、回路動
作的な不具合を生じるという事態を防ぐためである。
【０００３】図１０は、図９（ａ）の平面図に対応する
スルーホール構造を示す接続部のみを示す平面図および
当該平面図におけるＸ−Ｘ’線に対応する断面図であ
る。図１０（ａ）に示されるように、本従来例において
は、基板Ｊｋに対して酸化膜Ｂが積層され、スルーホー
ルＴ１１、Ｔ１２およびＴ１３に対応して、下地配線Ａ
１１、Ａ１２およびＡ１３と上地配線Ａ２１、Ａ２２お
よびＡ２３が配置されている。下地配線Ａ１３は、スル
ーホールＴ１３に対して内部寸法ａの関係において上地
配線Ａ２３に接続されている。この場合に、上地配線Ａ
２３についても、同様に内部寸法ｄを設定することが必
要となる。ここにおいて、下地配線Ａ１１、Ａ１２およ
びＡ１３における相互間の配線間隔をｂとして表わし、
上地配線Ａ２１、Ａ２２およびＡ２３における相互間の
配線間隔をｎとして表わすと、前記内部寸法ａおよびｄ
と、配線間隔ｂおよびｎを構成上の必要条件として設定
することにより、スルーホールＴ１１、Ｔ１２およびＴ
１３の相互同士間の間隔は必然的に拡大化される。図１
０に示されるように、スルーホールが３個隣接して存在
する場合には、下地配線Ａ１１から下地配線Ａ１３まで
の長さをＷとし、スルーホールの内部寸法をｉとする
と、Ｗの値としては次式により示される寸法が必要とな
る。
スルーホール構造を示す接続部のみを示す平面図および
当該平面図におけるＸ−Ｘ’線に対応する断面図であ
る。図１０（ａ）に示されるように、本従来例において
は、基板Ｊｋに対して酸化膜Ｂが積層され、スルーホー
ルＴ１１、Ｔ１２およびＴ１３に対応して、下地配線Ａ
１１、Ａ１２およびＡ１３と上地配線Ａ２１、Ａ２２お
よびＡ２３が配置されている。下地配線Ａ１３は、スル
ーホールＴ１３に対して内部寸法ａの関係において上地
配線Ａ２３に接続されている。この場合に、上地配線Ａ
２３についても、同様に内部寸法ｄを設定することが必
要となる。ここにおいて、下地配線Ａ１１、Ａ１２およ
びＡ１３における相互間の配線間隔をｂとして表わし、
上地配線Ａ２１、Ａ２２およびＡ２３における相互間の
配線間隔をｎとして表わすと、前記内部寸法ａおよびｄ
と、配線間隔ｂおよびｎを構成上の必要条件として設定
することにより、スルーホールＴ１１、Ｔ１２およびＴ
１３の相互同士間の間隔は必然的に拡大化される。図１
０に示されるように、スルーホールが３個隣接して存在
する場合には、下地配線Ａ１１から下地配線Ａ１３まで
の長さをＷとし、スルーホールの内部寸法をｉとする
と、Ｗの値としては次式により示される寸法が必要とな
る。
【０００４】 Ｗ＝３×（２ａ＋ｉ）＋２ｂ ＝６ａ＋３ｉ＋２ｂ また、上地配線Ａ２１から上地配線Ａ２３までの長さを
Ｗa2とすると、下地配線の場合と同様に、Ｗa2の値とし
ては次式により示される寸法が必要となる。
Ｗa2とすると、下地配線の場合と同様に、Ｗa2の値とし
ては次式により示される寸法が必要となる。
【０００５】 Ｗa2＝３×（２ｄ＋ｉ）＋２ｎ ＝６ｄ＋３ｉ＋２ｎ ここにおいて、埋め込み型コンタクト構造を用いた場合
のスルーホール構造を示す接続部について敷衍して説明
する。図１１は当該接続部のみの平面図および当該平面
図におけるＸ１−Ｘ１’線に対応する断面図である。図
１０に示される接続部の場合と異なる点は、スルーホー
ル内に導電材料を生め込む構造とすることにより、上地
配線Ａ２１〜Ａ２３において必要とされていた内部寸法
ｄが不要になることである。明らかに、内部寸法ｄは図
１１からは除外されている。このようにすることによ
り、上地配線Ａ２１〜Ａ２３については、スルーホール
間隔を縮少することはできるが、下地配線Ａ１１〜Ａ１
３に関する内部寸法ａは未だ必要となるために、前記下
地配線Ａ１１から下地配線Ａ１３までの長さＷは、Ｗ＝
６ａ＋３ｉ＋２ｂのままとなっており変化は見られな
い。
のスルーホール構造を示す接続部について敷衍して説明
する。図１１は当該接続部のみの平面図および当該平面
図におけるＸ１−Ｘ１’線に対応する断面図である。図
１０に示される接続部の場合と異なる点は、スルーホー
ル内に導電材料を生め込む構造とすることにより、上地
配線Ａ２１〜Ａ２３において必要とされていた内部寸法
ｄが不要になることである。明らかに、内部寸法ｄは図
１１からは除外されている。このようにすることによ
り、上地配線Ａ２１〜Ａ２３については、スルーホール
間隔を縮少することはできるが、下地配線Ａ１１〜Ａ１
３に関する内部寸法ａは未だ必要となるために、前記下
地配線Ａ１１から下地配線Ａ１３までの長さＷは、Ｗ＝
６ａ＋３ｉ＋２ｂのままとなっており変化は見られな
い。
【０００６】そこで、図９（ａ）および図１０を参照し
て、前記Ｗの寸法を小さくするために、内部寸法ａと配
線間隔ｂとの相互間の関係を平面的に回避するように配
慮した場合の平面図が図９（ｂ）に示される。図９
（ｂ）においては、下地配線Ａ１１と下地配線Ａ１２に
それぞれ接続されているスルーホールＴ１１およびＴ１
２が相互に隣接しないように、下地配線Ａ１２のスルー
ホールＴ１２の位置がずらして配置されている。このよ
うにすることにより、前記Ｗのサイズを−ａ分だけ小さ
くすることができる。しかし、ここで、図９（ａ）にお
けるスルーホールＴ１３の部分において、内部寸法ａに
て接続されている下地配線Ａ１３が占有している領域を
Ｖとすると、図９（ｂ）においては、隣接するスルーホ
ールがずらして配置されているために、その占有領域Ｖ
は、図９（ａ）における下地配線Ａ１３の占有領域Ｖよ
りも遥かに大きくなりＶ＋βとなる。この結果、横方向
におけるＷのサイズは縮小することができるものの、縦
方向のＶのサイズが大きくなってしまうという問題が生
じる。勿論、Ｗのサイズに対して幾らかの縮小が必要と
される領域においては、図９（ｂ）に示されるパターン
を用い、−α分のサイズ縮小を図ることは効果的であ
る。しかしながら、図９（ｂ）のようなパターンが数多
く繰返される場合には、＋β分のサイズはマスクパター
ンの面積においても影響が大きいものとなってくる。更
に、図９（ｂ）のようなパターンが数多く繰返されるよ
うになると、面積的な影響は更に大きくなる。このよう
な同一パターンの繰返しは、例えば半導体メモリチップ
を例にとると、メモリセルとメモリセルに密着して存在
する接続回路領域（以下、セル周辺回路領域と云う）に
おいて顕著になってくる。このセル周辺回路領域は、メ
モリセルと直接接続される回路であるために、メモリセ
ルの一辺の近傍にメモリセルの並びと同じ数のセル周辺
回路領域が配置されている。以下においては、上記のこ
とについて、半導体チップサイズに対する影響度につい
て説明する。
て、前記Ｗの寸法を小さくするために、内部寸法ａと配
線間隔ｂとの相互間の関係を平面的に回避するように配
慮した場合の平面図が図９（ｂ）に示される。図９
（ｂ）においては、下地配線Ａ１１と下地配線Ａ１２に
それぞれ接続されているスルーホールＴ１１およびＴ１
２が相互に隣接しないように、下地配線Ａ１２のスルー
ホールＴ１２の位置がずらして配置されている。このよ
うにすることにより、前記Ｗのサイズを−ａ分だけ小さ
くすることができる。しかし、ここで、図９（ａ）にお
けるスルーホールＴ１３の部分において、内部寸法ａに
て接続されている下地配線Ａ１３が占有している領域を
Ｖとすると、図９（ｂ）においては、隣接するスルーホ
ールがずらして配置されているために、その占有領域Ｖ
は、図９（ａ）における下地配線Ａ１３の占有領域Ｖよ
りも遥かに大きくなりＶ＋βとなる。この結果、横方向
におけるＷのサイズは縮小することができるものの、縦
方向のＶのサイズが大きくなってしまうという問題が生
じる。勿論、Ｗのサイズに対して幾らかの縮小が必要と
される領域においては、図９（ｂ）に示されるパターン
を用い、−α分のサイズ縮小を図ることは効果的であ
る。しかしながら、図９（ｂ）のようなパターンが数多
く繰返される場合には、＋β分のサイズはマスクパター
ンの面積においても影響が大きいものとなってくる。更
に、図９（ｂ）のようなパターンが数多く繰返されるよ
うになると、面積的な影響は更に大きくなる。このよう
な同一パターンの繰返しは、例えば半導体メモリチップ
を例にとると、メモリセルとメモリセルに密着して存在
する接続回路領域（以下、セル周辺回路領域と云う）に
おいて顕著になってくる。このセル周辺回路領域は、メ
モリセルと直接接続される回路であるために、メモリセ
ルの一辺の近傍にメモリセルの並びと同じ数のセル周辺
回路領域が配置されている。以下においては、上記のこ
とについて、半導体チップサイズに対する影響度につい
て説明する。
【０００７】図１２は、半導体メモリチップの１例の概
要を示す平面模試図である。図１２において、セル周辺
回路領域ＡＲは、メモリセル部と同一ピッチにて配置さ
れる周辺アレイ回路部のマスクパターン領域であり、例
えば、１メガビット以上のデータを記憶することのでき
る半導体メモリにおいては、メモリセルのロウ系回路
（ロウ・デコーダ、ワード選択線）ＲＫまたはカラム系
回路（デジット線、センスアンプ回路）ＫＫの配置数
は、一般的には、少なくとも２５６個乃至２０４８個を
越える数となる。このような構成において、図９（ａ）
における下地配線Ａ１１〜Ａ１３のＷのサイズ、Ｗ＝６
ａ＋３ｉ＋２ｂ分がデジット選択線用のカラム系回路で
ある場合には、上記のことから、図１２の所要寸法ＣＷ
の大きさとしては、略々〔Ｗ＊（２５６個〜２０４８
個）〕の大きさとなり、チップサイズ縮小化に対して極
めて大きな影響を与えることになる。また、配線ピッヂ
を狭くするために、図９（ｂ）に示されるような構成を
用いるものとしても、図１２の所要寸法ＣＷの大きさと
して〔（−α）＊（２５６個〜２０４８個）〕分の縮小
化は可能ではあるが、その代わりとして、サイズとして
は、〔（＋β）＊（チップの長辺サイズ）＊２（上辺と
下辺）〕分の大きさが増えることになり、半導体チップ
サイズの縮小化が得られるとは云い得ない状態となる。
要を示す平面模試図である。図１２において、セル周辺
回路領域ＡＲは、メモリセル部と同一ピッチにて配置さ
れる周辺アレイ回路部のマスクパターン領域であり、例
えば、１メガビット以上のデータを記憶することのでき
る半導体メモリにおいては、メモリセルのロウ系回路
（ロウ・デコーダ、ワード選択線）ＲＫまたはカラム系
回路（デジット線、センスアンプ回路）ＫＫの配置数
は、一般的には、少なくとも２５６個乃至２０４８個を
越える数となる。このような構成において、図９（ａ）
における下地配線Ａ１１〜Ａ１３のＷのサイズ、Ｗ＝６
ａ＋３ｉ＋２ｂ分がデジット選択線用のカラム系回路で
ある場合には、上記のことから、図１２の所要寸法ＣＷ
の大きさとしては、略々〔Ｗ＊（２５６個〜２０４８
個）〕の大きさとなり、チップサイズ縮小化に対して極
めて大きな影響を与えることになる。また、配線ピッヂ
を狭くするために、図９（ｂ）に示されるような構成を
用いるものとしても、図１２の所要寸法ＣＷの大きさと
して〔（−α）＊（２５６個〜２０４８個）〕分の縮小
化は可能ではあるが、その代わりとして、サイズとして
は、〔（＋β）＊（チップの長辺サイズ）＊２（上辺と
下辺）〕分の大きさが増えることになり、半導体チップ
サイズの縮小化が得られるとは云い得ない状態となる。
【０００８】このことは、図９（ａ）がロウ系回路であ
る場合においても同様であり、寸法ＣＷのサイスとして
は、略々〔Ｗ＊（２５６個〜２０４８個）〕の大きさが
必要となり、図９（ｂ）の構成を用いるものとしても、
〔（−α）＊（２５６個〜２０４８個）〕分の縮小化は
可能とはなるが、同様に〔（＋β）＊（チップの短辺サ
イズ）＊２〕分はサイズが増大するという結果となる。
このように、セル周辺回路領域ＡＲは、非常に狭い限ら
れた領域内にマスクパターン化されているために、上下
に存在している導電層とコンタクトとを駆使することに
より、回路的接続が実現されている。従って、コンタク
トの数量は、セル周辺回路領域ＡＲ以外に対比して極め
て多く必要とされる。現在においては、このコンタクト
領域は、セル周辺回路領域ＡＲの約３０％程度を占める
ようになっていることが多く、このことが、半導体集積
回路の占有面積を大きくしている１要因となっている。
る場合においても同様であり、寸法ＣＷのサイスとして
は、略々〔Ｗ＊（２５６個〜２０４８個）〕の大きさが
必要となり、図９（ｂ）の構成を用いるものとしても、
〔（−α）＊（２５６個〜２０４８個）〕分の縮小化は
可能とはなるが、同様に〔（＋β）＊（チップの短辺サ
イズ）＊２〕分はサイズが増大するという結果となる。
このように、セル周辺回路領域ＡＲは、非常に狭い限ら
れた領域内にマスクパターン化されているために、上下
に存在している導電層とコンタクトとを駆使することに
より、回路的接続が実現されている。従って、コンタク
トの数量は、セル周辺回路領域ＡＲ以外に対比して極め
て多く必要とされる。現在においては、このコンタクト
領域は、セル周辺回路領域ＡＲの約３０％程度を占める
ようになっていることが多く、このことが、半導体集積
回路の占有面積を大きくしている１要因となっている。
【０００９】次に、図６（ａ）および（ｂ）は、それぞ
れ特開平４−９３０４８号公報および特開平３−２３１
４２９号公報において示されている多層配線構造の半導
体装置のスルーホール構造を示す断面図である。これら
の半導体装置においては、多層配線間を接続するスルー
ホールＪＴ１内にはタングステン等の導電材料Ｄが用い
られており、シリコン基板Ｊａ１、第１層配線Ｊａ２、
第２層配線Ｊａ３、第３層配線Ｊａ４、………等を含む
任意の各層配線の接続は、同一ガラスマスク上のスルー
ホールのみにおいて行われている。図６（ａ）に示され
るのは、シリコン基板Ｊａ１を含む各層の第１層配線Ｊ
ａ２、第２層配線Ｊａ３、第３層配線Ｊａ４等を一括し
て接続する状態を示す断面図であり、図６（ｂ）に示さ
れるのは、シリコン基板Ｊａ１を除く、各層の第１層配
線Ｊａ２、第２層配線Ｊａ３、第３層配線Ｊａ４等の多
層配線同士間を一括して接続する状態を示す断面図であ
る。これらの方法を用いて多層配線構造の半導体装置の
スルーホールを形成することにより、配線に関する設計
変更を行う際に、それぞれ任意の配線材と、配線相互間
を接続するコンタクトのガラスマスクが多数必要であっ
たのに対比して、スルーホールのガラスマスクの作成の
みに対応することにより、工程数、費用および工数等の
削減が可能になるという効果が得られる。但し、第１層
配線Ｊａ２および第２層配線Ｊａ３のスルーホールＪＴ
１に対して必要な内部寸法は、これらの従来例の構成
が、図９（ａ）、（ｂ）および図１０と同様の構成とな
っており、マスクパターンの縮小化、即ち半導体チップ
サイズを縮小するという効果を得ることはできない。
れ特開平４−９３０４８号公報および特開平３−２３１
４２９号公報において示されている多層配線構造の半導
体装置のスルーホール構造を示す断面図である。これら
の半導体装置においては、多層配線間を接続するスルー
ホールＪＴ１内にはタングステン等の導電材料Ｄが用い
られており、シリコン基板Ｊａ１、第１層配線Ｊａ２、
第２層配線Ｊａ３、第３層配線Ｊａ４、………等を含む
任意の各層配線の接続は、同一ガラスマスク上のスルー
ホールのみにおいて行われている。図６（ａ）に示され
るのは、シリコン基板Ｊａ１を含む各層の第１層配線Ｊ
ａ２、第２層配線Ｊａ３、第３層配線Ｊａ４等を一括し
て接続する状態を示す断面図であり、図６（ｂ）に示さ
れるのは、シリコン基板Ｊａ１を除く、各層の第１層配
線Ｊａ２、第２層配線Ｊａ３、第３層配線Ｊａ４等の多
層配線同士間を一括して接続する状態を示す断面図であ
る。これらの方法を用いて多層配線構造の半導体装置の
スルーホールを形成することにより、配線に関する設計
変更を行う際に、それぞれ任意の配線材と、配線相互間
を接続するコンタクトのガラスマスクが多数必要であっ
たのに対比して、スルーホールのガラスマスクの作成の
みに対応することにより、工程数、費用および工数等の
削減が可能になるという効果が得られる。但し、第１層
配線Ｊａ２および第２層配線Ｊａ３のスルーホールＪＴ
１に対して必要な内部寸法は、これらの従来例の構成
が、図９（ａ）、（ｂ）および図１０と同様の構成とな
っており、マスクパターンの縮小化、即ち半導体チップ
サイズを縮小するという効果を得ることはできない。
【００１０】また、工程数の削減を目的としたコンタク
ト構造の例としては、特開平６ー３５００５５号公報に
おいて示されている１例があり、図７にその断面図が示
される。本従来例は、抵抗負荷型セルを備えて構成され
るＳＲＡＭのメモルセルを対象とした半導体記憶装置の
１例であり、第１ドライバトランジスタのドレイン電極
Ｊｂ２、第２ドライバトランジスタのゲート電極Ｊｂ３
および高抵抗負荷素子Ｊｂ４の一端が一括して接続され
るコンタクトＪｂ７を、第１ドライバトランジスタのド
レイン電極Ｊｂ２に対応するコンタクトホール内に設け
たものである。このようにすることにより、前記コンタ
クトを形成するためのエッチング工程が１回で済むため
に、工程数を削減することが可能となり、製造期間の短
縮化およびコストの低減を図ることができる。但し、こ
のことは、ＳＲＡＭの高抵抗負荷型メモリセルに適用さ
れるものであり、他の回路に適用することを目的とする
ものではない。また、当該従来例は、本願発明と同様の
多層構造により形成されているが、下地配線に相当する
Ｎ＋拡散層より成るドレイン電極Ｊｂ２に対して、コン
タクトＪｂ７との内部寸法が必要となるために、パター
ン面積を小さくするという効果は得られていない。更に
また、Ｎ＋拡散層より成るドレイン電極Ｊｂ２に接続さ
れる構造となっているために、Ｐ型基板Ｊｂ１の電位よ
りも低い電位がアルミ配線Ｊｂ６において発生した場合
には、Ｐ型基板Ｊｂ１からＮ＋拡散層によるドレイン電
極Ｊｂ２を経由して、アルミ配線Ｊｂ６に順方向電流が
流れ込むという事態が生じる。更に、Ｎ＋拡散層のドレ
イン電極Ｊｂ２の容量が配線容量よりも大きくなるため
に、高速性が劣化するという問題が生じる。
ト構造の例としては、特開平６ー３５００５５号公報に
おいて示されている１例があり、図７にその断面図が示
される。本従来例は、抵抗負荷型セルを備えて構成され
るＳＲＡＭのメモルセルを対象とした半導体記憶装置の
１例であり、第１ドライバトランジスタのドレイン電極
Ｊｂ２、第２ドライバトランジスタのゲート電極Ｊｂ３
および高抵抗負荷素子Ｊｂ４の一端が一括して接続され
るコンタクトＪｂ７を、第１ドライバトランジスタのド
レイン電極Ｊｂ２に対応するコンタクトホール内に設け
たものである。このようにすることにより、前記コンタ
クトを形成するためのエッチング工程が１回で済むため
に、工程数を削減することが可能となり、製造期間の短
縮化およびコストの低減を図ることができる。但し、こ
のことは、ＳＲＡＭの高抵抗負荷型メモリセルに適用さ
れるものであり、他の回路に適用することを目的とする
ものではない。また、当該従来例は、本願発明と同様の
多層構造により形成されているが、下地配線に相当する
Ｎ＋拡散層より成るドレイン電極Ｊｂ２に対して、コン
タクトＪｂ７との内部寸法が必要となるために、パター
ン面積を小さくするという効果は得られていない。更に
また、Ｎ＋拡散層より成るドレイン電極Ｊｂ２に接続さ
れる構造となっているために、Ｐ型基板Ｊｂ１の電位よ
りも低い電位がアルミ配線Ｊｂ６において発生した場合
には、Ｐ型基板Ｊｂ１からＮ＋拡散層によるドレイン電
極Ｊｂ２を経由して、アルミ配線Ｊｂ６に順方向電流が
流れ込むという事態が生じる。更に、Ｎ＋拡散層のドレ
イン電極Ｊｂ２の容量が配線容量よりも大きくなるため
に、高速性が劣化するという問題が生じる。
【００１１】次に、特開平６−１５１４５６号公報にお
いて提案されている他の従来例について、図８（ａ）を
参照して説明する。本従来例においては、深さの異なる
複数のコンタクト孔Ｊｃ７およびＪｃ８が同一工程にお
いて存在する場合には、深い方のコンタクト孔Ｊｃ８が
開孔するまでエッチングが行われるために、浅い方のコ
ンタクト孔Ｊｃ７に接している下地配線に至るまで突き
抜けてしまい、下方の導電層にまで到達する事態が発生
して、製造プロセス上の問題の１要因となる。
いて提案されている他の従来例について、図８（ａ）を
参照して説明する。本従来例においては、深さの異なる
複数のコンタクト孔Ｊｃ７およびＪｃ８が同一工程にお
いて存在する場合には、深い方のコンタクト孔Ｊｃ８が
開孔するまでエッチングが行われるために、浅い方のコ
ンタクト孔Ｊｃ７に接している下地配線に至るまで突き
抜けてしまい、下方の導電層にまで到達する事態が発生
して、製造プロセス上の問題の１要因となる。
【００１２】このために、本提案による従来例において
は、その対応策として、コンタクト開孔部には、エッチ
ング速度の遅いダミー層Ｊｃ３がストッパーとして設け
られている。このようにすることにより、浅いコンタク
ト孔Ｊｃ７に対して過剰なエッチングが行われて突き抜
けが生じても、下方に存在するダミー層Ｊｃ３により、
その下の導電層にまで開孔されることがなく、回路動作
の不具合を防止することができる。この方法は、上から
の突き抜けに対してはその効果が見られるが、半導体チ
ップサイズ縮小化に対しては何等寄与するところがな
い。
は、その対応策として、コンタクト開孔部には、エッチ
ング速度の遅いダミー層Ｊｃ３がストッパーとして設け
られている。このようにすることにより、浅いコンタク
ト孔Ｊｃ７に対して過剰なエッチングが行われて突き抜
けが生じても、下方に存在するダミー層Ｊｃ３により、
その下の導電層にまで開孔されることがなく、回路動作
の不具合を防止することができる。この方法は、上から
の突き抜けに対してはその効果が見られるが、半導体チ
ップサイズ縮小化に対しては何等寄与するところがな
い。
【００１３】また、他の従来例として、図８（ｂ）に示
される特開平４−１０９６５４号公報において提案され
ている、ポリシリコンの多層配線構造を有する半導体装
置においては、エッチング深さの異なるコンタクトＪｄ
５、Ｊｄ６およびＪｄ７を形成する際に、上層のポリシ
リコン配線Ｊｄ３が不測にエッチングされないように、
少なくとも下から２層目以降のポリシリコン配線Ｊｄ３
の直上に、ストッパーとなるアルミ配線Ｊｄ４が設けら
れている。この方法においては、上記の特開平６−１５
１４５６号公報による提案の場合と同様に、上からの突
き抜けに対してはその効果が見られるが、チップサイズ
の縮小化に対しては何等寄与するところがなく、更にス
トッパーとなるアルミ配線Ｊｄ４を、コンタクトＪｄ
５、Ｊｄ６およびＪｄ７よりも大きいパッド状にパター
ンニングするという工程を新たに付加することが必要と
なる。
される特開平４−１０９６５４号公報において提案され
ている、ポリシリコンの多層配線構造を有する半導体装
置においては、エッチング深さの異なるコンタクトＪｄ
５、Ｊｄ６およびＪｄ７を形成する際に、上層のポリシ
リコン配線Ｊｄ３が不測にエッチングされないように、
少なくとも下から２層目以降のポリシリコン配線Ｊｄ３
の直上に、ストッパーとなるアルミ配線Ｊｄ４が設けら
れている。この方法においては、上記の特開平６−１５
１４５６号公報による提案の場合と同様に、上からの突
き抜けに対してはその効果が見られるが、チップサイズ
の縮小化に対しては何等寄与するところがなく、更にス
トッパーとなるアルミ配線Ｊｄ４を、コンタクトＪｄ
５、Ｊｄ６およびＪｄ７よりも大きいパッド状にパター
ンニングするという工程を新たに付加することが必要と
なる。
【００１４】以上においては、従来例として、先願例を
含めて５つの従来例について説明したが、何れの場合に
おいても、コンタクト構造的にスルーホールに対しては
十分な内部寸法が必要となっている。これにより、工程
数の削減またはコンタクトの突き抜けによる不具合防止
等の効果は得られてはいるが、マスク面積の点を考慮す
る場合には、コンタクトの接続部分においては、接続さ
れる上下の配線に製造プロセス上の不具合が生じるのを
防止するためには十分な内部寸法が必要となり、当該接
続部分が密集する領域においては、マスク的に占有面積
の縮小化を図ることは極めて困難となる。
含めて５つの従来例について説明したが、何れの場合に
おいても、コンタクト構造的にスルーホールに対しては
十分な内部寸法が必要となっている。これにより、工程
数の削減またはコンタクトの突き抜けによる不具合防止
等の効果は得られてはいるが、マスク面積の点を考慮す
る場合には、コンタクトの接続部分においては、接続さ
れる上下の配線に製造プロセス上の不具合が生じるのを
防止するためには十分な内部寸法が必要となり、当該接
続部分が密集する領域においては、マスク的に占有面積
の縮小化を図ることは極めて困難となる。
【００１５】
【発明が解決しようとする課題】上述した従来の多層配
線を有する半導体回路装置においては、コンタクトに対
する上下配線に必要な内部寸法が大きくなることによ
り、図９（ａ）の平面図に示されるように、配線部分領
域Ｈａよりも接続部分領域Ｓｅにおいて、より大きい占
有面積が必要とされている。これにより、接続部分領域
Ｓｅが密集しているような領域においては、特に顕著
に、当該接続部分領域Ｓｅの大きさが、半導体チップサ
イズの縮小化に対して大きな障碍要因となるという欠点
がある。
線を有する半導体回路装置においては、コンタクトに対
する上下配線に必要な内部寸法が大きくなることによ
り、図９（ａ）の平面図に示されるように、配線部分領
域Ｈａよりも接続部分領域Ｓｅにおいて、より大きい占
有面積が必要とされている。これにより、接続部分領域
Ｓｅが密集しているような領域においては、特に顕著
に、当該接続部分領域Ｓｅの大きさが、半導体チップサ
イズの縮小化に対して大きな障碍要因となるという欠点
がある。
【００１６】また、更に、従来の多層配線を有する半導
体回路装置においては、コンタクト構造において、当該
コンタクト部分の上地配線と下地配線の接触面積はコン
タクト面積に比例しており、このために、デバイスサイ
ズが小さくなればなる程、上下配線の接触面積も更に小
さくなってゆく傾向となる。コンタクト面積が小さくな
ることは、半導体チップサイズの縮小化につながるが、
同時に接触抵抗が大きくなってしまうという問題も生じ
る。このように、コンタクト部分における接触抵抗が大
きくなることにより、形成されるトランジスタ素子の回
路接続等における接続抵抗も大きくなるために、当該接
触抵抗の増大は、半導体回路装置の回路動作上における
高速性の劣化または誤動作発生の要因になるという欠点
がある。
体回路装置においては、コンタクト構造において、当該
コンタクト部分の上地配線と下地配線の接触面積はコン
タクト面積に比例しており、このために、デバイスサイ
ズが小さくなればなる程、上下配線の接触面積も更に小
さくなってゆく傾向となる。コンタクト面積が小さくな
ることは、半導体チップサイズの縮小化につながるが、
同時に接触抵抗が大きくなってしまうという問題も生じ
る。このように、コンタクト部分における接触抵抗が大
きくなることにより、形成されるトランジスタ素子の回
路接続等における接続抵抗も大きくなるために、当該接
触抵抗の増大は、半導体回路装置の回路動作上における
高速性の劣化または誤動作発生の要因になるという欠点
がある。
【００１７】本願発明の目的は、コンタクト部分の面積
を従来と同等またはそれ以上の面積に保持するととも
に、且つ半導体チップサイズの占有面積の縮小化を可能
とする半導体回路装置を提供することにある。
を従来と同等またはそれ以上の面積に保持するととも
に、且つ半導体チップサイズの占有面積の縮小化を可能
とする半導体回路装置を提供することにある。
【００１８】
【課題を解決するための手段】本発明の半導体回路装置
は、３層以上の複数の配線層から成る多層配線層を有す
る半導体回路装置において、半導体基板に最も近接して
存在する配線層を第１層目の配線層とし、少なくとも第
３層目以降の第ｎ番目（ｎは正整数）の配線層に存在す
る第１の配線と、第２層目以降の第ｍ番目（ｍは正整
数：ｍ＜ｎ）の配線層に存在する第２の配線とを接続す
るコンタクト構造におけるコンタクト孔の大きさが、前
記第２の配線の配線幅よりも大きく、前記コンタクト孔
を介して前記第１の配線と前記第２の配線とを接続する
導電材料が、前記第２の配線の上面および側面において
接触し、且つ前記第２の配線より更に下層に存在する第
３の配線層まで延在して構成されることを特徴としてい
る。
は、３層以上の複数の配線層から成る多層配線層を有す
る半導体回路装置において、半導体基板に最も近接して
存在する配線層を第１層目の配線層とし、少なくとも第
３層目以降の第ｎ番目（ｎは正整数）の配線層に存在す
る第１の配線と、第２層目以降の第ｍ番目（ｍは正整
数：ｍ＜ｎ）の配線層に存在する第２の配線とを接続す
るコンタクト構造におけるコンタクト孔の大きさが、前
記第２の配線の配線幅よりも大きく、前記コンタクト孔
を介して前記第１の配線と前記第２の配線とを接続する
導電材料が、前記第２の配線の上面および側面において
接触し、且つ前記第２の配線より更に下層に存在する第
３の配線層まで延在して構成されることを特徴としてい
る。
【００１９】なお、前記第１の配線と前記第２の配線と
を接続する前記コンタクト構造における導電材料は、前
記第２の配線の上面の一部のみと接触するか、または当
該第２の配線の全面と片側面のみにおいて接触して形成
し、且つ当該導電材料を前記片面接触部から前記第３の
配線に至るまで延在して構成するようにしてもよい。ま
た、前記第３の配線層は、当該第３の配線層以外の複数
の配線層の各配線層間に存在する絶縁層を挟み、且つそ
の一部を当該絶縁層に重畳する形で階段状に形成しても
よく、または当該第３の配線層を、前記導電材料に対応
する突抜け防止層を形成するようにしてもよい。そして
更に、前記第２の配線は、前記コンタクト孔の開孔部の
形状の一辺よりも短かい範囲内において凹形、凸形また
は凹凸形の配線形状を呈するようにしてもよく、更に、
前記第１の配線と前記第２の配線とを接続する前記コン
タクト構造としては、前記コンタクト孔に前記導電材料
を埋め込むことにより形成するようにしてもよい。
を接続する前記コンタクト構造における導電材料は、前
記第２の配線の上面の一部のみと接触するか、または当
該第２の配線の全面と片側面のみにおいて接触して形成
し、且つ当該導電材料を前記片面接触部から前記第３の
配線に至るまで延在して構成するようにしてもよい。ま
た、前記第３の配線層は、当該第３の配線層以外の複数
の配線層の各配線層間に存在する絶縁層を挟み、且つそ
の一部を当該絶縁層に重畳する形で階段状に形成しても
よく、または当該第３の配線層を、前記導電材料に対応
する突抜け防止層を形成するようにしてもよい。そして
更に、前記第２の配線は、前記コンタクト孔の開孔部の
形状の一辺よりも短かい範囲内において凹形、凸形また
は凹凸形の配線形状を呈するようにしてもよく、更に、
前記第１の配線と前記第２の配線とを接続する前記コン
タクト構造としては、前記コンタクト孔に前記導電材料
を埋め込むことにより形成するようにしてもよい。
【００２０】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００２１】図１は本発明の第１の実施形態におけるス
ルーホール構造を示す複数層間のコンタクト接合部の部
分平面図と、当該平面図のＹ−Ｙ’線に対応する断面図
である。図１において、スルーホールＴ１、Ｔ２および
Ｔ３により、それぞれ第１層目の下地配線Ａ１、Ａ２お
よびＡ３が接続されている。今、スルーホールＴ３によ
って接続されている下地配線Ａ３の幅ｋ１の値を、スル
ーホールＴ３の幅ｉの値よりも小さい値とし、更に、下
地配線Ａ３をスルーホールＴ３の中央部分に配置する。
下地配線Ａ３と第２層目の配線とを接続するスルーホー
ルＴ３の内部には導電材料Ｄが埋め込まれており、当該
導電材料Ｄに接するように、２層目の下地配線が配置さ
れる埋め込み型コンタクト構造が用いられている。この
場合には、第２層目の配線のスルーホールＴ３に対する
内部寸法は必要がなくなる。ここにおいて、スルーホー
ルの工程においてエッチングを行う際においては、第１
層目の下地配線Ａ３より下層の工程にある導電層を下敷
き配線Ｓ２として使用することにより、更に下方に対し
て突き抜けることが防止されている。このような構造に
ついては、他の第１層目のスルーホールＴ１およびＴ２
のついても同様である。唯、特に異なる点としては、隣
接するスルーホールＴ１とＴ２の間、およびスルーホー
ルＴ２とＴ３との間においては、スルーホールの突き抜
けを防止するための下敷き配線Ｓ１およびＳ２につい
て、それぞれ異なる工程が用いられていることである。
ルーホール構造を示す複数層間のコンタクト接合部の部
分平面図と、当該平面図のＹ−Ｙ’線に対応する断面図
である。図１において、スルーホールＴ１、Ｔ２および
Ｔ３により、それぞれ第１層目の下地配線Ａ１、Ａ２お
よびＡ３が接続されている。今、スルーホールＴ３によ
って接続されている下地配線Ａ３の幅ｋ１の値を、スル
ーホールＴ３の幅ｉの値よりも小さい値とし、更に、下
地配線Ａ３をスルーホールＴ３の中央部分に配置する。
下地配線Ａ３と第２層目の配線とを接続するスルーホー
ルＴ３の内部には導電材料Ｄが埋め込まれており、当該
導電材料Ｄに接するように、２層目の下地配線が配置さ
れる埋め込み型コンタクト構造が用いられている。この
場合には、第２層目の配線のスルーホールＴ３に対する
内部寸法は必要がなくなる。ここにおいて、スルーホー
ルの工程においてエッチングを行う際においては、第１
層目の下地配線Ａ３より下層の工程にある導電層を下敷
き配線Ｓ２として使用することにより、更に下方に対し
て突き抜けることが防止されている。このような構造に
ついては、他の第１層目のスルーホールＴ１およびＴ２
のついても同様である。唯、特に異なる点としては、隣
接するスルーホールＴ１とＴ２の間、およびスルーホー
ルＴ２とＴ３との間においては、スルーホールの突き抜
けを防止するための下敷き配線Ｓ１およびＳ２につい
て、それぞれ異なる工程が用いられていることである。
【００２２】即ち、スルーホールＴ１およびＴ３に対し
ては下敷き配線Ｓ２が用いられており、スルーホールＴ
２に対しては、下敷き配線Ｓ２よりも更に前工程におけ
る下敷き配線Ｓ１が用いられている。このようにして、
隣接するスルーホールに対応して、複数工程による下敷
き配線Ｓ１およびＳ２を用いることにより、下敷き配線
Ｓ１およびＳ２の層間に存在する酸化膜（ＳｉＯ2 ）に
より上下を分離する形で、段違いに下敷き配線Ｓ１およ
びＳ２が配置されている。
ては下敷き配線Ｓ２が用いられており、スルーホールＴ
２に対しては、下敷き配線Ｓ２よりも更に前工程におけ
る下敷き配線Ｓ１が用いられている。このようにして、
隣接するスルーホールに対応して、複数工程による下敷
き配線Ｓ１およびＳ２を用いることにより、下敷き配線
Ｓ１およびＳ２の層間に存在する酸化膜（ＳｉＯ2 ）に
より上下を分離する形で、段違いに下敷き配線Ｓ１およ
びＳ２が配置されている。
【００２３】なお、図５は、本実施形態による各スルー
ホールに対応するコンタクト間の間隔縮小化を説明する
ためのコンタクト部分の断面図であり、それぞれ工程の
異なる第１層目の下敷き配線（ポリシリ配線）Ｓ１およ
び第２層目の下敷き配線（ポリシリ配線）Ｓ２と、対応
する各スルーホール内に埋め込まれている導電材料Ｄの
みが抽出されて示されている。図５において、各コンタ
クトに対応する下敷き配線Ｓ１およびＳ２に対して必要
とされる内部寸法をａとし、隣接する下敷き配線Ｓ２同
士の間隔をｂ、隣接する下敷き配線Ｓ２と下敷き配線Ｓ
１に対応する導電材料Ｄとの間隔をｃとし、更に、隣接
する下敷き配線Ｓ２に対応する導電材料Ｄ同士の間隔を
ｔ１、隣接する下敷き配線Ｓ２に対応する導電材料Ｄと
下敷き配線Ｓ１に対応する導電材料Ｄとの間の間隔をｔ
２とすると、同一工程の下敷き配線を用いる場合のコン
タクト間の間隔ｔ１と、異なる工程の下敷き配線を用い
る場合のコンタクト間の間隔ｔ２は、それぞれｔ１＝２
ａ＋ｂ、ｔ２＝ａ＋ｃとして表わされる。ここで、ｂは
下敷き配線Ｓ２の相互間の間隔を示しており、ｃは、下
敷き配線Ｓ２と下敷き配線Ｓ１に対応する導電材料Ｄと
の間隔を示しているため、略々同等の値になるものと考
えられる。またｔ２＝ａ＋ｃにおけるｃの値は、図５よ
り明らかなように、下敷き配線Ｓ１の片側の内部寸法ａ
の値を吸収する値に設定されている。従って、これらの
ｔ１とｔ２との関係としては、ｔ１＞ｔ２として表わす
ことができる。これにより、図５より２ａ＋ｂ＞ａ＋ｃ
となり、ａ＋ｂ＞ｃの関係が成り立つ。即ち、図１の本
実施形態において示されるように、隣接するスルーホー
ルに対応する下敷き配線に対して異なる工程を用い、段
違いに下敷き配線Ｓ１およびＳ２を構成することによ
り、同一工程を下敷き配線Ｓ２に用いてコンタクト部分
を構成する従来例に対比して、コンタクト部分の間隔を
短縮することが可能となる。この場合に、コンタクト孔
の幅、即ちスルーホールに埋め込まれる導電材料Ｄの寸
法ｉを用いて、従来例と同様にコンタクトの下敷き配線
Ｓ２から下敷き配線Ｓ１に至るまでの長さＷｓの値を式
にて表わすと、ｂとｃが略々等しい値として、Ｗｓ＝５
ａ＋３ｉ＋２ｂとなり、従来例における長さＷ＝６ａ＋
３ｉ＋２ｂに比較して小さい値となっていることが分か
る。
ホールに対応するコンタクト間の間隔縮小化を説明する
ためのコンタクト部分の断面図であり、それぞれ工程の
異なる第１層目の下敷き配線（ポリシリ配線）Ｓ１およ
び第２層目の下敷き配線（ポリシリ配線）Ｓ２と、対応
する各スルーホール内に埋め込まれている導電材料Ｄの
みが抽出されて示されている。図５において、各コンタ
クトに対応する下敷き配線Ｓ１およびＳ２に対して必要
とされる内部寸法をａとし、隣接する下敷き配線Ｓ２同
士の間隔をｂ、隣接する下敷き配線Ｓ２と下敷き配線Ｓ
１に対応する導電材料Ｄとの間隔をｃとし、更に、隣接
する下敷き配線Ｓ２に対応する導電材料Ｄ同士の間隔を
ｔ１、隣接する下敷き配線Ｓ２に対応する導電材料Ｄと
下敷き配線Ｓ１に対応する導電材料Ｄとの間の間隔をｔ
２とすると、同一工程の下敷き配線を用いる場合のコン
タクト間の間隔ｔ１と、異なる工程の下敷き配線を用い
る場合のコンタクト間の間隔ｔ２は、それぞれｔ１＝２
ａ＋ｂ、ｔ２＝ａ＋ｃとして表わされる。ここで、ｂは
下敷き配線Ｓ２の相互間の間隔を示しており、ｃは、下
敷き配線Ｓ２と下敷き配線Ｓ１に対応する導電材料Ｄと
の間隔を示しているため、略々同等の値になるものと考
えられる。またｔ２＝ａ＋ｃにおけるｃの値は、図５よ
り明らかなように、下敷き配線Ｓ１の片側の内部寸法ａ
の値を吸収する値に設定されている。従って、これらの
ｔ１とｔ２との関係としては、ｔ１＞ｔ２として表わす
ことができる。これにより、図５より２ａ＋ｂ＞ａ＋ｃ
となり、ａ＋ｂ＞ｃの関係が成り立つ。即ち、図１の本
実施形態において示されるように、隣接するスルーホー
ルに対応する下敷き配線に対して異なる工程を用い、段
違いに下敷き配線Ｓ１およびＳ２を構成することによ
り、同一工程を下敷き配線Ｓ２に用いてコンタクト部分
を構成する従来例に対比して、コンタクト部分の間隔を
短縮することが可能となる。この場合に、コンタクト孔
の幅、即ちスルーホールに埋め込まれる導電材料Ｄの寸
法ｉを用いて、従来例と同様にコンタクトの下敷き配線
Ｓ２から下敷き配線Ｓ１に至るまでの長さＷｓの値を式
にて表わすと、ｂとｃが略々等しい値として、Ｗｓ＝５
ａ＋３ｉ＋２ｂとなり、従来例における長さＷ＝６ａ＋
３ｉ＋２ｂに比較して小さい値となっていることが分か
る。
【００２４】図１において、第１層目の下敷き配線Ｓ１
および第２層目の下敷き配線Ｓ２は、従来例の場合と同
様に、それぞれスルーホールＴ１に対して十分な内部寸
法ａが確保されており、突き抜けが起ることもなく従来
例に劣る点は皆無である。下敷き配線Ｓ１およびＳ２に
は、新しく工程を追加してもよいが、既存の工程である
ゲートポリシリまたは配線シリサイド等を利用すること
の方が、費用も従来のままでパターン生成することが可
能であり、より望ましい方法である。更に、第１層目の
下地配線Ａ２と導電材料Ｄ２との接触面積は、下地配線
Ａ２の両端から導電材料Ｄ２を突き抜けさせることによ
り、下地配線Ａ２の上面部の寸法ｈ１だけではなく、側
面部の寸法ｈ２およびｈ３においても接触しており、従
来例と同様または従来例以上の接触面積が確保されてい
る。このように、接触面積自体を大きくとることが可能
となり、これにより、下地配線Ａ２と導電材料Ｄ２との
接続状態が良好な状態に保持されるとともに、前述のよ
うに、スルーホール間の間隔が短縮されることにより、
半導体回路装置のマスクパターンの占有面積を縮小する
ことが可能となる。
および第２層目の下敷き配線Ｓ２は、従来例の場合と同
様に、それぞれスルーホールＴ１に対して十分な内部寸
法ａが確保されており、突き抜けが起ることもなく従来
例に劣る点は皆無である。下敷き配線Ｓ１およびＳ２に
は、新しく工程を追加してもよいが、既存の工程である
ゲートポリシリまたは配線シリサイド等を利用すること
の方が、費用も従来のままでパターン生成することが可
能であり、より望ましい方法である。更に、第１層目の
下地配線Ａ２と導電材料Ｄ２との接触面積は、下地配線
Ａ２の両端から導電材料Ｄ２を突き抜けさせることによ
り、下地配線Ａ２の上面部の寸法ｈ１だけではなく、側
面部の寸法ｈ２およびｈ３においても接触しており、従
来例と同様または従来例以上の接触面積が確保されてい
る。このように、接触面積自体を大きくとることが可能
となり、これにより、下地配線Ａ２と導電材料Ｄ２との
接続状態が良好な状態に保持されるとともに、前述のよ
うに、スルーホール間の間隔が短縮されることにより、
半導体回路装置のマスクパターンの占有面積を縮小する
ことが可能となる。
【００２５】次に、図２は、本発明の第２の実施形態に
おけるスルーホール構造を示す複数層間のコンタクト接
合部の部分平面図と、複数層間のコンタクト接合部の部
分平面図と、当該平面図のＺ１−Ｚ１’線に対応する断
面図である。図２において、スルーホールＴ４、Ｔ５お
よびＴ６により、それぞれ第１層目の下地配線Ａ４、Ａ
５およびＡ６が接続されている。本実施形態の第１の実
施形態と異なる点は、スルーホールＴ４が、第１層目の
下地配線Ａ４に対して、片側から導電層を突き抜けるよ
うにずらして配置され、下地層Ａ４とスルーホールＴ４
内の導電層が、下地層Ａ４の上面の一部におけるｈ４に
おいて片側面のｈ２と接しながら下地配線Ａ４より下層
に突き抜けており、下層にある下敷き配線Ｓ２により突
き抜けが防止されていることである。この場合に、スル
ーホールＴ４、Ｔ５およびＴ６に対しては、下敷き配線
Ｓ２の単層のみが使用されているが、下敷き配線Ｓ２の
幅としては、突き抜けた導電材料分だけに必要な内部寸
法ａがあればよいために、下敷き配線Ｓ２に必要な幅Ｍ
２は、例えば、突き抜け分の寸法ををｉ／２（ｉは、ス
ルーホール幅）とするとＭ２＝２ａ＋ｉ／２であればよ
い。また図１における下敷き配線幅をＭ１とするとＭ１
＝２ａ＋ｉとなり、下敷き配線幅としてはＭ２の方がＭ
１よりも小さい値となる。従って、下敷き配線領域が小
さくなるために、下敷き配線に対しては単層が用いられ
ており、図５に示されるように、段違いの構成にしなく
ても、スルーホール間隔を従来例よりも小さくすること
ができる。また、図２における下地配線Ａ４と導電材料
Ｄ１との接触面積は、図１に示される第１の実施形態に
おける接触面積ｈ１＋ｈ２＋ｈ３に比較して、ｈ２＋ｈ
４（ｈ４＜ｈ１）と小さい値になっているが、プロセス
構造上、下地配線の厚さｈ２は、図１に示される下地配
線Ａ２の幅ｈ１の値と同等またはそれ以上の値であるこ
とが一般的である。従来のコンタクトの場合と比較して
も、側面部において接触面積が確保されている分、本実
施形態の場合においても接触面積が同等またはそれ以上
であり接続状態は問題なく、且つまたマスクパターンの
占有面積も縮小される。
おけるスルーホール構造を示す複数層間のコンタクト接
合部の部分平面図と、複数層間のコンタクト接合部の部
分平面図と、当該平面図のＺ１−Ｚ１’線に対応する断
面図である。図２において、スルーホールＴ４、Ｔ５お
よびＴ６により、それぞれ第１層目の下地配線Ａ４、Ａ
５およびＡ６が接続されている。本実施形態の第１の実
施形態と異なる点は、スルーホールＴ４が、第１層目の
下地配線Ａ４に対して、片側から導電層を突き抜けるよ
うにずらして配置され、下地層Ａ４とスルーホールＴ４
内の導電層が、下地層Ａ４の上面の一部におけるｈ４に
おいて片側面のｈ２と接しながら下地配線Ａ４より下層
に突き抜けており、下層にある下敷き配線Ｓ２により突
き抜けが防止されていることである。この場合に、スル
ーホールＴ４、Ｔ５およびＴ６に対しては、下敷き配線
Ｓ２の単層のみが使用されているが、下敷き配線Ｓ２の
幅としては、突き抜けた導電材料分だけに必要な内部寸
法ａがあればよいために、下敷き配線Ｓ２に必要な幅Ｍ
２は、例えば、突き抜け分の寸法ををｉ／２（ｉは、ス
ルーホール幅）とするとＭ２＝２ａ＋ｉ／２であればよ
い。また図１における下敷き配線幅をＭ１とするとＭ１
＝２ａ＋ｉとなり、下敷き配線幅としてはＭ２の方がＭ
１よりも小さい値となる。従って、下敷き配線領域が小
さくなるために、下敷き配線に対しては単層が用いられ
ており、図５に示されるように、段違いの構成にしなく
ても、スルーホール間隔を従来例よりも小さくすること
ができる。また、図２における下地配線Ａ４と導電材料
Ｄ１との接触面積は、図１に示される第１の実施形態に
おける接触面積ｈ１＋ｈ２＋ｈ３に比較して、ｈ２＋ｈ
４（ｈ４＜ｈ１）と小さい値になっているが、プロセス
構造上、下地配線の厚さｈ２は、図１に示される下地配
線Ａ２の幅ｈ１の値と同等またはそれ以上の値であるこ
とが一般的である。従来のコンタクトの場合と比較して
も、側面部において接触面積が確保されている分、本実
施形態の場合においても接触面積が同等またはそれ以上
であり接続状態は問題なく、且つまたマスクパターンの
占有面積も縮小される。
【００２６】次に、図３は、本発明の第３の実施形態に
おけるスルーホール構造を示す複数層間のコンタクト接
合部の部分平面図と、当該平面図のＺ２−Ｚ２’線に対
応する断面図である。図３において、スルーホールＴ
７、Ｔ８およびＴ９により、それぞれ第１層目の下地配
線Ａ７、Ａ８およびＡ９が接続されている。本実施形態
においては、第２の実施形態の場合と同様に、スルーホ
ールＴ７が、第１層目の下地配線Ａ７に対して、片側か
ら導電層を突き抜けるようにずらして配置されており、
第１の実施形態の場合と同様に、突き抜けた導電層を、
下地配線Ａ７、Ａ８およびＡ９よりも下層にある複数の
下敷き配線Ｓ１およびＳ２としてを用いている。これら
の下敷き配線Ｓ１およびＳ２は、図１の第１の実施形態
の場合と同様に、層間に存在する酸化膜（Ｓｉｏ２：図
示されない）により上下が分離されて段違いに構成され
ている。下敷き配線Ｓ１およびＳ２の幅としては、図２
の場合と同様に、Ｍ２＝２ａ＋ｉ／２と、導電層を突き
抜けた分に内部寸法ａを加算した領域であればよい。更
に、下敷き配線Ｓ１およびＳ２を段違いに構成すること
により、図５に示される構造が実現されており、これに
より、マスクパターンの占有面積が縮小化される。ま
た、接触面積についても、図２の第２の実施形態の場合
と同様に、それぞれ下地配線Ａ７、Ａ８およびＡ９の上
面の一部の幅ｈ４と側面部のｈ２において、導電材料Ｄ
１、Ｄ２およびＤ３と接触しており、側面部において接
触面積が確保されている分、本実施形態の場合において
も、従来例に比較して接触面積が同等またはそれ以上で
あり、これにより接続状態は問題なく、またマスクパタ
ーンの占有面積も縮小される。
おけるスルーホール構造を示す複数層間のコンタクト接
合部の部分平面図と、当該平面図のＺ２−Ｚ２’線に対
応する断面図である。図３において、スルーホールＴ
７、Ｔ８およびＴ９により、それぞれ第１層目の下地配
線Ａ７、Ａ８およびＡ９が接続されている。本実施形態
においては、第２の実施形態の場合と同様に、スルーホ
ールＴ７が、第１層目の下地配線Ａ７に対して、片側か
ら導電層を突き抜けるようにずらして配置されており、
第１の実施形態の場合と同様に、突き抜けた導電層を、
下地配線Ａ７、Ａ８およびＡ９よりも下層にある複数の
下敷き配線Ｓ１およびＳ２としてを用いている。これら
の下敷き配線Ｓ１およびＳ２は、図１の第１の実施形態
の場合と同様に、層間に存在する酸化膜（Ｓｉｏ２：図
示されない）により上下が分離されて段違いに構成され
ている。下敷き配線Ｓ１およびＳ２の幅としては、図２
の場合と同様に、Ｍ２＝２ａ＋ｉ／２と、導電層を突き
抜けた分に内部寸法ａを加算した領域であればよい。更
に、下敷き配線Ｓ１およびＳ２を段違いに構成すること
により、図５に示される構造が実現されており、これに
より、マスクパターンの占有面積が縮小化される。ま
た、接触面積についても、図２の第２の実施形態の場合
と同様に、それぞれ下地配線Ａ７、Ａ８およびＡ９の上
面の一部の幅ｈ４と側面部のｈ２において、導電材料Ｄ
１、Ｄ２およびＤ３と接触しており、側面部において接
触面積が確保されている分、本実施形態の場合において
も、従来例に比較して接触面積が同等またはそれ以上で
あり、これにより接続状態は問題なく、またマスクパタ
ーンの占有面積も縮小される。
【００２７】図４は、図１、図２および図３における第
１層の下地配線Ａ１、Ａ４およびＡ７を、断面構造的に
示した平面形状の種類を示す図であり、それぞれのスル
ーホールＴ３１、Ｔ３２、Ｔ３３、Ｔ３４、Ｔ３５およ
びＴ３６の位置に対応する６種類の平面形状が示されて
いる。図４において、第１層の下地配線Ｒ１１は、図１
に示される第１の実施形態において用いられている下地
配線Ａ１、Ａ２およびＡ３の平面形状に相当しており、
下地配線Ｒ１４は、図２および図３に示される第２およ
び第３の実施形態において用いられている下地配線Ａ
４、Ａ５およびＡ６と、下地配線Ａ７、Ａ８およびＡ９
の平面形状に相当している。また、下地配線Ｒ１２およ
びＲ１３は、図１の第１の実施形態に対して対応可能な
平面形状の１例であり、これらの下地配線Ｒ１２および
Ｒ１３には、それぞれ凹凸部分ｅ、ｆ、ｇ、ｏ、ｐおよ
びｑが存在している。下地配線Ｒ１２の場合には、その
凹凸部分ｆ、ｇ、ｐおよびｑを囲むようにスルーホール
Ｔ３２を配置することにより、下地配線Ｒ１１の場合よ
りもスルーホール孔内の側面長が増大し、これにより接
触面積が増大される。下地配線Ｒ１３の場合において
も、同様に、その凹凸部分ｅ、ｆ、ｇ、ｏ、ｐおよびｑ
を囲むようにスルーホールＴ３３を配置することによ
り、接触面積を更に増大させることができる。また、下
地配線Ｒ１５およびＲ１６は、図２および図３の第２お
よび第３の実施形態に対しても対応可能な平面形状の１
例であり、これらの下地配線Ｒ１５およびＲ１６には、
それぞれ凹凸部分ｏ、ｐおよびｑが存在している。下地
配線Ｒ１５の場合には、その凹凸部分ｐおよびｑを囲む
ようにスルーホールＴ３５を配置することにより、下地
配線Ｒ１４の場合よりもスルーホール孔内の側面長を増
やすことができ、これにより接触面積が増大する。ま
た、下地配線Ｒ１６の場合においても、同様に、その凹
凸部分ｏ、ｐおよびｑを囲むようにスルーホールＴ３３
を配置することにより、側面長を更に増やすことがで
き、これにより接触面積が更に増大される。
１層の下地配線Ａ１、Ａ４およびＡ７を、断面構造的に
示した平面形状の種類を示す図であり、それぞれのスル
ーホールＴ３１、Ｔ３２、Ｔ３３、Ｔ３４、Ｔ３５およ
びＴ３６の位置に対応する６種類の平面形状が示されて
いる。図４において、第１層の下地配線Ｒ１１は、図１
に示される第１の実施形態において用いられている下地
配線Ａ１、Ａ２およびＡ３の平面形状に相当しており、
下地配線Ｒ１４は、図２および図３に示される第２およ
び第３の実施形態において用いられている下地配線Ａ
４、Ａ５およびＡ６と、下地配線Ａ７、Ａ８およびＡ９
の平面形状に相当している。また、下地配線Ｒ１２およ
びＲ１３は、図１の第１の実施形態に対して対応可能な
平面形状の１例であり、これらの下地配線Ｒ１２および
Ｒ１３には、それぞれ凹凸部分ｅ、ｆ、ｇ、ｏ、ｐおよ
びｑが存在している。下地配線Ｒ１２の場合には、その
凹凸部分ｆ、ｇ、ｐおよびｑを囲むようにスルーホール
Ｔ３２を配置することにより、下地配線Ｒ１１の場合よ
りもスルーホール孔内の側面長が増大し、これにより接
触面積が増大される。下地配線Ｒ１３の場合において
も、同様に、その凹凸部分ｅ、ｆ、ｇ、ｏ、ｐおよびｑ
を囲むようにスルーホールＴ３３を配置することによ
り、接触面積を更に増大させることができる。また、下
地配線Ｒ１５およびＲ１６は、図２および図３の第２お
よび第３の実施形態に対しても対応可能な平面形状の１
例であり、これらの下地配線Ｒ１５およびＲ１６には、
それぞれ凹凸部分ｏ、ｐおよびｑが存在している。下地
配線Ｒ１５の場合には、その凹凸部分ｐおよびｑを囲む
ようにスルーホールＴ３５を配置することにより、下地
配線Ｒ１４の場合よりもスルーホール孔内の側面長を増
やすことができ、これにより接触面積が増大する。ま
た、下地配線Ｒ１６の場合においても、同様に、その凹
凸部分ｏ、ｐおよびｑを囲むようにスルーホールＴ３３
を配置することにより、側面長を更に増やすことがで
き、これにより接触面積が更に増大される。
【００２８】即ち、本発明の第１の実施形態において
は、下地配線Ａ１、Ａ２およびＡ３により占有される長
さＷ１とし、下敷き配線Ｓ１およびＳ２を含む３本分の
下敷き配線により占有される長さをＷ２とすると、ｂの
値がｃの値の近似値であるものとして、Ｗ２＝４ａ＋３
ｉ＋２ｂとして表わすことができ、図１０の従来例の場
合の長さＷの値よりも小さい値となっていることが分か
る。図１において、Ｗ１の長さをａ、ｂおよびｉの符号
を用いて表現するのは困難であるが、下敷き配線Ｓ１お
よびＳ２により占有される長さＷ２よりも、Ｗ１の長さ
の方が小さいことは図１を参照することにより明らかで
ある。従って、Ｗ１およびＷ２ともに、従来例における
Ｗの値よりも小さい値とすることが可能となり、マスク
パターンの大きさを縮小することができる。また、図２
の第２の実施形態においても、同様に下地配線Ａ４〜Ａ
６により占有される長さをＷ３とし、下敷き配線Ｓ２に
より占有される長さをＷ４とすると、Ｗ３＝３ａ＋５ｉ
／２＋２ｂ、Ｗ４＝４ａ＋５ｉ／２＋２ｂとなり、従来
例におけるＷの値と比較して、マスクパターンが縮小さ
れていることが分かる。このことは、図３の第３の実施
形態の場合においても同様であり、下地配線Ａ７〜Ａ９
により占有される長さをＷ５とし、下敷き配線Ｓ１およ
びＳ２により占有される長さをＷ６とすると、Ｗ５＝３
ａ＋５ｉ／２＋２ｂ、Ｗ６＝４ａ＋５ｉ／２＋２ｂとな
り、従来例におけるＷの値と比較して、マスクパターン
が縮小される。なお、第２および第３の実施形態の場合
においては、図１０に示される従来例に対する縮小効果
は同一であるが、プロセスの改善等により、これらの第
２の実施形態または第３の実施形態の何れか一方を選択
することにより、更なるマスクパターン占有面積の縮小
化を図ることも期待することができる。
は、下地配線Ａ１、Ａ２およびＡ３により占有される長
さＷ１とし、下敷き配線Ｓ１およびＳ２を含む３本分の
下敷き配線により占有される長さをＷ２とすると、ｂの
値がｃの値の近似値であるものとして、Ｗ２＝４ａ＋３
ｉ＋２ｂとして表わすことができ、図１０の従来例の場
合の長さＷの値よりも小さい値となっていることが分か
る。図１において、Ｗ１の長さをａ、ｂおよびｉの符号
を用いて表現するのは困難であるが、下敷き配線Ｓ１お
よびＳ２により占有される長さＷ２よりも、Ｗ１の長さ
の方が小さいことは図１を参照することにより明らかで
ある。従って、Ｗ１およびＷ２ともに、従来例における
Ｗの値よりも小さい値とすることが可能となり、マスク
パターンの大きさを縮小することができる。また、図２
の第２の実施形態においても、同様に下地配線Ａ４〜Ａ
６により占有される長さをＷ３とし、下敷き配線Ｓ２に
より占有される長さをＷ４とすると、Ｗ３＝３ａ＋５ｉ
／２＋２ｂ、Ｗ４＝４ａ＋５ｉ／２＋２ｂとなり、従来
例におけるＷの値と比較して、マスクパターンが縮小さ
れていることが分かる。このことは、図３の第３の実施
形態の場合においても同様であり、下地配線Ａ７〜Ａ９
により占有される長さをＷ５とし、下敷き配線Ｓ１およ
びＳ２により占有される長さをＷ６とすると、Ｗ５＝３
ａ＋５ｉ／２＋２ｂ、Ｗ６＝４ａ＋５ｉ／２＋２ｂとな
り、従来例におけるＷの値と比較して、マスクパターン
が縮小される。なお、第２および第３の実施形態の場合
においては、図１０に示される従来例に対する縮小効果
は同一であるが、プロセスの改善等により、これらの第
２の実施形態または第３の実施形態の何れか一方を選択
することにより、更なるマスクパターン占有面積の縮小
化を図ることも期待することができる。
【００２９】
【発明の効果】以上説明したように、本発明は、コンタ
クト部において接続される上地配線を埋め込み型コンタ
クトとし、更に下地配線を当該コンタクト径よりも細く
することにより前記上地配線と接続される導電層の突抜
けを利用し、上下配線の接続を下地配線の上面および側
面において接触させて接続面積の増大を図り、且つ突抜
け防止用のストッパーとなる配線を多層化して、所定の
絶縁膜により分離することにより、コンタクト径に対す
る下敷き配線の必要な幅をも確保しつつ、隣接するコン
タクト間のプロセスマージンを縮小化し、マスクパター
ンの占有面積を縮小することができるという効果があ
る。
クト部において接続される上地配線を埋め込み型コンタ
クトとし、更に下地配線を当該コンタクト径よりも細く
することにより前記上地配線と接続される導電層の突抜
けを利用し、上下配線の接続を下地配線の上面および側
面において接触させて接続面積の増大を図り、且つ突抜
け防止用のストッパーとなる配線を多層化して、所定の
絶縁膜により分離することにより、コンタクト径に対す
る下敷き配線の必要な幅をも確保しつつ、隣接するコン
タクト間のプロセスマージンを縮小化し、マスクパター
ンの占有面積を縮小することができるという効果があ
る。
【００３０】更に、前記導電層と前記下地配線との接触
面積が、下地配線の側面部を介して拡大されるために接
触抵抗が低減され、これにより、回路動作上の高速性が
正常に保持されるとともに、誤動作の発生を未然に防止
することができるという効果がある。
面積が、下地配線の側面部を介して拡大されるために接
触抵抗が低減され、これにより、回路動作上の高速性が
正常に保持されるとともに、誤動作の発生を未然に防止
することができるという効果がある。
【図１】本発明の第１の実施形態におけるスルーホール
構造を示す平面図および断面図である。
構造を示す平面図および断面図である。
【図２】本発明の第２の実施形態におけるスルーホール
構造を示す平面図および断面図である。
構造を示す平面図および断面図である。
【図３】本発明の第３の実施形態におけるスルーホール
構造を示す平面図および断面図である。
構造を示す平面図および断面図である。
【図４】前記第１、第２および第３の実施形態において
使用される下地配線の平面図である。
使用される下地配線の平面図である。
【図５】本発明の１実施形態のスルーホール構造を示す
断面図である。
断面図である。
【図６】従来例の半導体装置のスルーホール構造を示す
断面図である。
断面図である。
【図７】従来例の半導体記憶装置のメモリセル部分を示
す断面図である。
す断面図である。
【図８】従来例の半導体装置のコンタクト構造を示す断
面図である。
面図である。
【図９】従来例のスルーホール構造を示す平面図であ
る。
る。
【図１０】従来例のスルーホール構造を示す平面図およ
び断面図である。
び断面図である。
【図１１】従来例のスルーホール構造を示す平面図およ
び断面図である。
び断面図である。
【図１２】従来例の半導体メモリチップの概略図であ
る。
る。
Ａ１〜Ａ９、Ａ１１〜Ａ１３、Ｒ１１〜Ｒ１６ 下地
配線 Ａ２１〜Ａ２３ 上地配線 Ｂ、Ｂ１〜Ｂ４ 酸化膜 Ｄ、Ｄ１〜Ｄ３ 導電材料 Ｊａ１ シリコン基板 Ｊａ２ 第１層配線 Ｊａ３ 第２層配線 Ｊａ４ 第３層配線 Ｊｂ１ Ｐ型基板 Ｊｂ２ ドレイン電極 Ｊｂ３、Ｊｃ２ ゲート電極 Ｊｂ４ 高抵抗負荷素子 Ｊｂ５ タングステン埋め込み層 Ｊｂ６、Ｊｄ４ アルミ配線 Ｊｂ７、Ｊｄ５〜Ｊｄ７ コンタクト Ｊｃ１ 拡散層 Ｊｃ３ ダミー層 Ｊｃ４ 容量 Ｊｃ５ 第１配線層 Ｊｃ６ 第２配線層 Ｊｃ７、Ｊｃ８ コンタクト孔 Ｊｃ９、Ｊｄ１ 半導体基板 Ｊｄ２、Ｊｄ３ ポリシリコン配線 Ｊｋ 基板 Ｓ１ 下敷き配線（ゲート） Ｓ２ 下敷き配線（ＧＮＤシリサイド） Ｔ１〜Ｔ９、Ｔ１１〜Ｔ１３、Ｔ２１〜Ｔ２３、Ｔ３１
〜Ｔ３６、ＪＴ１スルーホール ＡＲ セル周辺回路領域 ＫＫ カラム系回路 ＲＫ ロウ系回路
配線 Ａ２１〜Ａ２３ 上地配線 Ｂ、Ｂ１〜Ｂ４ 酸化膜 Ｄ、Ｄ１〜Ｄ３ 導電材料 Ｊａ１ シリコン基板 Ｊａ２ 第１層配線 Ｊａ３ 第２層配線 Ｊａ４ 第３層配線 Ｊｂ１ Ｐ型基板 Ｊｂ２ ドレイン電極 Ｊｂ３、Ｊｃ２ ゲート電極 Ｊｂ４ 高抵抗負荷素子 Ｊｂ５ タングステン埋め込み層 Ｊｂ６、Ｊｄ４ アルミ配線 Ｊｂ７、Ｊｄ５〜Ｊｄ７ コンタクト Ｊｃ１ 拡散層 Ｊｃ３ ダミー層 Ｊｃ４ 容量 Ｊｃ５ 第１配線層 Ｊｃ６ 第２配線層 Ｊｃ７、Ｊｃ８ コンタクト孔 Ｊｃ９、Ｊｄ１ 半導体基板 Ｊｄ２、Ｊｄ３ ポリシリコン配線 Ｊｋ 基板 Ｓ１ 下敷き配線（ゲート） Ｓ２ 下敷き配線（ＧＮＤシリサイド） Ｔ１〜Ｔ９、Ｔ１１〜Ｔ１３、Ｔ２１〜Ｔ２３、Ｔ３１
〜Ｔ３６、ＪＴ１スルーホール ＡＲ セル周辺回路領域 ＫＫ カラム系回路 ＲＫ ロウ系回路
Claims (6)
- 【請求項１】 ３層以上の複数の配線層から成る多層配
線層を有する半導体回路装置において、 半導体基板に最も近接して存在する配線層を第１層目の
配線層とし、少なくとも第３層目以降の第ｎ番目（ｎは
正整数）の配線層に存在する第１の配線と、第２層目以
降の第ｍ番目（ｍは正整数：ｍ＜ｎ）の配線層に存在す
る第２の配線とを接続するコンタクト構造におけるコン
タクト孔の大きさが、前記第２の配線の配線幅よりも大
きく、前記コンタクト孔を介して前記第１の配線と前記
第２の配線とを接続する導電材料が、前記第２の配線の
上面および側面において接触し、且つ前記第２の配線よ
り更に下層に存在する第３の配線層まで延在して構成さ
れることを特徴とする半導体回路装置。 - 【請求項２】 前記第１の配線と前記第２の配線とを接
続する前記コンタクト構造における導電材料が、前記第
２の配線の上面の一部のみと接触するか、または当該第
２の配線の全面と片側面のみにおいて接触して形成さ
れ、且つ当該導電材料が前記片面接触部から前記第３の
配線に至るまで延在して構成されることを特徴とする請
求項１記載の半導体回路装置。 - 【請求項３】 前記第３の配線層が、当該第３の配線層
以外の複数の配線層の各配線層間に存在する絶縁層を挟
み、且つその一部が当該絶縁層に重畳される形で階段状
に形成されることを特徴とする請求項１または請求項２
または請求項３記載の半導体回路装置。 - 【請求項４】 前記第３の配線層が、前記導電材料に対
応する突抜け防止層を形成することを特徴とする請求項
１または請求項２または請求項３記載の半導体回路装
置。 - 【請求項５】 前記第２の配線が、前記コンタクト孔の
開孔部の形状の一辺よりも短かい範囲内において凹形、
凸形または凹凸形の配線形状を呈することを特徴とする
請求項１または請求項２または請求項３または請求項４
記載の半導体回路装置。 - 【請求項６】 前記第１の配線と前記第２の配線とを接
続する前記コンタクト構造が、前記コンタクト孔に前記
導電材料を埋め込むことにより形成されることを特徴と
する請求項１または請求項２または請求項３または請求
項４または請求項５記載の半導体回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8317589A JPH10163315A (ja) | 1996-11-28 | 1996-11-28 | 半導体回路装置 |
| US08/980,281 US6034436A (en) | 1996-11-28 | 1997-11-28 | Semiconductor device having an improved through-hole structure |
| KR1019970065765A KR100279099B1 (ko) | 1996-11-28 | 1997-11-28 | 개선된 스루홀 구조를 갖는 반도체 장치 |
| TW086117930A TW384521B (en) | 1996-11-28 | 1997-11-28 | Semiconductor device having an improved through-hole structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8317589A JPH10163315A (ja) | 1996-11-28 | 1996-11-28 | 半導体回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163315A true JPH10163315A (ja) | 1998-06-19 |
Family
ID=18089922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8317589A Pending JPH10163315A (ja) | 1996-11-28 | 1996-11-28 | 半導体回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6034436A (ja) |
| JP (1) | JPH10163315A (ja) |
| KR (1) | KR100279099B1 (ja) |
| TW (1) | TW384521B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6909487B2 (en) | 2002-05-22 | 2005-06-21 | Seiko Epson Corporation | Electro-optical device and semiconductor device |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7224063B2 (en) | 2001-06-01 | 2007-05-29 | International Business Machines Corporation | Dual-damascene metallization interconnection |
| US7474000B2 (en) * | 2003-12-05 | 2009-01-06 | Sandisk 3D Llc | High density contact to relaxed geometry layers |
| US8513119B2 (en) | 2008-12-10 | 2013-08-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming bump structure having tapered sidewalls for stacked dies |
| US20100171197A1 (en) * | 2009-01-05 | 2010-07-08 | Hung-Pin Chang | Isolation Structure for Stacked Dies |
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