JP2012190498A - 半導体装置及び情報処理システム - Google Patents

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Abstract

【課題】ビット線構成が階層化されたメモリセルアレイにおいて、回路規模が小さくチップ面積の増加及びタイミングスキューを抑制可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、ビット線構成がローカルビット線ＬＢＬとグローバルビット線ＧＢＬとに階層化され、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとの間の接続を制御する階層スイッチＳＷを備えている。階層スイッチＳＷの制御のため、ローカルスイッチ制御線ＬＳＬとメインスイッチ制御線ＭＳＬが配置される。ローカルスイッチ制御線ＬＳＬはローカルスイッチドライバＬＳＤにより駆動され、メインスイッチ制御線ＭＳＬはメインスイッチドライバＭＳＤにより選択的に活性化される。メモリセルアレイの規模が大きくなっても、ローカルスイッチドライバＬＳＤとメインスイッチドライバＭＳＤの配置によるレイアウト面積の増大及びタイミングスキューを抑制することができる。
【選択図】図３

Description

本発明は、ビット線構成とワード線構成がそれぞれ階層化されたメモリセルアレイを備える半導体装置に関する。
近年、ＤＲＡＭ等の半導体装置では、大容量化と微細化の進展に伴い、ビット線上のメモリセル数が増え、ビット線容量が増加する傾向にあることへの性能面の対策として、グローバルビット線とローカルビット線とからなる階層化メモリセルアレイが採用されている。この種の階層化メモリセルアレイにおいては、各１本のグローバルビット線に対応して、複数のローカルビット線をそれぞれ対応する複数の階層スイッチを介して配置し、各ローカルビット線にそれぞれ複数のメモリセルを配置することで、各ローカルビット線の配線長を短縮することができる。また、グローバルビット線と各々のローカルビット線との間の電気的接続を制御する多数の前記階層スイッチが設けられ、選択されたメモリセルの保持データをローカルビット線に読み出し、階層スイッチを介して前記読み出したデータをグローバルビット線に伝送させることができる。さらに、ビット線構成の階層化に加えて、ワード線構成を階層化する場合は、各１本のメインワード線に対応して複数のサブワード線を、それぞれ対応する複数のサブワードドライバを介して配置することで、各サブワード線の配線長を短縮することができる。各サブワード線には、複数のメモリセルが配置される。サブワード線に接続する複数のメモリセルの１つと、ローカルビット線に接続する複数のメモリセルの１つが、所謂ワード線とビット線との物理的な１つのクロスポイントセルとして定義される。ビット線構成の階層構造あるいはワード線構成の階層構造の具体例については、例えば、特許文献１、２に開示されている。
特開平８−１９５１００号公報 特開平９−１６１４７７号公報
上述のメモリセルアレイの規模が大きくなる場合、スイッチ制御線を介して複数の階層スイッチの接続を制御する必要がある。メモリセルアレイの階層化の規模の増大により階層スイッチの個数が増えるほどスイッチ制御線の負荷が増大し、ローカルビット線とグローバルビット線とを電気的に接続するタイミング制御が、メモリセルアレイのそれぞれの場所において異なってくる。これは、スイッチ制御線の寄生抵抗及び寄生容量が大きくなることによる時定数の増加によるものである。ローカルビット線及びグローバルビット線へのアクセスタイミングと階層スイッチのタイミングがスキューを有し、メモリアレイのアクセス速度が低下する。また、ワード線構成の階層化により、サブワード線を駆動するサブワードドライバや、メインワード線を駆動するメインワードドライバの回路規模も大きくなっていく。このように、階層化されたメモリセルアレイを採用する場合は、階層化に関連する回路群を配置するためにチップサイズが増大する。
上記課題を解決するために、本発明の半導体装置は、複数の第１のローカルビット線と、前記複数の第１のローカルビット線に対応し、それら複数の第１のローカルビット線の配線長よりも配線長が長い第１のグローバルビット線と、複数の第１のローカルスイッチ制御線と、前記複数の第１のローカルスイッチ制御線にそれぞれ対応し、それら複数の第１のローカルスイッチ制御線の配線長よりもそれぞれ配線長が長い複数のメインスイッチ制御線と、前記複数の第１のローカルスイッチ制御線の電位にそれぞれ対応して、前記複数の第１のローカルビット線と前記第１のグローバルビット線との間の電気的な接続を制御する複数の第１の階層スイッチと、前記複数のメインスイッチ制御線の電位にそれぞれ対応して、前記複数の第１のローカルスイッチ制御線をそれぞれ駆動する複数の第１のローカルスイッチドライバと、前記複数のメインスイッチ制御線を選択的に活性化する複数のメインスイッチドライバと、を備えて構成される。
本発明の半導体装置によれば、下位のローカルビット線と上位のグローバルビット線とに階層化されたビット線構成において、階層スイッチを制御するための構成として、ローカルスイッチ制御線とメインスイッチ制御線を配置するとともに、ローカルスイッチ制御線を駆動するローカルスイッチドライバと、メインスイッチ制御線を選択的に活性化するメインスイッチドライバとを設けることで、階層スイッチの制御を適切に行うことができる。例えば、ローカルスイッチ制御線及びメインスイッチ制御線並びにそれらに関連するローカルスイッチドライバ及びメインスイッチドライバは、小さい回路規模で構成できるとともに、複数のローカルビット線のそれぞれのアクセスに対応したタイミングスキューが小さな階層スイッチの制御を行うことができる。
また、上記課題を解決するために、本発明の半導体装置は、それぞれ複数の第１のメモリセルに接続され、それぞれ第１の方向に延在する複数の第１のローカルビット線と、前記複数の第１のローカルビット線に対応し、前記第１の方向に延在する第１のグローバルビット線と、前記第１の方向と交差する第２の方向に延在する複数の第１のローカルスイッチ制御線と、前記複数の第１のローカルスイッチ制御線にそれぞれ対応し、それら複数の第１のローカルスイッチ制御線の配線長よりもそれぞれ配線長が長く、前記第２の方向に延在する複数のメインスイッチ制御線と、前記複数の第１のローカルスイッチ制御線の電位にそれぞれ応じて、前記複数の第１のローカルビット線と前記第１のグローバルビット線との間の電気的な接続を制御する複数の第１の階層スイッチと、前記複数のメインスイッチ制御線の電位にそれぞれ応じて、前記複数の第１のローカルスイッチ制御線をそれぞれ駆動する複数のローカルスイッチドライバと、前記複数のメインスイッチ制御線を選択的に活性化する複数のメインスイッチドライバと、前記複数の第１のメモリセルを選択し、前記第２の方向に延在する複数の第１のサブワード線と、前記複数の第１のサブワード線にそれぞれ対応し、前記第２の方向に延在する複数のメインワード線と、前記複数のメインワード線の電位に応じて、前記複数の第１のサブワード線を選択的に活性化する複数の第１のサブワードドライバと、前記複数のメインワード線を選択的に活性化する複数のメインワードドライバと、を備えて構成される。
また、上記課題を解決するために、本発明の半導体装置は、第１及び第２のローカルビット線と、前記第１及び第２のローカルビット線にそれぞれ対応し、それら第１及び第２のローカルビット線のそれぞれの配線長よりも配線長が長い第１及び第２のグローバルビット線と、第１及び第２のローカルスイッチ制御線と、前記第１及び第２のローカルスイッチ制御線にそれぞれ対応し、それら第１及び第２のローカルスイッチ制御線のそれぞれの配線長よりも配線長が長いメインスイッチ制御線と、前記第１及び第２のローカルスイッチ制御線の電位にそれぞれ対応して、前記第１及び第２のローカルビット線と前記第１及び第２のグローバルビット線との間の電気的な接続をそれぞれ制御する第１及び第２の階層スイッチと、前記メインスイッチ制御線の電位に対応して、前記第１及び第２のローカルスイッチ制御線をそれぞれ駆動する第１及び第２のローカルスイッチドライバと、前記メインスイッチ制御線を活性化するメインスイッチドライバと、を備えて構成される。
以上説明したように本発明によれば、ビット線構成が階層化されたメモリセルアレイにおいて、小さい回路規模でチップ面積を増加させることなく、適切な階層スイッチの制御を行うことができるとともに、適切なタイミングで階層スイッチの動作を制御してアクセス速度の低下を確実に防止することができる。
本発明の技術思想の一例を示す図である。 第１実施形態のＤＲＡＭの全体構成を示すブロック図である。 第１実施形態のＤＲＡＭの主要部の構成を示すブロック図である。 第１実施形態のＸデコーダ領域におけるメインワードドライバ及びメインスイッチドライバの配置と制御配線の構成の概要を示すブロック図である。 第１実施形態のメインワードドライバ及びメインスイッチドライバの回路構成例を示す図である。 第１実施形態のメインスイッチドライバに供給される制御信号を生成する制御信号生成回路の構成例を示す図である。 第１実施形態のサブワードドライバ及びローカルスイッチドライバの回路構成例を示す図である。 第１実施形態のメモリセルアレイの動作について説明する動作波形図である。 第２実施形態のＸデコーダ領域におけるメインワードドライバ及びメインスイッチドライバの配置と制御配線の構成の概要を示すブロック図である。 第２実施形態のメインスイッチドライバの回路構成例を示す図である。 第２実施形態のメインスイッチドライバに供給される制御信号を生成する制御信号生成回路の構成例を示す図である。 第２実施形態のメモリセルアレイの動作について説明する動作波形図である。 本実施形態において開示された構成を備える半導体装置と、この半導体装置の動作を制御するコントローラとを含む情報処理システムの構成例を示す図である。
本発明の課題を解決する技術思想の代表的な例は以下に示される。ただし、本願の請求対象は、この技術思想に限定されるものではなく、本願の特許請求の範囲に記載された内容にあることは言うまでもない。
図１に示すように、本発明の技術思想の一例は、少なくともビット線構成が階層化されたメモリセルアレイを有する半導体装置に対して適用されるものである。図１の半導体装置は、グローバルビット線ＧＢＬとローカルビット線ＬＢＬとに階層化されたビット線構成を有している。図１の下部には、便宜上、矢印にて互いに直交するＸ方向及びＹ方向を示している。Ｘ方向は、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬの延在方向に一致し、Ｙ方向は、メインワード線ＭＷＬ、サブワード線ＳＷＬ、メインスイッチ制御線ＭＳＬ、及びローカルスイッチ制御線ＬＳＬの延在方向に一致する。
図１では、グローバルビット線ＧＢＬとローカルビット線ＬＢＬを１本ずつ示している。実際には、複数のグローバルビット線ＧＢＬがＹ方向に展開されて配置される。１本のグローバルビット線ＧＢＬに対して、複数のローカルビット線ＬＢＬがＸ方向に区分されて展開されて配置される。グローバルビット線ＧＢＬとローカルビット線ＬＢＬは、それぞれＸ方向に延在する。１本のローカルビット線ＬＢＬの長さは、１本のグローバルビット線ＧＢＬの長さよりも短い。複数のメモリセルＭＣは、ローカルビット線ＬＢＬに接続する。ここでは、ローカルビット線ＬＢＬの１本分の区分範囲内の構成を説明するが、他の区分範囲内でも同様の構成となっている。
また、図１においては、ローカルスイッチ制御線ＬＳＬと、ローカルスイッチ制御線ＬＳＬに対応するメインスイッチ制御線ＭＳＬとが配置され、ローカルスイッチ制御線ＬＳＬの電位に応じてローカルビット線ＬＢＬとグローバルビット線ＧＢＬとの間の電気的接続を制御する階層スイッチＳＷが設けられている。さらに、メインスイッチ制御線ＭＳＬの電位に応じてローカルスイッチ制御線ＬＳＬを駆動するローカルスイッチドライバＬＳＤと、ローカルスイッチ制御線ＬＳＬを選択的に活性化するメインスイッチドライバＭＳＤが設けられている。１つのローカルスイッチドライバＬＳＤは、Ｙ方向に展開する複数のローカルビット線ＬＢＬにそれぞれ対応する複数の階層スイッチＳＷを駆動する。階層スイッチＳＷの数については、後述する。
一方、ビット線構成に加えてワード線構成を階層化する場合は、ローカルビット線ＬＢＬに接続される複数のメモリセルＭＣと、各メモリセルＭＣを選択するサブワード線ＳＷＬと、サブワード線ＳＷＬに対応するメインワード線ＭＷＬを配置することができる。この場合、メインワード線ＭＷＬの電位に応じてサブワード線ＳＷＬを選択的に活性化するサブワードドライバＳＷＤと、メインワード線ＭＷＬを選択的に活性化するメインワードドライバＭＷＤを設けてもよい。さらに、グローバルビット線ＧＢＬの信号電圧を増幅するセンスアンプＳＡを設けてもよい。１つのローカルスイッチドライバＬＳＤが複数の階層スイッチＳＷを駆動する数は、サブワードドライバＳＷＤがＹ方向に展開する複数のローカルビット線ＬＢＬにそれぞれ対応する複数のメモリセルＭＣを駆動する数に等しい。言い換えれば、Ｙ方向に延在する１つのローカルスイッチ制御線ＬＳＬの長さは、Ｙ方向に延在する１つのサブワード線ＳＷＬの長さにほぼ等しい。１つのローカルスイッチドライバＬＳＤは、複数のサブワードドライバＳＷＤに隣接し、それらがともにＸ方向に展開して配置される。更に、１つのメインスイッチ制御線ＭＳＬは、Ｙ方向に展開する複数のローカルスイッチドライバＬＳＤを駆動する。メインスイッチ制御線ＭＳＬ及びローカルスイッチ制御線ＬＳＬは、Ｙ方向に延在する。１本のローカルスイッチ制御線ＬＳＬの長さは、１つのメインスイッチ制御線ＭＳＬの長さよりも短い。１つのメインスイッチドライバＭＳＤは、Ｙ方向に展開する複数のローカルスイッチドライバＬＳＤを駆動する。１つのメインスイッチドライバＭＳＤが複数のローカルスイッチドライバＬＳＤを駆動する数は、メインワードドライバＭＷＤがＹ方向に展開する複数のサブワードドライバＳＷＤを駆動する数に等しい。Ｙ方向に延在する１本のメインスイッチ制御線ＭＳＬの長さは、Ｙ方向に延在する１本のメインワード線ＭＷＬの長さにほぼ等しい。１つのメインスイッチドライバＭＳＤは、複数のメインワードドライバＭＷＤに隣接し、それらがともにＸ方向に展開して配置される。
図１の構成を採用することにより、階層化されたビット線構成において各々の階層スイッチＳＷの接続状態を制御する場合、ローカルスイッチドライバＬＳＤとメインスイッチドライバＭＳＤは、いずれも小さい回路規模で構成でき、ローカルスイッチ制御線ＬＳＬとメインスイッチ制御線ＭＳＬに沿ったスペースに配置することで、余分なレイアウト面積を付加する必要がない。また、階層化されたビット線構成で問題となるタイミングスキュー等を要因とするアクセス速度の低下に対し、メインスイッチドライバＭＳＤをＸデコーダ領域内（図１の下部）に配置することで容易にタイミング制御を行うことができ、アクセス速度の低下を有効に防止することができる。
以下、本発明の好ましい実施形態について添付図面を参照しながら詳しく説明する。以下では、半導体装置の一例として、ビット線構成が階層化されたＤＲＡＭ（Dynamic Random Access Memory）に対して本発明を適用した実施形態について順次説明する。
［第１実施形態］
以下、本発明を適用した第１実施形態のＤＲＡＭについて説明する。図２は、第１実施形態のＤＲＡＭの全体構成を示すブロック図である。図２に示すＤＲＡＭは、複数のワード線ＷＬと複数のビット線ＢＬの各交点に配置された多数のメモリセルＭＣを含むアレイ領域１０と、アレイ領域１０に付随するロウ系回路領域１１及びカラム系回路領域１２とを備えている。後述するように、アレイ領域１０内のビット線ＢＬは、上位階層のグローバルビット線ＧＢＬと下位階層のローカルビット線ＬＢＬとに階層化されている。アレイ領域１０内のワード線ＷＬは、上位階層のメインワード線ＭＷＬと下位階層のサブワード線ＳＷＬとに階層化されている。ロウ系回路領域１１には、複数のワード線ＷＬに対応して設けられる多数の回路群が含まれ、カラム系回路領域１２には、複数のビット線ＢＬに対応して設けられる多数の回路群が含まれる。
外部から時分割で入力されるアドレスにはロウアドレスとカラムアドレスが含まれ、ロウアドレスはロウアドレスバッファ１３に保持されてロウ系回路領域１１に送られ、カラムアドレスはカラムアドレスバッファ１４に保持されてカラム系回路領域１２に送られる。カラム系回路領域１２は、入出力制御回路１５によりデータバッファ１６とのデータ転送が制御され、外部との間でデータ入出力（ＤＱ）が行われる。コマンドデコーダ１７は、外部から入力される制御信号に基づきＤＡＲＭに対するコマンドを判別して制御回路１８に送出する。制御回路１８は、コマンドデコーダ１７により判別されるコマンドの種別に応じてＤＲＡＭの各部の動作を制御する。制御回路１８は、アレイ領域１０やその周辺回路の動作を制御し、ＤＲＡＭの各部に制御信号を送出する。また、モードレジスタ１９は、上記アドレスに基づきＤＲＡＭの動作モードを選択的に設定し、その設定情報を制御回路１８に送出する。
次に図３は、第１実施形態のＤＲＡＭの主要部の構成を示す図である。図３においては、第１実施形態のＤＲＡＭのうち、アレイ領域１０における単位領域であるメモリセルアレイＡＲＹと、アレイ領域１０に隣接するＸデコーダ領域における回路群とが含まれる。なお、図３の下部には、図１と同様、矢印にてＸ方向及びＹ方向を示しているが、それぞれの意味は図１と同様である。
上述したように、メモリセルアレイＡＲＹのビット線構成は、グローバルビット線ＧＢＬとローカルビット線ＬＢＬとに階層化されている。メモリセルアレイＡＲＹの両側には、それぞれ複数のセンスアンプＳＡを含むセンスアンプ列ＳＡＡが配置されている。メモリセルアレイＡＲＹ内に配置される複数のグローバルビット線ＧＢＬは、その配置順に、両側のセンスアンプ列ＳＡＡの各センスアンプＳＡと交互に接続されている（千鳥配置）。なお、図３に示すメモリセルアレイＡＲＹは、いわゆるオープンビット線構造である。
各々のセンスアンプＳＡは、グローバルビット線ＧＢＬを伝送される信号電圧を増幅して２値の判定結果を出力する。また、各々のセンスアンプＳＡには、グローバルビット線ＧＢＬを所定のプリチャージ電位にプリチャージするプリチャージ回路が含まれる。センスアンプＳＡ内のプリチャージ回路により、グローバルビット線ＧＢＬがプリチャージされることに加え、階層スイッチＳＷを介してローカルビット線ＬＢＬをプリチャージすることができる。
各１本のグローバルビット線ＧＢＬに対応して、例えば、Ｘ方向に沿って区分されるＭ本のローカルビット線ＬＢＬが配置されている。この場合、ローカルビット線ＬＢＬにより区分される単位領域は１つのサブアレイＳＡＲＹを構成する。一方、メモリセルアレイＡＲＹ内には、Ｌ本のグローバルビット線ＧＢＬがＹ方向に並んで配置される。よって、各１本のグローバルビット線ＧＢＬにＭ本のローカルビット線ＬＢＬが対応する構成では、メモリセルアレイＡＲＹ内にＭ×Ｌ本のローカルビット線ＬＢＬが配置され、Ｍ個のサブアレイＳＡＲＹがＸ方向に並ぶ配置となる。
例えば、メモリセルアレイＡＲＹには、各１本のグローバルビット線ＧＢＬに対応して１６本のローカルビット線ＬＢＬが配置される（１６個のサブアレイＳＡＲＹ）。この場合、ローカルビット線ＬＢＬの配線長は、グローバルビット線ＧＢＬの配線長の約１６分の１になる。ＤＲＡＭの多層構造において、通常、グローバルビット線ＧＢＬの配線層がローカルビット線ＬＢＬの配線層の上層に配置される。例えば、グローバルビット線ＧＢＬを上層の低抵抗メタルで形成し、ローカルビット線ＬＢＬを下層の高抵抗の拡散層における埋め込みビット線として形成することができる。このような構造を採用する場合、ローカルビット線ＬＢＬの配線長を短くすることで、配線抵抗を抑制することができる。
また、メモリセルアレイＡＲＹのワード線構成は、それぞれＹ方向に延びるメインワード線ＭＷＬとサブワード線ＳＷＬとに階層化されている。各々のメインワード線ＭＷＬは、その一端がＸデコーダ領域内のメインワードドライバＭＷＤに接続されるとともに、メモリセルアレイＡＲＹ内の複数のサブワードドライバＳＷＤに接続されている。これら複数のサブワードドライバＳＷＤは、Ｙ方向に一定間隔で並んで配置されている。例えば、各々のメインワード線ＭＷＬは、Ｙ方向に並ぶ８個のサブワードドライバＳＷＤに接続され、各々のサブワードドライバＳＷＤには、互いに反対方向に延びる２本のサブワード線ＳＷＬが接続されている。すなわち、それぞれのサブワード線ＳＷＬは、Ｘ方向の両側に隣接するサブワードドライバＳＷＤと交互に接続されている（千鳥配置）。
各１本のメインワード線ＭＷＬに対応して、例えば、Ｙ方向に沿って区分されるＮ本のサブワード線ＳＷＬが配置されている。この場合、サブワード線ＳＷＬにより区分される単位領域は１つのグループアレイＧＡＲＹを構成する。一方、メモリセルアレイＡＲＹ内には、Ｐ本のメインワード線ＭＷＬがＸ方向に並んで配置される。よって、各１本のメインワード線ＭＷＬにＮ本のサブワード線ＳＷＬが対応する構成では、メモリセルアレイＡＲＹ内にＮ×Ｐ本のサブワード線ＳＷＬが配置され、Ｎ個のグループアレイＧＡＲＹがＹ方向に並ぶ配置となる。
メモリセルアレイＡＲＹは、複数のセグメントアレイＳＧＡＲＹを含む。１つのセグメントアレイＳＧＡＲＹは、１つのサブアレイＳＡＲＹと１つのグループＧＡＲＹとの交点のエリアで示される。言い換えれば、第１の数のサブワードドライバＳＷＤ及び第１の数に対応するローカルスイッチドライバＬＳＤを１つのセットとして、そのセットはＭ区分を定義する。１つのセグメントアレイＳＧＡＲＹは、Ｙ方向に展開して配置される２つのセットの間で定義される。ローカルスイッチドライバＬＳＤについては、後述する。
メモリセルアレイＡＲＹ内には、それぞれのローカルビット線ＬＢＬとそれぞれのサブワード線ＳＷＬの各交点に形成された複数のメモリセルＭＣが配置されている。メモリセルアレイＡＲＹにおいては、ロウアドレスに応じてメインワードドライバＭＷＤ及びサブワードドライバＳＷＤが選択的に活性化され、対応するメモリセルＭＣを選択することができる。各々のメモリセルＭＣは、サブワード線ＳＷＬによって選択的に導通制御される選択トランジスタＱ０と、情報蓄積ノードＳＮの電荷として情報を保持するキャパシタＣＳとからなり、キャパシタＣＳにはプレート電圧ＶＰＬＴが供給される。
さらに、メモリセルアレイＡＲＹのスイッチ制御線の構成は、それぞれＹ方向に延びるメインスイッチ制御線ＭＳＬとローカルスイッチ制御線ＬＳＬとに階層化されている。各々のメインスイッチ制御線ＭＳＬは、その一端がＸデコーダ領域内のメインスイッチドライバＭＳＤに接続されるとともに、メモリセルアレイＡＲＹ内の複数のローカルスイッチドライバＬＳＤに接続されている。これら複数のローカルスイッチドライバＬＳＤは、Ｙ方向に一定間隔で並んで配置されている。例えば、各々のメインスイッチ制御線ＭＳＬは、Ｙ方向に並ぶ８個のローカルスイッチドライバＬＳＤに接続され、各々のローカルスイッチドライバＬＳＤには各１本のローカルスイッチ制御線ＬＳＬが接続されている。
各々のローカルスイッチ制御線ＬＳＬには、それぞれローカルビット線ＬＢＬの一端に設けられた階層スイッチＳＷが接続されている。各々の階層スイッチＳＷは、ゲートに接続されるローカルスイッチ制御線ＬＳＬの電位に応じて、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとの間の電気的接続を制御する１個のＮＭＯＳトランジスタからなる。図３の構成においては、メモリセルアレイＡＲＹ内のローカルビット線ＬＢＬの本数と同数の階層スイッチＳＷが配置されることになる。なお、Ｙ方向におけるローカルスイッチドライバＬＳＤの数とサブワードドライバＳＷＤの数（図１では８個ずつ）は、同じであることが望ましい。
次に図４は、図３のＸデコーダ領域におけるメインワードドライバＭＷＤ及びメインスイッチドライバＭＳＤの配置と制御配線の構成の概要を示すブロック図である。図４に示すように、１つのサブアレイＳＡＲＹに対応するドライバ群には、Ｘ方向に並ぶ１６個のメインワードドライバＭＷＤ及び１個のメインスイッチドライバＭＳＤとにより構成される。よって、Ｘデコーダ領域には、サブアレイＳＡＲＹの個数に対応する複数のドライバ群が繰り返し配置されている。また、Ｘデコーダ領域においては、各メインワードドライバＭＷＤ及び各メインスイッチドライバＭＳＤに供給されるデコード信号群ＲＦ７Ｔ、ＲＦ５Ｔ、ＲＦ２Ｔの配線群と、各メインスイッチドライバＭＳＤに供給される制御信号ＲＡＴ、ＲＢＴの各配線がそれぞれ配置されている。
それぞれのデコード信号群ＲＦ７Ｔ、ＲＦ５Ｔ、ＲＦ２Ｔは、ロウアドレスの構成ビットに応じてＸデコーダ回路により生成される。デコード信号群ＲＦ７Ｔは４系統のデコード信号ＲＦ７Ｔ＜３：０＞から構成され、デコード信号群ＲＦ５Ｔは４系統のデコード信号ＲＦ５Ｔ＜３：０＞から構成され、デコード信号群ＲＦ２Ｔは８系統のデコード信号ＲＦ２Ｔ＜７：０＞から構成される。そして、メインワードドライバＭＷＤ及びメインスイッチドライバＭＳＤの各々に対して、デコード信号群ＲＦ７Ｔ、ＲＦ５Ｔ、ＲＦ２Ｔの配線群が異なる組合せで接続される。
例えば、図４の左端のドライバ群の各メインワードドライバＭＷＤに供給されるデコード信号群ＲＦ７Ｔ、ＲＦ５Ｔ、ＲＦ２Ｔについては、ＲＦ７Ｔ＜０＞、ＲＦ５Ｔ＜０＞、ＲＦ２Ｔ＜０＞〜ＲＦ２Ｔ＜７＞の８つの組合せと、ＲＦ７Ｔ＜０＞、ＲＦ５Ｔ＜１＞、ＲＦ２Ｔ＜０＞〜ＲＦ２Ｔ＜７＞の８つの組合せが含まれる。他のドライバ群については、デコード信号群ＲＦ７Ｔ、ＲＦ５Ｔが順次増加していく。このようにして、ロウアドレスに適合する１つのメインワードドライバＭＷＤを選択することができる。
一方、それぞれの制御信号ＲＡＴ、ＲＢＴは、周辺回路領域における後述の制御信号生成回路により生成される。これらの制御信号ＲＡＴ、ＲＢＴの各配線は、単位のドライバ群に１個ずつ含まれるメインスイッチドライバＭＳＤに接続される。制御信号ＲＡＴ、ＲＢＴの役割は、メインスイッチドライバＭＳＤ及びローカルスイッチドライバＬＳＤを通じて、対応する階層スイッチＳＷに所望のリセットタイミングを付与することにあるが、詳細については後述する。
次に、図３及び図４の構成のうちメインワードドライバＭＷＤ及びメインスイッチドライバＭＳＤの構成及び動作について説明する。図５（Ａ）は、メインワードドライバＭＷＤの回路構成例を示し、図５（Ｂ）は、メインスイッチドライバＭＳＤの回路構成例を示している。図５（Ａ）においては、隣接する８個のメインワードドライバＭＷＤ（例えば、図４の左端の８個のメインワードドライバＭＷＤ）が含まれ、各々のメインワードドライバＭＷＤに含まれるトランジスタＱ１０〜Ｑ１６と、８個のメインワードドライバＭＷＤに対して共通のトランジスタＱ２０、Ｑ２１とが設けられている。
図５（Ａ）の最上部のメインワードドライバＭＷＤにおいては、ＰＭＯＳ型とＮＭＯＳ型の１対のトランジスタからなる３段のインバータ回路が含まれる。すなわち、初段のインバータは１対のトランジスタＱ１０（ＰＭＯＳ）、Ｑ１１（ＮＭＯＳ）からなり、次段のインバータは１対のトランジスタＱ１３（ＰＭＯＳ）、Ｑ１４（ＮＭＯＳ）からなり、最終段のインバータは１対のトランジスタＱ１５（ＰＭＯＳ）、Ｑ１６（ＮＭＯＳ）からなる。初段のインバータは、正電位ＶＰＰとノードＮａとの間に接続され、次段と最終段の各インバータには、正電位ＶＰＰとグランド電位ＶＳＳとの間に接続されている。また、ＰＭＯＳ型のトランジスタＱ１２は、正電位ＶＰＰと初段のインバータの出力ノードＮｂ（次段のインバータの入力ノード）との間に接続され、そのゲートが次段のインバータの出力ノードＮｃ（最終段のインバータの入力ノード）に接続されている。最終段のインバータの出力ノードＮｄがメインワード線ＭＷＬに接続されている。なお、トランジスタＱ１０〜Ｑ１６として高耐圧トランジスタが用いられるが、その説明は省略する。
図５（Ａ）の入力側の回路部分おいて、トランジスタＱ２０のゲートに上述のデコード信号ＲＦ７Ｔ＜０＞が印加され、トランジスタＱ２１のゲートに上述のデコード信号ＲＦ５Ｔ＜０＞が印加され、トランジスタＱ２１のソースには制御信号ＲＭ１が印加される。また、トランジスタＱ２０のソースは８個のメインワードドライバＭＷＤの各ノードＮａに接続される。各デコード信号ＲＦ７Ｔ＜０＞、ＲＦ５Ｔ＜０＞がともにハイレベルで、制御信号ＲＭ１がローレベルのとき、１対のトランジスタＱ２０、Ｑ２１が導通して、各メインワードドライバＭＷＤのトランジスタＱ１１のソース（ノードＮａ）にローレベルの電位が印加される。なお、制御信号ＲＭ１、ＲＭ２はいずれも周辺回路領域で生成される。
トランジスタＱ１０のゲートには制御信号ＲＭ２が印加され、トランジスタＱ１１のゲートには上述のデコード信号ＲＦ２Ｔ＜０＞が印加される。また、それ以降の７個のメインワードドライバＭＷＤの各トランジスタＱ１１のゲートには、デコード信号ＲＦ２Ｔ＜１＞〜ＲＦ２Ｔ＜７＞の順にそれぞれ印加される。よって、デコード信号群ＲＦ７Ｔ、ＲＦ５Ｔ、ＲＦ２Ｔが全てハイレベルとなる１個のメインワードドライバＭＷＤが選択的に活性化される。
一方、図５（Ｂ）に示すメインスイッチドライバＭＳＤにおいては、３段のインバータ回路の部分の７個のトランジスタＱ３０〜Ｑ３６と、入力側の回路部分の３個のトランジスタＱ４０〜Ｑ４２とが設けられている。このうち、３段のインバータ回路のトランジスタＱ３０〜Ｑ３６の回路構成は、図５（Ａ）のメインワードドライバＭＷＤのトランジスタＱ１０〜Ｑ１６の回路構成と概ね共通である。ただし、図５（Ｂ）では、トランジスタＱ３０のゲートに制御信号ＲＢＴが印加され、トランジスタＱ３１のゲートに制御信号ＲＡＴが印加されている。また、図５（Ｂ）の最終段のインバータの出力ノードＮｄがメインスイッチ制御線ＭＳＬに接続されている。なお、トランジスタＱ３０〜Ｑ３６として高耐圧トランジスタが用いられるが、その説明は省略する。
また、図５（Ｂ）の入力側におけるトランジスタＱ４０、Ｑ４１の回路部分は、図５（Ａ）の入力側におけるトランジスタＱ２０、Ｑ２１の回路部分と同様であり、デコード信号ＲＦ７Ｔ＜０＞、ＲＦ５Ｔ＜０＞及び制御信号ＲＭ１の接続関係も共通している。ただし、図５（Ｂ）においては、上記の回路部分に加えて、トランジスタＱ４０、Ｑ４１の間のノードＮｅと制御信号ＲＭ１の配線との間に挿入されるトランジスタＱ４２が追加されている。このトランジスタＱ４２のゲートには、デコード信号ＲＦ５Ｔ＜１＞が印加される。よって、デコード信号ＲＦ７Ｔ＜０＞がハイレベルで、制御信号ＲＭ１がローレベルであることに加え、デコード信号ＲＦ５Ｔ＜０＞、ＲＦ５Ｔ＜１＞の少なくとも一方がローレベルであるとき、図５（Ｂ）のメインスイッチドライバＭＳＤが活性化される。
なお、図５のメインワードドライバＭＷＤ及びメインスイッチドライバＭＳＤに含まれるＮＭＯＳ型のトランジスタとしては、高い閾値電圧を有する高Ｖｔトランジスタが用いられる。ただし、図５のメインワードドライバＭＷＤ及びメインスイッチドライバＭＳＤに供給されるグランド電位ＶＳＳを、より電圧値が低い負電位ＶＫＫで置き換えてもよい。その場合は、後述する図７のサブワードドライバＳＷＤ及びローカルスイッチドライバＬＳＤのＮＭＯＳ型のトランジスタは、通常の閾値電圧を有するトランジスタ（例えば、トランジスタＱ２０、Ｑ４０と同じ閾値）を用いることができる。
図５（Ａ）及び図５（Ｂ）において、１個のメインワードドライバＭＷＤと１個のメインスイッチドライバＭＳＤの回路構成を比べると、３段のインバータ回路の部分は共通であり、入力側の回路部分もトランジスタ１個分（トランジスタＱ４２）の違いがあるのみである。よって、Ｘデコーダ領域内のレイアウトにおいて、図４に示すようにメインワードドライバＭＷＤ及びメインスイッチドライバＭＳＤを並べて配置したとき、ほぼ同サイズかつ同形状の領域に構成することができるので、レイアウト面積の増加及びタイミングスキューの抑制が可能となる。
図６は、メインスイッチドライバＭＳＤに供給される制御信号ＲＡＴ、ＲＢＴを生成する制御信号生成回路２０の構成例を示している。図６に示す制御信号生成回路２０は、ディレイ素子２１と、２つのＮＡＮＤゲート２２、２３と、レベルシフタ２４を含んで構成される。制御信号生成回路２０には、動作タイミングを規定する制御信号Ｒ１ＡＣＢ、Ｒ２ＡＣＢが制御回路（不図示）から供給される。一方の制御信号Ｒ１ＡＣＢはビット線プリチャージ動作のタイミングに関連する制御信号であり、他方の制御信号Ｒ２ＡＣＢはワード線選択動作のタイミングに関連する制御信号である。これらの制御信号Ｒ１ＡＣＢ、Ｒ２ＡＣＢは、いずれもハイレベルが電源電圧Ｖｐｅｒｉ、かつローレベルがグランド電位ＶＳＳであり、ハイレベルのときに活性化される。
図６において、ディレイ素子２１は、制御信号Ｒ２ＡＣＢを入力し、制御信号Ｒ２ＡＣＢを所定の遅延時間だけ遅延したリセット信号ＲＳを出力する。一方のＮＡＮＤゲート２２は、制御信号Ｒ２ＡＣＢとリセット信号ＲＳとを入力し、両信号のＮＡＮＤ演算結果を制御信号ＲＡＴとして出力する。制御信号ＲＡＴは、ハイレベルが電源電圧Ｖｐｅｒｉ、かつローレベルがグランド電位ＶＳＳである。他方のＮＡＮＤゲート２３は、制御信号Ｒ１ＡＣＢとリセット信号ＲＳとを入力し、両信号のＮＡＮＤ演算結果を出力する。レベルシフタ２４は、ＮＡＮＤゲート２３の出力信号のレベルを変換し、それをハイレベルが正電位ＶＰＰ、かつローベルがグランド電位ＶＳＳの制御信号ＲＢＴとして出力する。制御信号ＲＡＴ、ＲＢＴは、ともにハイレベルのときに活性化され、その活性期間のタイミングがディレイ素子２１の遅延時間に依存して定まる。
次に、図３の構成のうちサブワードドライバＳＷＤ及びローカルスイッチドライバＬＳＤの構成及び動作について説明する。図７（Ａ）は、サブワードドライバＳＷＤの回路構成例を示し、図７（Ｂ）はローカルスイッチドライバＬＳＤの回路構成例を示している。図７（Ａ）に示すサブワードドライバＳＷＤは、高耐圧トランジスタのＰＭＯＳ型のトランジスタＱ５０と、高耐圧トランジスタのＮＭＯＳ型のトランジスタＱ５１、Ｑ５２から構成されている。インバータを構成する１対のトランジスタＱ５０、Ｑ５１は、サブワード選択線ＦＸＴと負電位ＶＫＫとの間に直列接続され、各ゲートがメインワード線ＭＷＬに接続されている。一方、トランジスタＱ５０、Ｑ５１の間のノードＮｆはサブワード線ＳＷＬに接続されている。また、トランジスタＱ５２は、ノードＮｆと負電位ＶＫＫとの間に接続され、そのゲートがサブワード選択線ＦＸＢに接続されている。サブワード選択線ＦＸＴがハイレベルで、サブワード選択線ＦＸＢがローレベルのとき、サブワードドライバＳＷＤが活性化される。このとき、入力側のメインワード線ＭＷＬが選択レベルのローレベルになると、出力側のサブワード線ＳＷＬがハイレベルに駆動される。なお、トランジスタＱ５１，５２は、高Ｖｔトランジスタである。
一方、図７（Ｂ）に示すローカルスイッチドライバＬＳＤは、高耐圧トランジスタのＰＭＯＳ型のトランジスタＱ６０と、高耐圧トランジスタのＮＭＯＳ型のトランジスタＱ６１から構成されている。インバータを構成する１対のトランジスタＱ６０、Ｑ６１は、正電位ＶＰＰと負電位ＶＫＫとの間に直列接続され、各ゲートがメインスイッチ制御線ＭＳＬに接続されている。また、トランジスタＱ６０、Ｑ６１の間のノードＮｇはローカルスイッチ制御線ＬＳＬに接続されている。ローカルスイッチドライバＬＳＤにおいては、入力側のメインスイッチ制御線ＭＳＬが選択レベルのローレベルになると、出力側のローカルスイッチ制御線ＬＳＬがハイレベルに駆動され、ローカルスイッチ制御線ＬＳＬに対応する階層スイッチＳＷが接続状態に制御される。なお、トランジスタＱ６１は、高Ｖｔトランジスタである。なお、図７のサブワードドライバＳＷＤ及びローカルスイッチドライバＬＳＤに含まれるＮＭＯＳ型のトランジスタとしては、貫通電流防止の観点から、高Ｖｔトランジスタを用いることが望ましい。
図７（Ａ）及び図７（Ｂ）において、サブワードドライバＳＷＤとローカルスイッチドライバＬＳＤの回路構成を比べると、インバータの部分が共通であり、図７（Ａ）のトランジスタＱ５２の部分が図７（Ｂ）では空き領域となっている点のみ異なる。よって、メモリセルアレイＡＲＹ内のレイアウトにおいて、サブワードドライバＳＷＤ及びローカルスイッチドライバＬＳＤを並べて配置したとき、サブワードドライバＳＷＤと同サイズかつ同形状の領域に、ローカルスイッチドライバＬＳＤを構成することができるので、レイアウト面積の増加及びタイミングスキューを抑制することができる。
次に、図８を参照して第１実施形態のメモリセルアレイＡＲＹの動作について説明する。図８は、１本のメインワード線ＭＷＬに対応する１本のサブワード線ＳＷＬが活性化して選択メモリセルＭＣのデータを読み出す際のメモリセルアレイＡＲＹ各部の動作波形を示している。図８の初期時点でアクセス期間が開始されると、制御信号Ｒ１ＡＣＢ（図６）がハイレベルからローレベルに活性化される。これにより、制御信号ＲＢＴ、ＲＭ２がそれぞれローレベルからハイレベルに活性化されるとともに、ビット線イコライズ信号ＢＬＥＱがハイレベルからローレベルになってビット線プリチャージ動作が解除される。このとき、プリチャージ動作に伴い、１対のグローバルビット線の電位が所定のプリチャージ電位に保持されている。
次いで、制御信号Ｒ２ＡＣＢ（図６）がハイレベルからローレベルに活性化される。これにより、制御信号ＲＡＴがローレベルからハイレベルに活性化され、制御信号ＲＭ１がハイレベルからローレベルに活性化される。また、選択されたメインワードドライバＭＷＤが入力側の制御信号ＲＭ１によって活性化されるので（図５（Ａ））、対応するメインスイッチ制御線ＭＳＬがローレベルに駆動されるとともに、対応するローカルスイッチ制御線ＬＳＬがハイレベルに駆動される。また、選択されたサブワード線ＳＷＬがハイレベルに駆動される。その結果、選択されたメモリセルＭＣから読み出されたデータがローカルビット線ＬＢＬから階層スイッチＳＷを経由してグローバルビット線ＧＢＬに読み出される。その後、センスアンプＳＡにより、１対のグローバルビット線ＧＢＬが増幅され、それぞれハイレベルとローレベルに変化する。一方、図６の制御信号生成回路２０において、制御信号Ｒ２ＡＣＢの変化が所定時間だけ遅延してリセット信号ＲＳをハイレベルからローレベルに変化させる。
次いで、図８のアクセス期間が終了すると、制御信号Ｒ１ＡＣＢがハイレベルに戻される。これにより、制御信号ＲＭ１がハイレベルに戻され、対応するメインワードドライバＭＷＤとサブワードドライバＳＷＤを介して、ハイレベルのサブワード線ＳＷＬがローレベルに戻される。続いて、制御信号Ｒ２ＡＣＢがハイレベルに戻される。これにより、制御信号ＲＭ２がローレベルに戻されるとともに、ビット線イコライズ信号ＢＬＥＱが再びハイレベルになってビット線プリチャージ動作が開始される。このとき、センスアンプＳＡの増幅動作が終了し、１対のグローバルビット線ＧＢＬの電位は再び所定のプリチャージ電位に収斂する。
その後、図６の制御信号生成回路２０において、制御信号Ｒ２ＡＣＢの変化が所定時間だけ遅延してリセット信号ＲＳをローレベルからハイレベルに変化させる。これにより、制御信号ＲＡＴ、ＲＢＴがハイレベルからローレベルに非活性化される。このとき、対応するメインワードドライバＭＷＤが制御信号ＲＡＴ、ＲＢＴによって非活性になるので（図５（Ｂ））、対応するメインスイッチ制御線ＭＳＬがハイレベルに戻されるとともに、対応するローカルスイッチ制御線ＬＳＬがローレベルに戻される。以上により、図８の動作が完了する。このように、図８に示す動作においては、ビット線イコライズ信号ＢＬＥＱを立ち上げるタイミングから、階層スイッチＳＷの活性化期間の終了時点を十分に遅らせことができる。これにより、センスアンプＳＡ内のプリチャージ回路により、グローバルビット線ＧＢＬから階層スイッチＳＷを経由してローカルビット線ＬＢＬをプリチャージするのに要する時間を確保することができる。
［第２実施形態］
以下、本発明を適用した第２実施形態のＤＲＡＭについて説明する。第２実施形態のＤＲＡＭは、多くの点で第１実施形態と共通するので、以下では主に第１実施形態と異なる点を説明する。第２実施形態において、図２、図３、図７の各構成は第１実施形態と共通であるため、説明を省略する。図９は、第２実施形態のＸデコーダ領域におけるメインワードドライバＭＷＤ及びメインスイッチドライバＭＳＤの配置と制御配線の構成の概要を示すブロック図であり、第１実施形態の図４に対応している。図９において、デコード信号群ＲＦ７Ｔ、ＲＦ５Ｔ、ＲＦ２Ｔの配線群と制御信号ＲＡＴの配線に関しては、図４と同様である。図９において、図４と異なるのは、図４の制御信号ＲＢＴの配線が設けられていない点である。すなわち、図５の各メインスイッチドライバＭＳＤには、デコード信号群ＲＦ７Ｔ、ＲＦ５Ｔと制御信号ＲＡＴのみが供給されている。
図１０は、第２実施形態のメインスイッチドライバＭＳＤの回路構成例を示している。なお、メインワードドライバＭＷＤは、第１実施形態の図５（Ａ）と同様の回路構成を有するので、説明を省略する。図１０において、第１実施形態の図５（Ｂ）と異なるのは、初段のインバータの１対のトランジスタＱ３０、Ｑ３１の各ゲートに、制御信号ＲＡＴが共通に印加される点である。それ以外の構成は、図５（Ｂ）と共通である。
図１１は、メインスイッチドライバＭＳＤに供給される制御信号ＲＡＴを生成する制御信号生成回路３０の構成例を示している。図１１に示す制御信号生成回路３０は、ディレイ素子３１と、ＮＡＮＤゲート３２と、レベルシフタ３３を含んで構成される。制御信号生成回路３０には、図６と同様の制御信号Ｒ２ＡＣＢが供給されるが、図６の制御信号Ｒ１ＡＣＢは供給されていない。図１１において、ディレイ素子３１及びＮＡＮＤゲート３２は、図６のディレイ素子２１及びＮＡＮＤゲート２２と同様である。また、レベルシフタ３３は、ＮＡＮＤゲート３２の出力信号のレベルを変換し、それをハイレベルが正電位ＶＰＰ、かつローレベルがグランド電位ＶＳＳの制御信号ＲＡＴとして出力する。図１１において、制御信号ＲＡＴの活性化条件は、図６の場合と同様である。
次に、図１２を参照して第２実施形態のメモリセルアレイＡＲＹの動作について説明する。図１２は、第１実施形態の図８と同様の動作状態におけるメモリセルアレイＡＲＹ各部の動作波形を示している。図１２において、図８と異なる点は、制御信号ＲＢＴが用いられないことのみである。それ以外の動作波形については、図８と共通であるため、説明を省略する。
以上のように、第２実施形態の構成を採用する場合であっても、第１実施形態と同様、メモリセルＭＣへのアクセス速度の低下を防止する効果を得られる。これに加えて、第２実施形態の構成を採用すれば、図９に示すようにＸデコーダ領域の各メインスイッチドライバＭＳＤに接続される２本の配線（制御信号ＲＡＴ、ＲＢＴ）を１本の配線（制御信号ＲＡＴ）に削減することができるので、チップ面積の縮小に有利な構成を実現することができる。
［情報処理システム］
次に、半導体装置を含む情報処理システムに対して本発明を適用する場合を説明する。図１３は、上記各実施形態において開示された構成を備える半導体装置１００と、この半導体装置１００の動作を制御するコントローラ２００とを含む情報処理システムの構成例を示している。
半導体装置１００は、メモリセルアレイ部１０１と、バックエンド・インターフェース部１０２と、フロントエンド・インターフェース部１０３とを備えている。メモリセルアレイ部１０１には、本実施形態の電流値変化型メモリセルアレイＭＣからなるメモリセルアレイ１０が配置されている。バックエンド・インターフェース部１０２には、メモリセルアレイ１０の周辺の回路群が含まれる。フロントエンド・インターフェース部１０３は、コマンドバス及びＩ／Ｏバスを経由して、コントローラ２００との間で通信を行うための機能を有する。なお、図１３では、１個の半導体装置１００のみを示しているが、複数の半導体装置１００を設けてもよい。
コントローラ２００は、コマンド発行回路２０１と、データ処理回路２０２とを備え、システム全体の動作及び半導体装置１００の動作を制御する。コントローラ２００は、システム内のコマンドバス及びＩ／Ｏバスに接続されることに加え、システム外部とのインターフェースをも備えている。コマンド発行回路２０１は、コマンドバスを経由して半導体装置１００に対してコマンドを送信する。データ処理回路２０２は、Ｉ／Ｏバスを経由して半導体装置１００との間でデータを送受信し、制御に必要な処理を実行する。なお、本実施形態の半導体装置１００が、図１３のコントローラ２００自体に含まれる構成であってもよい。
図１３の情報処理システムは、例えば、電子機器に搭載されるシステムであり、パーソナルコンピュータ、通信電子機器、自動車等の移動体の電子機器、その他産業で使用される電子機器、民生で使用される電子機器に搭載することができる。
以上、上記各実施形態に基づき説明した本発明の技術思想は、揮発性及び不揮発性の階層化ビット線構成を有する半導体装置に対して広く適用することができる。また、本発明を適用する場合の各種回路については、上記実施形態と添付図面で開示された回路形式に限られることなく、多様な回路形式を採用することができる。また、メモリセルアレイＡＲＹは、フォールデッドビット線構造であっても、本発明の適用は可能である。また、ローカルスイッチドライバＬＳＤは、１本のローカルビット線ＬＢＬに複数設けることも可能である。この場合、対応する階層スイッチＳＷの数も複数となる。また、階層スイッチＳＷは、ローカルビット線ＬＢＬの中央に設けてもよい。この場合、対応するローカルスイッチドライバＬＳＤは、１つのサブアレイＳＡＲＹ内において、複数のサブワードドライバＳＷＤの間に配置される。メインスイッチドライバＭＳＤも同様であり、複数のメインワードドライバＭＷＤの間に配置される。また、図３において、各々のローカルスイッチドライバＬＳＤには、互いに反対方向に延びる２本のローカルスイッチ制御線ＬＳＬを接続させてもよい。すなわち、それぞれのローカルスイッチ制御線ＬＳＬは、Ｙ方向の両側に隣接するローカルスイッチドライバＬＳＤと交互に接続される（千鳥配置）。
また本発明は、上記各実施形態で開示した半導体装置に限られることなく、多様な半導体装置に適用することができる。本発明は、例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）等の半導体装置全般に対して適用可能である。また、本発明を適用可能な半導体装置の製品形態としては、例えば、ＳＯＣ（System on Chip）、ＭＣＰ（Multi Chip Package）、ＰＯＰ（Package on Package）など、多様なパッケージ形態を有する半導体装置を挙げることができる。
本発明のトランジスタとしては、電界効果トランジスタ（Field Effect Transistor: FET）であればよく、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ(Thin Film Transistor)等の様々なＦＥＴに適用できる。また、装置内に一部のバイポーラ型トランジスタを有してもよい。さらに、ＮＭＯＳトランジスタ（Ｎチャネル型ＭＯＳトランジスタ）は、第１導電型の電界効果トランジスタの代表例であり、ＰＭＯＳトランジスタ（Ｐチャネル型ＭＯＳトランジスタ）は、第２導電型の電界効果トランジスタの代表例である。なお、本発明の技術思想及び各実施形態で開示された第１導電型のトランジスタ（ＮＭＯＳトランジスタ）を第２導電型のトランジスタ（ＰＭＯＳトランジスタ）で置き換える場合は、電位関係の上下が逆になることに留意する必要がある。
本発明の適用対象には、種々の開示要素の多様な組み合わせ又は選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想に従って当業者であればなし得るであろう各種変形、修正を含むことは言うまでもない。
１０…アレイ領域
１１…ロウ系回路領域
１２…カラム系回路領域
１３…ロウアドレスバッファ
１４…カラムアドレスバッファ
１５…入出力制御回路
１６…データバッファ
１７…コマンドデコーダ
１８…制御回路
１９…モードレジスタ
２０、３０…制御信号生成回路
ＡＲＹ…メモリセルアレイ
ＧＢＬ…グローバルビット線
ＬＢＬ…ローカルビット線
ＬＳＤ…ローカルスイッチドライバ
ＬＳＬ…ローカルスイッチ制御線
ＭＣ…メモリセル
ＭＳＤ…メインスイッチドライバ
ＭＳＬ…メインスイッチ制御線
ＭＷＤ…メインワードドライバ
ＭＷＬ…メインワード線
Ｑ１０〜Ｑ１６、Ｑ２０、Ｑ２１、Ｑ３０〜Ｑ３６、Ｑ４０〜Ｑ４２、Ｑ５０〜Ｑ５２、Ｑ６０、Ｑ６１…トランジスタ
ＲＡＴ、ＲＢＴ…制御信号
ＲＦ７Ｔ、ＲＦ５Ｔ、ＲＦ２Ｔ…デコード信号群
ＳＡ…センスアンプ
ＳＡＡ…センスアンプ列
ＳＡＲＹ…サブアレイ
ＳＷ…階層スイッチ
ＳＷＤ…サブワードドライバ
ＳＷＬ…サブワード線

Claims (28)

  1. 複数の第１のローカルビット線と、
    前記複数の第１のローカルビット線に対応し、それら複数の第１のローカルビット線の配線長よりも配線長が長い第１のグローバルビット線と、
    複数の第１のローカルスイッチ制御線と、
    前記複数の第１のローカルスイッチ制御線にそれぞれ対応し、それら複数の第１のローカルスイッチ制御線の配線長よりもそれぞれ配線長が長い複数のメインスイッチ制御線と、
    前記複数の第１のローカルスイッチ制御線の電位にそれぞれ対応して、前記複数の第１のローカルビット線と前記第１のグローバルビット線との間の電気的な接続を制御する複数の第１の階層スイッチと、
    前記複数のメインスイッチ制御線の電位にそれぞれ対応して、前記複数の第１のローカルスイッチ制御線をそれぞれ駆動する複数の第１のローカルスイッチドライバと、
    前記複数のメインスイッチ制御線を選択的に活性化する複数のメインスイッチドライバと、
    を備えることを特徴とする半導体装置。
  2. 複数の第２のローカルビット線と、
    前記複数の第２のローカルビット線に対応し、それら複数の第２のローカルビット線の配線長よりも配線長が長い第２のグローバルビット線と、
    前記複数のメインスイッチ制御線の配線長よりもそれぞれ配線長が短い複数の第２のローカルスイッチ制御線と、
    前記複数の第２のローカルスイッチ制御線の電位にそれぞれ対応して、前記複数の第２のローカルビット線と前記第２のグローバルビット線との間の電気的な接続を制御する複数の第２の階層スイッチと、
    前記複数のメインスイッチ制御線の電位にそれぞれ対応して、前記複数の第２のローカルスイッチ制御線をそれぞれ駆動する複数の第２のローカルスイッチドライバと、
    を更に備えることを特徴とする請求項１に記載の半導体装置。
  3. 前記複数の第１及び複数の第２ローカルビット線にそれぞれ接続される複数の第１及び複数の第２のメモリセルと、
    前記複数の第１及び複数の第２のメモリセルをそれぞれ選択する複数の第１及び複数の第２のサブワード線と、
    それぞれが、前記複数の第１のサブワード線の１つ及び複数の第２のサブワード線の１つに共通に対応する複数のメインワード線と、
    前記複数のメインワード線の電位に応じて、前記複数の第１のサブワード線を選択的に活性化する複数の第１のサブワードドライバと、
    前記複数のメインワード線の電位に応じて、前記複数の第２のサブワード線を選択的に活性化する複数の第２のサブワードドライバと、
    前記複数のメインワード線を選択的に活性化する複数のメインワードドライバと、
    を更に備えることを特徴とする請求項２に記載の半導体装置。
  4. 前記第１及び第２のグローバルビット線の信号電圧をそれぞれ増幅する第１及び第２のセンスアンプを更に備える、ことを特徴とする請求項２または３に記載の半導体装置。
  5. 前記複数のメインワードドライバには、アドレスに応じて生成されるデコード信号群が供給され、
    前記メインスイッチドライバには、前記デコード信号群と、動作タイミングを規定する一又は複数の制御信号と、がそれぞれ供給される、
    ことを特徴とする請求項３に記載の半導体装置。
  6. 前記複数のメインワードドライバのそれぞれのゲート段数及び前記複数のメインスイッチドライバのそれぞれのゲート段数は、同一である、ことを特徴とする請求項３または５に記載の半導体装置。
  7. 前記複数の第１のサブワードドライバ及び前記複数の第１のローカルスイッチドライバは、同一のゲート段数で構成され、
    前記複数の第２のサブワードドライバ及び前記複数の第２のローカルスイッチドライバは、同一のゲート段数で構成される、ことを特徴とする請求項３、５及び６のいずれか一項に記載の半導体装置。
  8. 前記第１のサブワードドライバ及び前記第１のローカルスイッチドライバ、並びに前記第２のサブワードドライバ及び前記第２のローカルスイッチドライバは、それぞれ相補トランジスタで構成されるインバータ回路を含む、ことを特徴とする請求項７に記載の半導体装置。
  9. 前記第１のグローバルビット線及び前記複数の第１のローカルビット線は、第１の方向に延在し、
    前記複数の第１のローカルスイッチ制御線及び前記複数のメインスイッチ制御線は、前記第１の方向と交差する第２の方向に延在する、
    ことを特徴とする請求項１に記載の半導体装置。
  10. 前記第１及び第２のグローバルビット線及び前記複数の第１及び第２のローカルビット線は、第１の方向に延在し、
    前記複数の第１及び第２のローカルスイッチ制御線、並びに前記複数のメインスイッチ制御線は、前記第１の方向と交差する第２の方向に延在する、
    ことを特徴とする請求項２に記載の半導体装置。
  11. 前記第１及び第２のグローバルビット線、並びに前記複数の第１及び第２のローカルビット線は、第１の方向に延在し、
    前記複数の第１及び第２のローカルスイッチ制御線、前記複数のメインスイッチ制御線、前記複数の第１及び第２のサブワード線、並びに前記複数のメインワード線は、いずれも前記第１の方向と交差する第２の方向に延在する、
    ことを特徴とする請求項３に記載の半導体装置。
  12. それぞれ複数の第１のメモリセルに接続され、それぞれ第１の方向に延在する複数の第１のローカルビット線と、
    前記複数の第１のローカルビット線に対応し、前記第１の方向に延在する第１のグローバルビット線と、
    前記第１の方向と交差する第２の方向に延在する複数の第１のローカルスイッチ制御線と、
    前記複数の第１のローカルスイッチ制御線にそれぞれ対応し、それら複数の第１のローカルスイッチ制御線の配線長よりもそれぞれ配線長が長く、前記第２の方向に延在する複数のメインスイッチ制御線と、
    前記複数の第１のローカルスイッチ制御線の電位にそれぞれ応じて、前記複数の第１のローカルビット線と前記第１のグローバルビット線との間の電気的な接続を制御する複数の第１の階層スイッチと、
    前記複数のメインスイッチ制御線の電位にそれぞれ応じて、前記複数の第１のローカルスイッチ制御線をそれぞれ駆動する複数のローカルスイッチドライバと、
    前記複数のメインスイッチ制御線を選択的に活性化する複数のメインスイッチドライバと、
    前記複数の第１のメモリセルを選択し、前記第２の方向に延在する複数の第１のサブワード線と、
    前記複数の第１のサブワード線にそれぞれ対応し、前記第２の方向に延在する複数のメインワード線と、
    前記複数のメインワード線の電位に応じて、前記複数の第１のサブワード線を選択的に活性化する複数の第１のサブワードドライバと、
    前記複数のメインワード線を選択的に活性化する複数のメインワードドライバと、
    を備える、ことを特徴とする半導体装置。
  13. 前記複数のメインワードドライバ及び前記複数のメインスイッチドライバは、前記第１の方向に並んで配置される、ことを特徴とする請求項１２に記載の半導体装置。
  14. 前記複数のメインワードドライバのうち第１の数の複数のメインワードドライバ、及び前記複数のメインスイッチドライバのうち１つのメインスイッチドライバとは、１つのセットで示すメインドライバとして、複数の前記メインドライバが前記第１の方向に並んで配置される、ことを特徴とする請求項１３に記載の半導体装置。
  15. アドレスに応じて生成され、前記複数のメインワードドライバ及び前記複数のメインスイッチドライバに供給されるデコード信号群の配線が前記第１の方向に延在し、
    動作タイミングを規定する一又は複数の制御信号の配線が前記第１の方向に延在する、
    ことを特徴とする請求項１３または１４に記載の半導体装置。
  16. 前記複数の第１のサブワードドライバ及び前記複数の第１のローカルスイッチドライバは、前記第１の方向に並んで配置される、ことを特徴とする請求項１２乃至１５のいずれか一項に記載の半導体装置。
  17. 前記複数の第１のサブワードドライバのうち第１の数の複数の第１のサブワードドライバ、及び前記複数の第１のローカルスイッチドライバのうち１つの第１のローカルスイッチドライバを１つのセットで示すサブドライバとして、複数の前記サブドライバが前記第１の方向に並んで配置される、ことを特徴とする請求項１６に記載の半導体装置。
  18. 第１及び第２のローカルビット線と、
    前記第１及び第２のローカルビット線にそれぞれ対応し、それら第１及び第２のローカルビット線のそれぞれの配線長よりも配線長が長い第１及び第２のグローバルビット線と、
    第１及び第２のローカルスイッチ制御線と、
    前記第１及び第２のローカルスイッチ制御線にそれぞれ対応し、それら第１及び第２のローカルスイッチ制御線のそれぞれの配線長よりも配線長が長いメインスイッチ制御線と、
    前記第１及び第２のローカルスイッチ制御線の電位にそれぞれ対応して、前記第１及び第２のローカルビット線と前記第１及び第２のグローバルビット線との間の電気的な接続をそれぞれ制御する第１及び第２の階層スイッチと、
    前記メインスイッチ制御線の電位に対応して、前記第１及び第２のローカルスイッチ制御線をそれぞれ駆動する第１及び第２のローカルスイッチドライバと、
    前記メインスイッチ制御線を活性化するメインスイッチドライバと、
    を備えることを特徴とする半導体装置。
  19. 前記第１及び第２のローカルビット線にそれぞれ接続される複数の第１及び複数の第２のメモリセルと、
    前記複数の第１及び複数の第２のメモリセルをそれぞれ選択する複数の第１及び複数の第２のサブワード線と、
    それぞれが、前記複数の第１のサブワード線の１つ及び複数の第２のサブワード線の１つに共通に対応する複数のメインワード線と、
    前記複数のメインワード線の電位に応じて、前記複数の第１のサブワード線を選択的に活性化する複数の第１のサブワードドライバと、
    前記複数のメインワード線の電位に応じて、前記複数の第２のサブワード線を選択的に活性化する複数の第２のサブワードドライバと、
    前記複数のメインワード線を選択的に活性化する複数のメインワードドライバと、
    を更に備える、ことを特徴とする請求項１８に記載の半導体装置。
  20. 前記第１及び第２のグローバルビット線の信号電圧をそれぞれ増幅する第１及び第２のセンスアンプを更に備える、ことを特徴とする請求項１８または１９に記載の半導体装置。
  21. 前記複数のメインワードドライバには、アドレスに応じて生成されるデコード信号群が供給され、
    前記メインスイッチドライバには、前記デコード信号群と、動作タイミングを規定する一又は複数の制御信号と、がそれぞれ供給される、
    ことを特徴とする請求項１９に記載の半導体装置。
  22. 前記複数のメインワードドライバのそれぞれのゲート段数及び前記メインスイッチドライバのゲート段数は、同一である、ことを特徴とする請求項１９または２１に記載の半導体装置。
  23. 前記複数の第１のサブワードドライバ及び前記第１のローカルスイッチドライバは、同一のゲート段数で構成され、
    前記複数の第２のサブワードドライバ及び前記第２のローカルスイッチドライバは、同一のゲート段数で構成される、ことを特徴とする請求項１９、２１及び２２のいずれか一項に記載の半導体装置。
  24. 前記複数の第１のサブワードドライバ及び前記第１のローカルスイッチドライバ、並びに前記複数の第２のサブワードドライバ及び前記第２のローカルスイッチドライバは、それぞれ相補トランジスタで構成されるインバータ回路を含む、ことを特徴とする請求項２３に記載の半導体装置。
  25. 前記第１及び第２のグローバルビット線、並びに前記第１及び第２のローカルビット線は、第１の方向に延在し、
    前記第１及び第２のローカルスイッチ制御線、並びに前記メインスイッチ制御線は、前記第１の方向と交差する第２の方向に延在する、
    ことを特徴とする請求項１８に記載の半導体装置。
  26. 前記第１及び第２のグローバルビット線、並びに前記第１及び第２のローカルビット線は、第１の方向に延在し、
    前記第１及び第２のローカルスイッチ制御線、前記メインスイッチ制御線、前記複数の第１及び複数の第２のサブワード線、並びに前記複数のメインワード線は、前記第１の方向と交差する第２の方向に延在する、
    ことを特徴とする請求項１９に記載の半導体装置。
  27. 前記第１及び第２のグローバルビット線の信号電圧をそれぞれ増幅する第１及び第２のセンスアンプを更に備える、ことを特徴とする請求項１８乃至２６のいずれか一項に記載の半導体装置。
  28. 請求項１、１２又は１８に記載の半導体装置と、
    前記半導体装置とバスを介して接続され、前記半導体装置の動作を制御するコントローラと、
    を備える、ことを特徴とする情報処理システム。
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