JP2012252766A - 半導体装置の駆動方法 - Google Patents

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Abstract

【課題】半導体装置の駆動方法を提供する。
【解決手段】ビット線と、選択線と、選択トランジスタと、ｍ（ｍは２以上の自然数）本の書き込みワード線と、ｍ本の読み出しワード線と、ソース線と、第１乃至ｍのメモリセルと、を有する半導体装置において、メモリセルは、第１のトランジスタ、容量素子に蓄積された電荷を保持する第２のトランジスタを含み、第２のトランジスタは酸化物半導体層で形成されるチャネルを有する。上記構成の半導体装置の駆動方法において、メモリセルに書き込みを行う場合、第１のトランジスタを導通させて第１のソース端子または第１のドレイン端子を固定電位とし、容量素子に安定した電位の書き込みを行う。
【選択図】図１

Description

開示する発明は、半導体素子を利用した半導体装置及びその駆動方法に関するものである。
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにおいてはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
また、フローティングゲートに電荷を注入させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
特開昭５７−１０５８８９号公報
記憶装置は、データの書き込み及び読み出しを正確に行うことが要求される。書き込み不良及び読み出し不良が発生すると、記憶装置としての信頼性が低下する。
上述の問題に鑑み、開示する発明の一態様は、記憶装置の信頼性の向上を実現することができる半導体装置の駆動方法を提供することを目的の一とする。
また、上述の問題に鑑み、開示する発明の一態様は、記憶素子を構成する一部のトランジスタにリーク電流（オフ電流）が小さいトランジスタを用いることで、書き込んだデータを長時間記憶することができ、且つ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
本発明の一態様は、選択トランジスタと、選択トランジスタのソース端子とドレイン端子とが電気的に接続する第１のトランジスタと、第１のトランジスタのゲート端子と電極の一方とが電気的に接続する容量素子と、容量素子の電極の一方と第２のトランジスタのソース端子が電気的に接続し、且つ酸化物半導体層で形成された第２のトランジスタと、を含むメモリセルと、選択トランジスタのドレイン端子と、第２のトランジスタのドレイン端子と電気的に接続するビット線と、選択トランジスタのゲート端子と電気的に接続する選択線と、第２のトランジスタのゲート端子と電気的に接続する書き込みワード線と、容量素子の電極の他方と電気的に接続する読み出しワード線と、第１のトランジスタのソース端子と電気的に接続するソース線とを有し、第２のトランジスタのチャネルは酸化物半導体層で形成され、第２のトランジスタをオン状態としてビット線の電位に対する電荷を第１のトランジスタのゲート端子及び容量素子の電極の一方に蓄積し、且つ保持するメモリセルへの書き込み時は、第１のトランジスタをオンとし、且つ選択トランジスタをオフとすることを特徴とする半導体装置の駆動方法である。
本発明の別の一態様は、選択トランジスタと、選択トランジスタのソース端子とドレイン端子とが電気的に接続する第１のトランジスタと、第１のトランジスタのゲート端子と電極の一方とが電気的に接続する容量素子と、容量素子の電極の一方と第２のトランジスタのソース端子が電気的に接続し、且つ酸化物半導体層で形成された第２のトランジスタと、を含むメモリセルと、選択トランジスタのドレイン端子と、第２のトランジスタのドレイン端子と電気的に接続するビット線と、選択トランジスタのゲート端子と電気的に接続する選択線と、第２のトランジスタのゲート端子と電気的に接続する書き込みワード線と、容量素子の電極の他方と電気的に接続する読み出しワード線と、第１のトランジスタのソース端子と電気的に接続するソース線とを有し、第２のトランジスタのチャネルは酸化物半導体層で形成され、第２のトランジスタをオン状態としてビット線の電位に対する電荷を第１のトランジスタのゲート端子及び容量素子の電極の一方に蓄積し、且つ保持するメモリセルへの書き込み時は、第１のトランジスタのソース端子またはドレイン端子の電位を固定電位とし、且つ選択トランジスタをオフとすることを特徴とする半導体装置の駆動方法である。
本発明の別の一態様は、選択トランジスタと、選択トランジスタのソース端子とドレイン端子とが電気的に接続する第１のトランジスタと、第１のトランジスタのゲート端子と電極の一方とが電気的に接続する容量素子と、容量素子の電極の一方と第２のトランジスタのソース端子が電気的に接続し、且つ酸化物半導体層で形成された第２のトランジスタと、を含むメモリセルと、選択トランジスタのドレイン端子と、第２のトランジスタのドレイン端子と電気的に接続するビット線と、選択トランジスタのゲート端子と電気的に接続する選択線と、第２のトランジスタのゲート端子と電気的に接続する書き込みワード線と、容量素子の電極の他方と電気的に接続する読み出しワード線と、第１のトランジスタのソース端子と電気的に接続するソース線とを有し、第２のトランジスタのチャネルは酸化物半導体層で形成され、第２のトランジスタをオン状態としてビット線の電位に対する電荷を第１のトランジスタのゲート端子及び容量素子の電極の一方に蓄積し、且つ保持するメモリセルへの書き込み時は、ソース線の電位を第１のトランジスタのしきい値と第１のトランジスタのゲート端子の電位との差より低くすることを特徴とする半導体装置の駆動方法である。
上記の構成のいずれか一において、メモリセルは第１乃至第ｍのメモリセルを含み、選択トランジスタのソース端子は第１のメモリセルの第１のドレイン端子と電気的に接続され、第ｋ（ｋは２以上（ｍ−１）以下の自然数）のメモリセルの第１のドレイン端子は、第（ｋ−１）のメモリセルの第１のソース端子と電気的に接続され、第ｋのメモリセルの第１のソース端子は、第（ｋ＋１）のメモリセルの第１のドレイン端子と電気的に接続され、第ｍのメモリセルの第１のソース端子はソース線と電気的に接続されていることを特徴とする半導体装置の駆動方法である。
なお、メモリセルが有する第１のトランジスタのソース端子、ドレイン端子、ゲート端子をそれぞれ第１のソース端子、第１のドレイン端子、第１のゲート端子とし、第２のトランジスタのソース端子、ドレイン端子、ゲート端子をそれぞれ第２のソース端子、第２のドレイン端子、第２のゲート端子とする。
また、上記の構成のいずれか一において、メモリセルへの書き込み動作は、選択線に電位を与えて選択トランジスタをオフとし、ソース線に電位を与えて第１のトランジスタをオンとした後、ビット線に電位を与え、書き込みワード線に電位を与えて第２のトランジスタをオンとすることで、ビット線の電位に対する電荷を第１のゲート端子及び容量素子の電極の一方に蓄積することができ、書き込みワード線に電位を与えて第２のトランジスタをオフとし、ソース線に電位を与えて第１のトランジスタをオフとすることで、ビット線の電位に対する電荷を第１のゲート端子及び容量素子の電極の一方に保持することができることを特徴とする半導体装置の駆動方法である。
また、上記の構成のいずれか一において、メモリセルへの書き込み動作は、ビット線に電位を与え、書き込みワード線に電位を与えて第２のトランジスタをオンとした後、選択線に電位を与えて選択トランジスタをオフとし、ソース線に電位を与えて第１のトランジスタをオンとすることで、ビット線の電位に対する電荷を第１のゲート端子及び容量素子の電極の一方に蓄積することができ、書き込みワード線に電位を与えて第２のトランジスタをオフとし、ソース線に電位を与えて第１のトランジスタをオフとすることで、ビット線の電位に対する電荷を第１のゲート端子及び容量素子の電極の一方に保持することができることを特徴とする半導体装置の駆動方法である。
上記の駆動方法において、書き込みとは、ビット線の電位（書き込みたい電位）に対する電荷を第１のゲート端子及び容量素子の電極の一方に蓄積し、保持することである。ビット線の電位に対する電荷の保持は、第２のトランジスタをオフ状態とすることで可能となる。しかし、書き込みを行う際に、第１のトランジスタがオフ状態であると、蓄積した電荷量が小さくなり、記憶素子には書き込みたい電位に対する電荷量より小さい電荷量が保持され、書き込み不良が発生するおそれがある。そのため、書き込みを行う際に第１のトランジスタをオン状態とし、第１のソース端子またはドレイン端子をソース線の固定電位とする。
上記の構成において、ビット線とソース線との間に、メモリセルの一を含む複数のメモリセルを直列に接続することができる。
また、上記において、酸化物半導体を用いてトランジスタを構成することがあるが、開示する発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、「端子」の用語は、上記に示した「電極」と同様に用いられることがあり、その逆もまた同様である。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
上記に示す駆動方法において、書き込みを行う際に、第１のトランジスタのソース端子またはドレイン端子をソース線の固定電位とすることで、蓄積した電荷量の減少を抑えることができる。記憶素子に、蓄積した電荷量を減少させることなく保持することができるため、書き込み不良を低減することができ、半導体装置の信頼性の向上が実現できる。
記憶装置は、記憶素子を構成するトランジスタのリーク電流（オフ電流）が大きいと、記憶素子を構成するトランジスタがオフ状態でも書き込まれた電荷が流出、または流入する。これにより、書き込まれた電位の保持期間が短くなる。酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、上記に示すトランジスタを用いることで、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
また、酸化物半導体以外の材料（例えば、単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板）を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
このように、酸化物半導体以外の材料を用いたトランジスタ（より広義には、十分な高速動作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
開示する発明に係る半導体装置の駆動方法は、上記に示す酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたトランジスタと、を組み合わせた半導体装置を用いることで実現が可能となる。該半導体装置のメモリセルに書き込みを行う際に、酸化物半導体以外の材料を用いた第１のトランジスタを導通させて第１のトランジスタのソース端子またはドレイン端子の電位を固定電位とする。そうすることで、メモリセルの容量素子に安定した電位の書き込みを行うことができる。また、オフ電流が極めて小さい酸化物半導体を用いた第２のトランジスタを用いることで、長期にわたり安定した電荷を保持することが可能となる。そのため、半導体装置としての信頼性の向上が実現できる。
半導体装置の回路図である。 半導体装置の回路図である。 タイミングチャート図である。 半導体装置の回路図である。 半導体装置の断面図及び平面図である。 半導体装置の作製工程に係る断面図である。 半導体装置の作製工程に係る断面図である。 半導体装置の作製工程に係る断面図である。 半導体装置の作製工程に係る断面図である。 半導体装置の作製工程に係る断面図である。 本発明の一態様の半導体装置の断面図である。 本発明の一態様の半導体装置の断面図である。 半導体装置の作製工程に係る断面図である。 電子機器の例である。 酸化物材料の結晶構造を説明する図。 酸化物材料の結晶構造を説明する図。 酸化物材料の結晶構造を説明する図。 計算によって得られた移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算に用いたトランジスタの断面構造を説明する図。 本発明の一態様に係るトランジスタの特性を示す図。 本発明の一態様に係るトランジスタの特性を示す図。 本発明の一態様に係るトランジスタの特性を示す図。 本発明の一態様に係るトランジスタの特性を示す図。 本発明の一態様に係るトランジスタの特性を示す図。 本発明の一態様に係るトランジスタのＸＲＤスペクトルを示す図。 本発明の一態様に係るトランジスタの特性を示す図。 本発明の一態様に係るトランジスタの構造を説明する図。 本発明の一態様に係るトランジスタの構造を説明する図。
開示する発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成及び動作について、図１を参照して説明する。なお、回路図においては酸化物半導体材料を用いたトランジスタであることを示すためにＯＳの符号を付す場合がある。
＜基本回路＞
はじめに、基本的な回路構成及びその動作について、図１を参照して説明する。図１に示す回路図において、選択トランジスタ１８０のソース電極またはドレイン電極の一方（例えば、ドレイン電極）と、トランジスタ１６２のソース電極またはドレイン電極の一方（例えば、ドレイン電極）と、ビット線ＢＬと、は電気的に接続されており、選択トランジスタ１８０のソース電極またはドレイン電極の他方（例えば、ソース電極）とトランジスタ１６０のソース電極またはドレイン電極の一方（例えば、ドレイン電極）とは電気的に接続され、選択トランジスタ１８０のゲート電極は選択線ＳＧと電気的に接続されている。また、トランジスタ１６０のソース電極またはドレイン電極の他方（例えば、ソース電極）とソース線ＳＬとは電気的に接続され、トランジスタ１６２のソース電極またはドレイン電極の他方（例えばソース電極）と、トランジスタ１６０のゲート電極と、容量素子１６４の電極の一方と、は電気的に接続されている。また、トランジスタ１６２のゲート電極と書き込みワード線ＷＷＬとは電気的に接続され、容量素子１６４の電極の他方と読み出しワード線ＲＷＬとは電気的に接続されている。
ここで、トランジスタ１６２には、例えば酸化物半導体材料を用いたトランジスタ（酸化物半導体層にチャネルが形成されるトランジスタ）が適用される。酸化物半導体材料を用いたトランジスタはオフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。
なお、トランジスタ１６０についてはどのような材料を用いたトランジスタであってもよく、特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタ（単結晶シリコン基板や単結晶シリコン層にチャネルが形成されるトランジスタ）など、スイッチング速度の高いトランジスタをトランジスタ１６０として適用するのが好適である。
図１に示す半導体装置では、トランジスタ１６０のゲート電極の電位が極めて長時間にわたって保持可能という特徴を生かすことで、次のように、情報の書き込み、読み出しが可能である。
まず、情報の書き込みについて説明する。選択線ＳＧの電位を選択トランジスタ１８０がオフ状態となる電位にして選択トランジスタ１８０をオフ状態とし、ソース線ＳＬの電位をトランジスタ１６０がオン状態となる電位にしてトランジスタ１６０をオン状態とする。これにより、ソース線ＳＬの電位は、ビット線ＢＬ及びトランジスタ１６２のソース電極またはドレイン電極の一方には与えられず、トランジスタ１６０のソース電極及びドレイン電極にのみ与えられ、トランジスタ１６０のソース電極またはドレイン電極の電位はソース線ＳＬの固定電位とすることができる。
トランジスタ１６０のソース電極またはドレイン電極の電位をソース線ＳＬの固定電位とした後、書き込みワード線ＷＷＬの電位をトランジスタ１６２がオン状態となる電位にしてトランジスタ１６２をオン状態とすることで、ビット線ＢＬの電位がトランジスタ１６０のゲート電極及び容量素子１６４の電極の一方に与えられる。すなわち、トランジスタ１６０のゲート電極には所定の電荷が与えられる。ここでは、トランジスタ１６０のゲート電極には異なる二つの電位に対応する電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが選択的に与えられるものとする。ここで、ＱＬとＱＨの一方をデータ”１”に対応させ、他方をデータ”０”に対応させることによって、メモリセルに１ビットの情報を書き込むことができる。なお、トランジスタ１６０のゲート電極に与える電荷を異なる三つまたはそれ以上の電位に対応する電荷のうちから選択することによって、１メモリセルあたり多値（複数ビット）の情報を書き込み、半導体装置の記憶容量を向上させても良い。
その後、書き込みワード線ＷＷＬの電位を低下させてトランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極及び容量素子１６４の電極の一方に与えられた電荷が保持される。
上述したように、トランジスタ１６０がオン状態であり、トランジスタ１６０のソース電極またはドレイン電極はソース線ＳＬの固定電位としている。そのため、電荷を保持する際の書き込みワード線ＷＷＬの電位の低下に影響されることなく、トランジスタ１６０のゲート電極及び容量素子１６４の電極の一方に与えられた電位の低下を抑えることが可能である。
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
次に、情報の読み出しについて説明する。ソース線ＳＬに所定の電位（定電位）を与えた状態で、読み出しワード線ＲＷＬに適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、トランジスタ１６０のソース電極またはドレイン電極の抵抗は異なる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＱＨが与えられている場合のトランジスタ１６０の見かけのしきい値ＶｔｈＨは、トランジスタ１６０のゲート電極にＱＬが与えられている場合のトランジスタ１６０の見かけのしきい値ＶｔｈＬより低くなるためである。ここで、見かけのしきい値とは、トランジスタ１６０をオン状態とするために必要な読み出しワード線ＲＷＬの電位とする。したがって、読み出しワード線ＲＷＬの電位をＶｔｈＨとＶｔｈＬの中間の電位Ｖ０とすることにより、情報の書き込み時にトランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいてトランジスタ１６０のゲート電極にＱＨが与えられた場合には、読み出しワード線ＲＷＬの電位がＶ０（＞ＶｔｈＨ）となれば、トランジスタ１６０はオン状態となる。一方、書き込みにおいてトランジスタ１６０のゲート電極にＱＬが与えられた場合には、読み出しワード線ＲＷＬの電位がＶ０（＜ＶｔｈＬ）となっても、トランジスタ１６０はオフ状態のままである。このため、トランジスタ１６０の抵抗状態を検出することで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に複数配置して用いる場合には、所望のメモリセルの情報のみを読み出すことが必要になる。
例えば、複数のメモリセルのトランジスタ１６０が直列に電気的に接続された構成（ＮＡＮＤ型）の場合に、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合は次のようにする。読み出しの対象ではないメモリセルの読み出しワード線ＲＷＬに対して、書き込み時にゲート電極に与えられた電荷にかかわらずトランジスタ１６０がオン状態となるような電位、つまりＶｔｈＬより大きい電位を与えればよい。
また例えば、複数のメモリセルのトランジスタ１６０が直列には接続されず、それぞれ配線と電気的に接続されている構成（ＮＯＲ型）の場合に、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合は次のようにする。読み出しの対象ではないメモリセルの読み出しワード線ＲＷＬに対して、書き込み時にゲート電極に与えられた電荷にかかわらずトランジスタ１６０がオフ状態となるような電位、つまりＶｔｈＨより低い電位を与えればよい。
次に、情報の書き換えについて説明する。情報の書き換えは上記情報の書き込みと同様に行われる。選択線ＳＧの電位を選択トランジスタ１８０がオフ状態となる電位にして選択トランジスタ１８０をオフ状態とし、ソース線ＳＬの電位をトランジスタ１６０がオン状態となる電位にしてトランジスタ１６０をオン状態とする。これにより、ソース線ＳＬの電位は、ビット線ＢＬ及びトランジスタ１６２のソース電極またはドレイン電極の一方には与えられず、トランジスタ１６０のソース電極及びドレイン電極にのみ与えられ、トランジスタ１６０のソース電極またはドレイン電極の電位はソース線ＳＬの固定電位とすることができる。
トランジスタ１６０のソース電極またはドレイン電極の電位をソース線ＳＬの固定電位とした後、書き込みワード線ＷＷＬの電位をトランジスタ１６２がオン状態となる電位にしてトランジスタ１６２をオン状態とすることで、ビット線ＢＬの電位（新たな情報に対応する電位）がトランジスタ１６０のゲート電極及び容量素子１６４の電極の一方に与えられる。
その後、書き込みワード線ＷＷＬの電位を低下させてトランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極及び容量素子１６４の電極の一方に新たな情報に対応する電荷が保持される。
書き込み時と同様に、トランジスタ１６０のゲート電極及び容量素子１６４の電極の一方に与えられた電位の低下が懸念される。書き込みワード線ＷＷＬの電位の低下に伴い、トランジスタ１６０のゲート電極及び容量素子１６４の電極の一方に与えられた電位が低下するおそれがある。しかし、トランジスタ１６０がオン状態であり、トランジスタ１６０のソース電極またはドレイン電極はソース線ＳＬの固定電位としているため、トランジスタ１６０のゲート電極及び容量素子１６４の電極の一方に与えられた電位の低下を抑えることが可能である。
このように、開示する発明に係る半導体装置の駆動方法では、書き込んだ情報を一度消去してから新たな情報を書き込む必要がなく、再度の情報の書き込みによって直接情報を書き換えることが可能である。このため消去動作に起因する動作速度の低下を抑制することができる。つまり半導体装置の高速動作が実現される。
また、開示する発明に係る半導体装置の駆動方法では、電荷をトランジスタ１６０のゲート電極及び容量素子１６４の電極の一方へ蓄積及び保持する際に、トランジスタ１６０をオン状態としてトランジスタ１６０のソース電極またはドレイン電極をソース線ＳＬの固定電位とする。これにより、書き込みたい電位（ビット線ＢＬの電位）をトランジスタ１６０のゲート電極及び容量素子１６４の電極の一方へ与えることができる。そのため、複数のメモリセルを有した半導体装置でも、書き込みたい電位を安定してトランジスタ１６０のゲート電極及び容量素子１６４の電極の一方へ与えることができるため、半導体装置の信頼性の向上が実現できる。
なお、トランジスタ１６０のゲート電極は、トランジスタ１６２のソース電極またはドレイン電極の他方及び容量素子１６４の電極の一方と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以下において、トランジスタ１６０のゲート電極とトランジスタ１６２のソース電極またはドレイン電極の他方及び容量素子１６４の電極の一方とが電気的に接続される部位をノードＦＧと呼ぶ場合がある。トランジスタ１６２がオフ状態の場合、ノードＦＧは絶縁体中に埋設されたフローティングゲートと捉えることができ、ノードＦＧには電荷が保持される。酸化物半導体材料を用いたトランジスタ１６２のオフ電流は、シリコンにチャネルが形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６２のリークによるノードＦＧに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体材料を用いたトランジスタ１６２により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
例えば、トランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量素子の容量値によって変動することはいうまでもない。
また、図１に示す半導体装置を用いた駆動方法においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁層（トンネル絶縁層）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁層の劣化という問題を解消できる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
＜応用例＞
次に、図１に示す回路を応用した回路構成及び動作について図２及び図３を参照して説明する。
図２は、メモリセル１９０を縦ｍ（ｍは２以上の自然数）個（行）×横ｎ（ｎは自然数）個（列）分有するＮＡＮＤ型の半導体装置の回路図の一例である。なお実際には縦ｍ個（行）×横ｎ個（列）のセルを複数有する構成とすることができる。図２において、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に１、２等を付すことで区別している。
図２に示す半導体装置は、ｍ本の書き込みワード線ＷＷＬ（ＷＷＬ１乃至ＷＷＬｍ）と、ｍ本の読み出しワード線ＲＷＬ（ＲＷＬ１乃至ＲＷＬｍ）と、ｎ本のビット線ＢＬ（ＢＬ１乃至ＢＬｎ）と、メモリセル１９０が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイと、ソース線ＳＬと、選択線ＳＧと、ｎ個の選択トランジスタ１８０と、を有する。
ｎ個の選択トランジスタ１８０は、選択線ＳＧに沿ってビット線ＢＬと第１行目のメモリセル１９０との間に配置され、選択線ＳＧと選択トランジスタ１８０のゲート電極が電気的に接続されている。
ビット線ＢＬは、第１行目のメモリセル１９０のトランジスタ１６２のソース電極またはドレイン電極の一方と電気的に接続され、且つ選択トランジスタ１８０を介して、第１行目のメモリセル１９０のトランジスタ１６０のソース電極またはドレイン電極の一方と電気的に接続される。また、ソース線ＳＬは、第ｍ行目のメモリセル１９０のトランジスタ１６０のソース電極またはドレイン電極の他方と電気的に接続されている。
第ｋ（ｋは２以上（ｍ−１）以下の自然数）行目のメモリセル１９０のトランジスタ１６０のソース電極またはドレイン電極の一方は、第（ｋ−１）行目のメモリセル１９０の容量素子１６４の電極の一方、トランジスタ１６２のゲート電極、及びトランジスタ１６０のソース電極またはドレイン電極の他方と電気的に接続され、第ｋ行目のメモリセル１９０のトランジスタ１６０のソース電極またはドレイン電極の他方は、第（ｋ＋１）行目のメモリセル１９０の容量素子１６４の電極の一方、トランジスタ１６２のゲート電極、及びトランジスタ１６０のソース電極またはドレイン電極の一方と電気的に接続されている。
また、第ｊ行目（ｊは１以上ｍ以下の自然数）の書き込みワード線ＷＷＬｊは、第ｊ行目のメモリセル１９０のトランジスタ１６２のゲート電極と電気的に接続されている。第ｊ行目の読み出しワード線ＲＷＬｊは、第ｊ行目のメモリセル１９０の容量素子１６４の電極の他方と電気的に接続されている。
図２中のメモリセル１９０の構成は、図１と同様である。ただし、図２では、各メモリセル１９０のトランジスタ１６２が列方向に直列に電気的に接続され、且つ、各メモリセル１９０のトランジスタ１６０が列方向に直列に電気的に接続されているので、第１行目のメモリセル１９０のみが他のメモリセル１９０を介することなくビット線ＢＬと電気的に接続され、第ｍ行目のメモリセル１９０のみが他のメモリセル１９０を介することなくソース線ＳＬと電気的に接続される。他の行のメモリセル１９０は同じ列の他のメモリセル１９０を介してビット線ＢＬ及びソース線ＳＬと電気的に接続される。
ここで、図２に示す半導体装置の第（ｋ−１）行目のメモリセルのノードＦＧには、図１に示す構成に加えて、第ｋ行目のメモリセル１９０のトランジスタ１６２のソース電極またはドレイン電極の一方が電気的に接続されることになる。第ｋ行目のメモリセルにおいても、第（ｋ−１）行目のメモリセルにおいても、酸化物半導体材料を用いたトランジスタ１６２はオフ電流が極めて小さい。そのため、図２に示す半導体装置のメモリセル１９０においても、図１に示す半導体装置と同様に、トランジスタ１６２をオフ状態にすることでノードＦＧの電位を極めて長時間にわたって保持することが可能である。
図２に示す構成のように、複数のメモリセル１９０においてトランジスタ１６２を直列に電気的に接続することによって、各メモリセル１９０間でトランジスタ１６２のソース電極及びドレイン電極を互いに接するようにすることができる。または、共有することができる。これにより、メモリセル１９０一つあたりにはトランジスタ１６２のソース電極またはドレイン電極の一方のみが含まれることになる。
それに対して、メモリセル１９０のトランジスタ１６２を直列接続せず、各メモリセル１９０においてトランジスタ１６２のソース電極及びドレイン電極を個別に設ける場合は、トランジスタ１６２のソース電極またはドレイン電極の一方を、開口部を設けて、ビット線ＢＬなどの配線に接続する必要がある。つまり、メモリセル１９０一つあたりにはトランジスタ１６２のソース電極及びドレイン電極の両方と、配線と接続するための開口部とが含まれることになる。
よって、図２に示すように、メモリセル１９０のトランジスタ１６２を直列に電気的に接続することによって、メモリセル１９０の占有面積を低減することができる。例えば、最小加工寸法をＦとして、メモリセル１９０の占有面積を６Ｆ２〜１２Ｆ２とすることが可能である。以上より、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
図２に示す回路構成ではメモリセル１９０のトランジスタ１６２を直列に電気的に接続しているが、必ずしも直列に電気的に接続する必要はない。例えば、並列に電気的に接続してもよい。
また、第ｍ行目のメモリセル１９０とソース線ＳＬとの間に新たな選択線及び選択トランジスタを設けても良い。
図２に示す構成において、情報の書き込み、及び読み出しは、基本的に図１と同様である。図２に示す構成において、ｍが２、ｎが１の場合の構成を例として、情報の書き込み、読み出しの動作の説明を図３のタイミングチャートを参照して行う。また、ここでは、第２行第１列のメモリセルにデータ”１”を書き込み、第１行第１列のメモリセルにデータ”０”を書き込み、第２行第１列のメモリセルのデータ”１”を読み出し、第１行第１列のメモリセルのデータ”０”を読み出す場合を例示する。タイミングチャート中のＢＬ、ＳＬ等の名称は、タイミングチャートに示す電位が与えられる配線を示している。
また、ここでは一例として、ノードＦＧに電位Ｖ１（例えば、電源電圧ＶＤＤ）を与えてノードＦＧに保持される情報をデータ”１”とし、ノードＦＧにＧＮＤ（０Ｖ）を与えてノードＦＧに保持される情報をデータ”０”とする場合について説明する。なお、メモリセル１９０にデータ”１”を書き込む場合とデータ”０”を書き込む場合は、ビット線ＢＬの電位に違いがあるが、基本的な書き込み動作は同じである。
まず、第２行第１列のメモリセル１９０にデータ”１”を書き込む場合の一例を説明する。まず、選択線ＳＧの電位を選択トランジスタ１８０をオフ状態とする電位（Ｖ５）としてから、ソース線ＳＬの電位をＶ２として第１行目及び第２行目のメモリセル１９０のトランジスタ１６０をオン状態とする。これにより、第１行目及び第２行目のメモリセル１９０のトランジスタ１６０のソース電極またはドレイン電極は、ソース線ＳＬの固定電位となる。電位Ｖ２は、ノードＦＧの電位Ｖ１と、トランジスタ１６０のしきい値となる電位と、の差より低い電位とする。
そして、ビット線ＢＬの電位をＶ１とし、書き込みワード線ＷＷＬ１及び書き込みワード線ＷＷＬ２の電位をＶ３（Ｖ３＞Ｖ１とする）とし、第１行目及び第２行目のメモリセル１９０のトランジスタ１６２をオン状態とする。このとき、読み出しワード線ＲＷＬ１及び読み出しワード線ＲＷＬ２はＧＮＤ（０Ｖ）に固定する。こうして、第１行目及び第２行目のメモリセル１９０のノードＦＧにＶ１を与え、電荷が蓄積される。
そして、書き込みワード線ＷＷＬ２の電位をＧＮＤ（０Ｖ）とすることにより第２行目のメモリセル１９０のノードＦＧに蓄積された電荷は保持される。書き込みワード線ＷＷＬ２の電位をＧＮＤ（０Ｖ）とすると、第２行目のメモリセル１９０のトランジスタ１６２はオフ状態となり、ノードＦＧの電位はＶ１となる。このように、第２行第１列のメモリセル１９０の書き込みは終了する。
また、第２行第１列のメモリセル１９０にデータ”１”を書き込む場合の別の一例を説明する。まず、ビット線ＢＬの電位をＶ１とし、書き込みワード線ＷＷＬ１及び書き込みワード線ＷＷＬ２の電位をＶ３（Ｖ３＞Ｖ１とする）とし、第１行目及び第２行目のメモリセル１９０のトランジスタ１６２をオン状態とする。このとき、読み出しワード線ＲＷＬ１及び読み出しワード線ＲＷＬ２はＧＮＤ（０Ｖ）に固定する。こうして、第１行目及び第２行目のメモリセル１９０のノードＦＧにＶ１を与え、電荷が蓄積される。
そして、選択線ＳＧの電位をＶ５とし、選択トランジスタ１８０をオフ状態としてから、ソース線ＳＬの電位をＶ２として第１行目及び第２行目のメモリセル１９０のトランジスタ１６０をオン状態とする。これにより、第１行目及び第２行目のメモリセル１９０のトランジスタ１６０のソース電極またはドレイン電極はソース線ＳＬの固定電位となる。電位Ｖ２は、ノードＦＧの電位Ｖ１と、トランジスタ１６０のしきい値となる電位と、の差より低い電位とする。
そして、書き込みワード線ＷＷＬ２の電位をＧＮＤ（０Ｖ）とすることにより第２行目のメモリセル１９０のノードＦＧに蓄積された電荷は保持される。書き込みワード線ＷＷＬ２の電位をＧＮＤ（０Ｖ）とすると、第２行目のメモリセル１９０のトランジスタ１６２はオフ状態となり、ノードＦＧの電位はＶ１となる。このように、第２行第１列のメモリセル１９０の書き込みは終了する。
次に、第１行第１列のメモリセル１９０にデータ”０”を書き込む場合の一例を説明する。選択線ＳＧの電位をＶ５とし、選択トランジスタ１８０をオフ状態としてから、ソース線ＳＬの電位をＶ２として第１行目及び第２行目のメモリセル１９０のトランジスタ１６０をオン状態とする。これにより、第１行目及び第２行目のメモリセル１９０のトランジスタ１６０のソース電極またはドレイン電極はソース線ＳＬの固定電位となる。電位Ｖ２は、ＧＮＤ（０Ｖ）と、トランジスタ１６０のしきい値となる電位と、の差より低い電位とする。
そして、ビット線ＢＬの電位をＧＮＤ（０Ｖ）とし、書き込みワード線ＷＷＬ１の電位をＶ３（Ｖ３＞Ｖ１とする）とし、書き込みワード線ＷＷＬ２の電位をＧＮＤ（０Ｖ）として、第１行目のメモリセル１９０のトランジスタ１６２のみをオン状態とする。第２行目のメモリセル１９０のトランジスタ１６２をオフ状態とすることで、第２行目のメモリセル１９０のノードＦＧには情報（データ”１”）が保持されたままとなる。読み出しワード線ＲＷＬ１及び読み出しワード線ＲＷＬ２はＧＮＤ（０Ｖ）に固定する。こうして、第１行目のメモリセル１９０のノードＦＧにＧＮＤ（０Ｖ）を与え、電荷が蓄積される。
そして、書き込みワード線ＷＷＬ１の電位をＧＮＤ（０Ｖ）とすることにより第１行目のメモリセル１９０のノードＦＧに蓄積された電荷は保持される。書き込みワード線ＷＷＬ１の電位をＧＮＤ（０Ｖ）とすると、第１行目のメモリセル１９０のトランジスタ１６２はオフ状態となり、ノードＦＧの電位は０Ｖとなる。このように、第１行第１列のメモリセル１９０の書き込みは終了する。
また、第１行第１列のメモリセル１９０にデータ”０”を書き込む場合の別の一例を説明する。ビット線ＢＬの電位をＧＮＤ（０Ｖ）とし、書き込みワード線ＷＷＬ１の電位をＶ３（Ｖ３＞Ｖ１とする）とし、書き込みワード線ＷＷＬ２の電位をＧＮＤ（０Ｖ）として、第１行目のメモリセル１９０のトランジスタ１６２のみをオン状態とする。第２行目のメモリセル１９０のトランジスタ１６２をオフ状態とすることで、第２行目のメモリセル１９０のノードＦＧには情報（データ”１”）が保持されたままとなる。読み出しワード線ＲＷＬ１及び読み出しワード線ＲＷＬ２はＧＮＤ（０Ｖ）に固定する。こうして、第１行目のメモリセル１９０のノードＦＧにＧＮＤ（０Ｖ）を与え、電荷が蓄積される。
そして、選択線ＳＧの電位をＶ５とし、選択トランジスタ１８０をオフ状態としてから、ソース線ＳＬの電位をＶ２として第１行目及び第２行目のメモリセル１９０のトランジスタ１６０をオン状態とする。これにより、第１行目及び第２行目のメモリセル１９０のトランジスタ１６０のソース電極またはドレイン電極はソース線ＳＬの固定電位となる。電位Ｖ２は、ＧＮＤ（０Ｖ）と、トランジスタ１６０のしきい値となる電位と、の差より低い電位とする。
そして、書き込みワード線ＷＷＬ１の電位をＧＮＤ（０Ｖ）とすることにより第１行目のメモリセル１９０のノードＦＧに蓄積された電荷は保持される。書き込みワード線ＷＷＬ１の電位をＧＮＤ（０Ｖ）とすると、第１行目のメモリセル１９０のトランジスタ１６２はオフ状態となり、ノードＦＧの電位は０Ｖとなる。このように、第１行第１列のメモリセル１９０の書き込みは終了する。
以上のように、第２行第１列及び第１行第１列のメモリセル１９０の書き込みを行うことができる。
書き込みを行う際に、第１行目及び第２行目のメモリセル１９０のトランジスタ１６０のソース電極またはドレイン電極をソース線ＳＬの固定電位とする。これにより、ノードＦＧに与えられた電位は、電荷を保持する際の書き込みワード線ＷＷＬの電位の低下の影響を受けることがなく、ノードＦＧに与えられた電位は低下しない。そのため、書き込みたい電位（ビット線ＢＬの電位）をノードＦＧに与えることが可能となり、安定した電位の書き込みができる。
ここでは、第１行目のメモリセル１９０と第２行目のメモリセル１９０とは直列に電気的に接続している場合を説明している。そのため、第２行目のメモリセル１９０を書き込んだ後に第１行目のメモリセル１９０を書き込む必要がある。ただし、第１行目のメモリセル１９０と第２行目のメモリセル１９０とが直列に電気的に接続されていない場合、例えば、並列に電気的に接続されている場合は、第２行目のメモリセル１９０から書き込む必要はなく、第１行目のメモリセル１９０から書き込んでもよい。
上述した回路構成中のトランジスタ１６２には、例えば酸化物半導体材料を用いたトランジスタが適用される。酸化物半導体材料を用いたトランジスタはオフ電流が極めて小さい。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。
次に、情報の読み出しについて説明する。情報の読み出しは、ビット線ＢＬの電位の変化によって行われる。ここでは、第１行目及び第２行目のメモリセル１９０のトランジスタ１６０が全てオン状態の場合はビット線ＢＬの電位が低電位となり、一つでもオフ状態の場合はビット線ＢＬの電位が高電位となる。ただし、一例であり、必ずしも読み出し時にビット線ＢＬの電位を変化させなくてもよい。
まず、第２行目のメモリセル１９０（読み出し対象のメモリセル１９０）から情報を読み出す場合を例に説明する。選択線ＳＧの電位を選択トランジスタ１８０をオン状態とする電位（Ｖ４）とし、第２行目のメモリセル１９０の容量素子１６４に電気的に接続されている読み出しワード線ＲＷＬ２及び書き込みワード線ＷＷＬ２の電位をＧＮＤ（０Ｖ）とし、第１行目のメモリセル１９０（読み出し対象ではないメモリセル１９０）に電気的に接続されている読み出しワード線ＲＷＬ１の電位をＶ０とし、書き込みワード線ＷＷＬ１の電位をＧＮＤ（０Ｖ）とする。電位Ｖ０は、図１を用いて説明したように、読み出しの対象ではないメモリセルの読み出しワード線ＲＷＬに対して、読み出し時にゲート電極に与えられた電荷にかかわらずトランジスタ１６０がオン状態となるような電位とすればよい。
第２行目のメモリセル１９０のノードＦＧにデータ”１”であるＶ１が与えられている場合、第２行目のメモリセル１９０に接続される読み出しワード線ＲＷＬ２の電位をＧＮＤ（０Ｖ）とすることで、トランジスタ１６０はオン状態となる。
このとき、第１行目のメモリセル１９０にデータ”１”が書き込まれている場合、及びデータ”０”が書き込まれている場合のいずれにおいても、第１行目のメモリセル１９０のトランジスタ１６０はオン状態となる。
上述の動作により、第１行目及び第２行目のメモリセル１９０のトランジスタ１６０がオン状態となり、ビット線ＢＬの電位が低電位となる。これにより書き込まれたデータ”１”を読み出すことができる。
次に、第１行目のメモリセル１９０（読み出し対象メモリセル１９０）から情報を読み出す場合を例に説明する。第１行目のメモリセル１９０から情報を読み出す場合は、選択線ＳＧの電位をＶ４として選択トランジスタ１８０をオン状態とし、読み出しワード線ＲＷＬ１及び書き込みワード線ＷＷＬ１の電位をＧＮＤ（０Ｖ）とし、また、第２行目のメモリセル１９０（読み出し対象ではないメモリセル１９０）に電気的に接続されている読み出しワード線ＲＷＬ２の電位をＶ０とし、書き込みワード線ＷＷＬ２の電位をＧＮＤ（０Ｖ）とする。
第１行目のメモリセル１９０のノードＦＧにデータ”０”である０Ｖが与えられている場合、第１行目のメモリセル１９０に接続される読み出しワード線ＲＷＬ１の電位をＧＮＤ（０Ｖ）とすることで、トランジスタ１６０はオフ状態となる。第１行目のメモリセル１９０のトランジスタ１６０がオフ状態となることで、ビット線ＢＬの電位が高電位となる。これにより書き込まれたデータ”０”を読み出すことができる。
以上のように、第２行第１列及び第１行第１列のメモリセル１９０の読み出しを行うことができる。
ここでは、第２行目のメモリセル１９０の読み出しを行った後に第１行目のメモリセル１９０の読み出しを行ったが、読み出しを行う順序は特に限定はなく、第１行目のメモリセル１９０から読み出しを行ってもよい。
上記には、２個のメモリセルが直列に電気的に接続されている回路構成を例として、情報の書き込み及び読み出し動作を説明したが、ｍ個のメモリセルが直列に電気的に接続されている回路構成においても同様の動作により、書き込み及び読み出しを行うことが可能である。以下にｍ個のメモリセルが直列に電気的に接続されている回路構成の書き込み及び読み出し動作について説明する。なお、ｍ個のメモリセルが直列に電気的に接続されている回路構成において、タイミングチャートは図示しないこととする。
ｍ個のメモリセルが直列に電気的に接続された回路構成において、第ｋ行目のメモリセル１９０にデータ”１”（またはデータ”０”）を書き込む場合の一例を以下に示す。選択トランジスタ１８０をオフ状態とし、第１行目乃至第ｍ行目のメモリセル１９０のトランジスタ１６０をオン状態とする。これにより、第１行目乃至第ｍ行目のメモリセル１９０のトランジスタ１６０のソース電極またはドレイン電極はソース線ＳＬの固定電位となる。そして、第１行目乃至第ｋ行目のメモリセル１９０のトランジスタ１６２のソース電極またはドレイン電極にビット線ＢＬの電位Ｖ１（または０Ｖ）を与え、書き込みワード線ＷＷＬ１乃至書き込みワード線ＷＷＬｋに電位を与えて第１行目乃至第ｋ行目のメモリセル１９０のトランジスタ１６２をオン状態とし、第ｋ行目のメモリセル１９０へ電荷を蓄積する。その後、第ｋ行目の書き込みワード線ＷＷＬｋの電位を低下させて第ｋ行目のメモリセル１９０のトランジスタ１６２をオフ状態とすることで、第ｋ行目のメモリセル１９０のノードＦＧに電荷を保持することができる。第１行目乃至第（ｋ−１）行目のメモリセル１９０にもデータ”１”（またはデータ”０”）を書き込む場合は、第ｋ行目のメモリセル１９０のノードＦＧに電荷を保持した後、第（ｋ−１）行目の書き込みワード線ＷＷＬ（ｋ−１）から第１行目の書き込みワード線ＷＷＬ１へ順次電位を低下させて、第（ｋ−１）行目のメモリセル１９０のトランジスタ１６２から第１行目のメモリセル１９０のトランジスタ１６２を順次オフ状態とする。こうすることで、第（ｋ−１）行目のメモリセル１９０のノードＦＧから第１行目のメモリセル１９０のノードＦＧへ順次電荷を保持し、第１行目乃至第（ｋ−１）行目のメモリセル１９０にもデータ”１”（またはデータ”０”）を書き込むことが可能となる。なお、第ｋ行目のメモリセル１９０に書き込みを行った後に第１行目乃至第（ｋ−１）行目のメモリセル１９０にも書き込みを行う例を示したが、第１行目乃至第（ｋ−１）行目のメモリセル１９０に書き込みを行う必要はなく、第ｋ行目のみに書き込みを行ってもよい。
また、ｍ個のメモリセルが直列に電気的に接続された回路構成において、第ｋ行目のメモリセル１９０にデータ”１”（またはデータ”０”）を書き込む場合の別の一例を以下に示す。第１行目乃至第ｋ行目のメモリセル１９０のトランジスタ１６２のソース電極またはドレイン電極にビット線ＢＬの電位Ｖ１（または０Ｖ）を与え、第１行目乃至第ｋ行目のメモリセル１９０のトランジスタ１６２に書き込みワード線ＷＷＬ１乃至書き込みワード線ＷＷＬｋの電位を与えて第１行目乃至第ｋ行目のメモリセル１９０のトランジスタ１６２をオン状態とし、第ｋ行目のメモリセル１９０へ電荷を蓄積する。そして、選択トランジスタ１８０をオフ状態とし、第１行目乃至第ｍ行目のメモリセル１９０のトランジスタ１６０をオン状態とする。これにより、第１行目乃至第ｍ行目のメモリセル１９０のトランジスタ１６０のソース電極またはドレイン電極はソース線ＳＬの固定電位となる。その後、第ｋ行目の書き込みワード線ＷＷＬｋの電位を低下させて第ｋ行目のメモリセル１９０のトランジスタ１６２をオフ状態とすることで、第ｋ行目のメモリセル１９０のノードＦＧに電荷を保持することができる。第１行目乃至第（ｋ−１）行目のメモリセル１９０にもデータ”１”（またはデータ”０”）を書き込む場合は、第ｋ行目のメモリセル１９０のノードＦＧに電荷を保持した後、第（ｋ−１）行目の書き込みワード線ＷＷＬ（ｋ−１）から第１行目の書き込みワード線ＷＷＬ１へ順次電位を低下させて、第（ｋ−１）行目のメモリセル１９０のトランジスタ１６２から第１行目のメモリセル１９０のトランジスタ１６２へ順次オフ状態とする。こうすることで、第（ｋ−１）行目のメモリセル１９０のノードＦＧから第１行目のメモリセル１９０のノードＦＧへ順次電荷を保持し、第１行目乃至第（ｋ−１）行目のメモリセル１９０にもデータ”１”（またはデータ”０”）を書き込むことが可能となる。なお、第ｋ行目のメモリセル１９０に書き込みを行った後に第１行目乃至第（ｋ−１）行目のメモリセル１９０にも書き込みを行う例を示したが、第１行目乃至第（ｋ−１）行目のメモリセル１９０に書き込みを行う必要はなく、第ｋ行目のみに書き込みを行ってもよい。
以上のように、ｍ個のメモリセルが直列に電気的に接続された回路構成において、第１行目乃至第ｋ行目のメモリセル１９０に書き込みを行うことができる。
書き込みを行う際に、第１行目乃至第ｍ行目のメモリセル１９０のトランジスタ１６０のソース電極またはドレイン電極をソース線ＳＬの固定電位とする。これにより、ノードＦＧに与えられた電位は、電荷を保持する際の書き込みワード線ＷＷＬの電位の低下の影響を受けることがなく、ノードＦＧに与えられた電位の低下を抑えることができる。そのため、書き込みたい電位（ビット線ＢＬの電位）をノードＦＧに与えることが可能となり、安定した電位の書き込みができる。
ここでは、第１行目乃至第ｍ行目のメモリセル１９０が直列に電気的に接続している場合を説明している。そのため、ビット線から遠いメモリセル１９０からビット線から近いメモリセル１９０へ順次書き込む必要がある。ただし、第１行目乃至第ｍ行目のメモリセル１９０が直列に電気的に接続されていない場合、例えば、並列に電気的に接続されている場合は、ビット線から遠いメモリセル１９０から書き込む必要はなく、特に限定はされない。
上述した回路構成中のトランジスタ１６２には、例えば酸化物半導体材料を用いたトランジスタが適用される。酸化物半導体材料を用いたトランジスタはオフ電流が極めて小さい。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。
次に、ｍ個のメモリセルが直列に電気的に接続された回路構成において、第ｋ行目のメモリセル１９０を読み出す場合の例を以下に示す。選択トランジスタ１８０をオン状態とし、第１行目の書き込みワード線ＷＷＬ１乃至第ｍ行目の書き込みワード線ＷＷＬｍの電位をＧＮＤ（０Ｖ）とし、第ｋ行目の読み出しワード線ＲＷＬｋを除く第１行目の読み出しワード線ＲＷＬ１乃至第ｍ行目の読み出しワード線ＲＷＬｍの電位をＶ０とする。第ｋ行目のメモリセル１９０（読み出し対象メモリセル１９０）の読み出しワード線ＲＷＬｋの電位のみをＧＮＤ（０Ｖ）とすることで、第ｋ行目のメモリセル１９０の読み出しを行うことができる。第ｋ行目のメモリセル１９０にデータ”１”が書き込まれている場合はビット線ＢＬの電位が低電位となり、データ ”０”が書き込まれている場合はビット線の電位が高電位となる。
以上のように、ｍ個のメモリセルが直列に電気的に接続された回路構成において、読み出し対象のメモリセル１９０の読み出しを行うことができる。
（実施の形態２）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成及び動作について、図４を参照して説明する。なお、回路図においては酸化物半導体材料を用いたトランジスタであることを示すためにＯＳの符号を付す場合がある。
図４に示す回路構成は、ｍ個のメモリセル１９０と、選択トランジスタ１８０と、を１ブロックとし、縦ｒ（ｒは１以上の自然数）個×横ｎ個のブロック７００を有するＮＡＮＤ型の半導体装置の回路構成の一例である。図４中のブロック７００の構成は図２と同様である。ただし、縦に電気的に接続されたｒ個の各ブロック７００の選択トランジスタ１８０のソース電極またはドレイン電極の一方は、同じビット線ＢＬと電気的に接続されている。
図４の構成において、ブロック７００の回路構成、情報の書き込み及び読み出し動作は、基本的に図２と同様であるため、詳細な説明は省略する。
図４に示すように、ブロック７００を直列に電気的に接続することで、半導体装置の高容量化が実現できる。
図２に示す回路構成においても、直列に電気的に接続するメモリセル１９０を増加することで、半導体装置の高容量化は可能である。しかし、直列に電気的に接続されるメモリセル１９０を増加することで、ビット線ＢＬから遠ければ遠いメモリセル１９０ほど、メモリセル１９０に書き込まれる電位は低下する。そのため、書き込みたい電位（ビット線ＢＬの電位）とビット線ＢＬから遠くに電気的に接続されたメモリセル１９０に書き込まれる電位とに、差が生じてしまう。これにより、ビット線ＢＬから近くに電気的に接続されたメモリセル１９０に書き込まれる電位と、ビット線ＢＬから遠くに電気的に接続されたメモリセル１９０に書き込まれる電位と、に差が生じ、各メモリセル１９０のノードＦＧの電位にばらつきが生じてしまう。
図４に示すように、直列に電気的に接続されたメモリセル１９０をブロック毎に区切り、各ブロック７００にビット線ＢＬの電位を与える。こうすることで、書き込みたい電位（ビット線ＢＬの電位）と、メモリセル１９０に書き込まれる電位と、の差を低減することができ、各メモリセルに書き込まれる電位のばらつきを低減することが可能となる。
また、上述の構成において、トランジスタ１６２には、例えば酸化物半導体材料を用いたトランジスタが適用される。酸化物半導体材料を用いたトランジスタはオフ電流が極めて小さい。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。
また、上述の構成において、第ｔ（ｔは１以上ｒ以下の自然数）のブロック７００に書き込みを行う場合は、第ｔのブロック７００のソース線ＳＬｔの電位を、第ｔのブロック７００内の第１行目乃至第ｍ行目のメモリセル１９０のトランジスタ１６０がオン状態となる電位とすればよい。書き込み対象である第ｔのブロック７００を除く、第１のブロック７００のソース線ＳＬ１乃至第ｒのブロック７００のソース線ＳＬｒは、電位を与える必要がない。つまり、書き込み対象のブロック７００のソース線ＳＬにのみ電位を与えればよく、書き込み対象でないブロック７００のソース線ＳＬには電位を与える必要がない。このため、全てのソース線ＳＬに電位を与える必要がなく、電力の低減を図ることができる。
また、上述の構成において、情報の書き込みを行う際に、書き込み対象のブロック７００において、第１行目乃至第ｍ行目のメモリセル１９０のトランジスタ１６０のソース電極またはドレイン電極をソース線ＳＬの固定電位とする。これにより、ノードＦＧに与えられた電位は、電荷を保持する際の書き込みワード線ＷＷＬの電位の低下の影響を受けることがなく、ノードＦＧに与えられた電位は低下しない。そのため、書き込みたい電位（ビット線ＢＬの電位）をノードＦＧに与えることが可能となり、安定した電位の書き込みができる。
（実施の形態３）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成及びその作製方法について図５乃至図１２を参照して説明する。具体的には、記憶装置に搭載可能なメモリセルの構成及びその作製方法について説明する。
＜半導体装置の断面構成及び平面構成＞
図５は、半導体装置の構成の一例である。図５（Ａ）には、半導体装置の断面を、図５（Ｂ）には、半導体装置の平面をそれぞれ示す。図５（Ａ）は、図５（Ｂ）のＡ１−Ａ２及びＢ１−Ｂ２における断面に相当する。図５（Ａ）及び図５（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有する。第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。図５に示す半導体装置は、メモリセルとして用いることができる。図５中のトランジスタ１６０、トランジスタ１６２、容量素子１６４は、図１、図２、及び図４におけるトランジスタ１６０、トランジスタ１６２、容量素子１６４に相当する。
なお、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料を図１、図２、及び図４に示したトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図５におけるトランジスタ１６０は、半導体基板４００上の半導体層中に設けられたチャネル形成領域１３４と、チャネル形成領域１３４を挟むように設けられた不純物領域１３２（ソース領域及びドレイン領域とも記す）と、チャネル形成領域１３４上に設けられたゲート絶縁層１２２ａと、ゲート絶縁層１２２ａ上にチャネル形成領域１３４と重畳するように設けられたゲート電極１２８ａと、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。また、ドレイン電極との記載にはドレイン領域が含まれうる。
また、半導体基板４００上の半導体層中に設けられた不純物領域１２６には、導電層１２８ｂが接続されている。ここで、導電層１２８ｂは、トランジスタ１６０のソース電極やドレイン電極としても機能する。また、不純物領域１３２と不純物領域１２６との間には、不純物領域１３０が設けられている。また、トランジスタ１６０を覆うように絶縁層１３６、絶縁層１３８、及び絶縁層１４０が設けられている。なお、高集積化を実現するためには、図５に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１２８ａの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１３２を設けても良い。
図５におけるトランジスタ１６２は、絶縁層１４０などの上に設けられた酸化物半導体層１４４と、酸化物半導体層１４４と電気的に接続されているソース電極（またはドレイン電極）１４２ａ、及びドレイン電極（またはソース電極）１４２ｂと、酸化物半導体層１４４、ソース電極１４２ａ及びドレイン電極１４２ｂを覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８ａと、を有する。
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
また、酸化物半導体層１４４はナトリウム、リチウム、カリウムなどのアルカリ金属、及びアルカリ土類金属の不純物が十分に除去されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４のナトリウム濃度は５×１０１６ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以下、さらに好ましくは１×１０１５ｃｍ−３以下とし、リチウム濃度は５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とし、カリウム濃度は５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とする。上述した酸化物半導体層１４４中のナトリウム濃度、リチウム濃度、及びカリウム濃度においても、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。
上述したアルカリ金属、及びアルカリ土類金属は酸化物半導体層にとっては悪性の不純物であり、少ないほうがよい。特にアルカリ金属のうち、ナトリウムは酸化物半導体層に接する絶縁膜が酸化物であった場合、その中に拡散し、ナトリウムイオン（Ｎａ＋）となる。また、酸化物半導体層内において、金属と酸素の結合を分断し、あるいは結合中に割り込む。その結果、トランジスタ特性の劣化（例えば、ノーマリオン化（しきい値の負へのシフト）、移動度の低下等）をもたらす。加えて、特性のばらつきの原因ともなる。このような問題は、特に酸化物半導体層中の水素の濃度が十分に低い場合において顕著となる。したがって、酸化物半導体層中の水素の濃度が５×１０１９ｃｍ−３以下、特に５×１０１８ｃｍ−３以下である場合には、アルカリ金属の濃度を上記の値にすることが強く求められる。
なお、図５のトランジスタ１６２では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層１４４を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層１４４の汚染を防止できる。
図５における容量素子１６４は、ドレイン電極１４２ｂ、ゲート絶縁層１４６、及び導電層１４８ｂ、とで構成される。すなわち、ドレイン電極１４２ｂは、容量素子１６４の一方の電極として機能し、導電層１４８ｂは、容量素子１６４の他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。また、酸化物半導体層１４４とゲート絶縁層１４６とを積層させる場合には、ドレイン電極１４２ｂと、導電層１４８ｂとの絶縁性を十分に確保することができる。さらに、容量が不要の場合は、容量素子１６４を設けない構成とすることもできる。
本実施の形態では、トランジスタ１６２及び容量素子１６４が、トランジスタ１６０と少なくとも一部が重畳するように設けられている。このような平面レイアウトを採用することにより、高集積化を図ることができる。例えば、最小加工寸法をＦとして、メモリセルの占める面積を１５Ｆ２〜２５Ｆ２とすることが可能である。
トランジスタ１６２及び容量素子１６４の上には、絶縁層１５０が設けられている。そして、ゲート絶縁層１４６及び絶縁層１５０に形成された開口には、配線１５４が設けられている。配線１５４は、メモリセルの一と他のメモリセルとを接続する配線である。配線１５４は、ソース電極１４２ａと、導電層１２８ｂとを介して、不純物領域１２６に接続されている。これにより、トランジスタ１６０におけるソース領域またはドレイン領域と、トランジスタ１６２におけるソース電極１４２ａと、をそれぞれ異なる配線に接続する場合と比較して、配線の数を削減することができるため、半導体装置の集積度を向上させることができる。
また、導電層１２８ｂを設けることにより、不純物領域１２６とソース電極１４２ａの接続する位置と、ソース電極１４２ａと配線１５４との接続する位置を、重畳して設けることができる。このような平面レイアウトを採用することにより、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。
＜ＳＯＩ基板の作製方法＞
次に、上記半導体装置の作製に用いられるＳＯＩ基板の作製方法の一例について、図６を参照して説明する。
まず、ベース基板として半導体基板４００を準備する（図６（Ａ）参照）。半導体基板４００としては、単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いることができる。また、半導体基板として、太陽電池級シリコン（ＳＯＧ−Ｓｉ：Ｓｏｌａｒ Ｇｒａｄｅ Ｓｉｌｉｃｏｎ）基板などを用いても良い。また、多結晶半導体基板を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。
なお、半導体基板４００に変えて、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。
半導体基板４００は、その表面をあらかじめ洗浄しておくことが好ましい。具体的には、半導体基板４００に対して、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）等を用いて洗浄を行うのが好ましい。
次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板４１０を用いる（図６（Ｂ）参照）。なお、ここでは、ボンド基板として単結晶のものを用いるが、ボンド基板の結晶性を単結晶に限る必要はない。
単結晶半導体基板４１０としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることもできる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）、直径１６インチ（４００ｍｍ）サイズの円形のものが代表的である。なお、単結晶半導体基板４１０の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結晶半導体基板４１０は、ＣＺ（チョクラルスキー）法やＦＺ（フローティングゾーン）法を用いて作製することができる。
単結晶半導体基板４１０の表面には酸化膜４１２を形成する（図６（Ｃ）参照）。なお、汚染物除去の観点から、酸化膜４１２の形成前に、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）等を用いて単結晶半導体基板４１０の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に吐出して洗浄してもよい。
酸化膜４１２は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層させて形成することができる。上記酸化膜４１２の作製方法としては、熱酸化法、ＣＶＤ法、スパッタリング法などがある。また、ＣＶＤ法を用いて酸化膜４１２を形成する場合、良好な貼り合わせを実現するためには、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）等の有機シランを用いて酸化シリコン膜を形成することが好ましい。
本実施の形態では、単結晶半導体基板４１０に熱酸化処理を行うことにより酸化膜４１２（ここでは、ＳｉＯｘ膜）を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。
例えば、塩素（Ｃｌ）が添加された酸化性雰囲気中で単結晶半導体基板４１０に熱酸化処理を行うことにより、塩素酸化された酸化膜４１２を形成することができる。この場合、酸化膜４１２は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不純物である重金属（例えば、Ｆｅ、Ｃｒ、Ｎｉ、Ｍｏ等）を捕集して金属の塩化物を形成し、これを外方に除去して単結晶半導体基板４１０の汚染を低減させることができる。
なお、酸化膜４１２に含有させるハロゲン原子は塩素原子に限られない。酸化膜４１２にはフッ素原子を含有させてもよい。単結晶半導体基板４１０表面をフッ素酸化する方法としては、ＨＦ溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、ＮＦ３を酸化性雰囲気に添加して熱酸化処理を行う方法などがある。
次に、イオンを電界で加速して単結晶半導体基板４１０に照射し、添加することで、単結晶半導体基板４１０の所定の深さに結晶構造が損傷した脆化領域４１４を形成する（図６（Ｄ）参照）。
脆化領域４１４が形成される領域の深さは、イオンの運動エネルギー、イオンの質量と電荷、イオンの入射角などによって調節することができる。また、脆化領域４１４は、イオンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さで、単結晶半導体基板４１０から分離される単結晶半導体層の厚さを調節することができる。例えば、単結晶半導体層の厚さが、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下程度となるように平均侵入深さを調節すれば良い。
当該イオンの照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことができる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成された全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する。
本実施の形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板４１０に添加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンについては、Ｈ３ ＋の比率を高くすると良い。具体的には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋の総量に対してＨ３ ＋の割合が５０％以上（より好ましくは８０％以上）となるようにする。Ｈ３ ＋の割合を高めることで、イオン照射の効率を向上させることができる。
なお、添加するイオンは水素に限定されない。ヘリウムなどのイオンを添加しても良い。また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例えば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、異なる工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体層の表面荒れを抑えることが可能である。
なお、イオンドーピング装置を用いて脆化領域４１４を形成する場合には、重金属も同時に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜４１２を介してイオンの照射を行うことによって、これら重金属による単結晶半導体基板４１０の汚染を防ぐことができる。
次に、半導体基板４００と、単結晶半導体基板４１０とを対向させ、酸化膜４１２を介して密着させる。これにより、半導体基板４００と、単結晶半導体基板４１０とが貼り合わされる（図６（Ｅ）参照）。なお、単結晶半導体基板４１０と貼り合わせる半導体基板４００の表面に酸化膜または窒化膜を成膜してもよい。
貼り合わせの際には、半導体基板４００または単結晶半導体基板４１０の一箇所に、０．００１Ｎ／ｃｍ２以上１００Ｎ／ｃｍ２以下、例えば、１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると、密着させた部分において半導体基板４００と酸化膜４１２の接合が生じ、当該部分を始点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素結合が作用しており、常温で行うことができる。
なお、単結晶半導体基板４１０と半導体基板４００とを貼り合わせる前には、貼り合わせに係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導体基板４１０と半導体基板４００との界面での接合強度を向上させることができる。
表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理の組み合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いても良いし、異なるドライ処理どうしを組み合わせて用いても良い。
なお、貼り合わせの後には、接合強度を増加させるための熱処理を行ってもよい。この熱処理の温度は、脆化領域４１４における分離が生じない温度（例えば、室温以上４００℃未満）とする。また、この温度範囲で加熱しながら、半導体基板４００と酸化膜４１２とを接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、マイクロ波加熱装置などを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の一態様がこれに限定して解釈されるものではない。
次に、熱処理を行うことにより、単結晶半導体基板４１０を脆化領域において分離して、半導体基板４００上に、酸化膜４１２を介して単結晶半導体層４１６を形成する（図６（Ｆ）参照）。
なお、上記分離の際の熱処理温度は、できる限り低いものであることが望ましい。分離の際の温度が低いほど、単結晶半導体層４１６の表面荒れを抑制できるためである。具体的には、例えば、上記分離の際の熱処理温度は、３００℃以上６００℃以下とすればよく、４００℃以上５００℃以下とすると、より効果的である。
なお、単結晶半導体基板４１０を分離した後には、単結晶半導体層４１６に対して、５００℃以上の温度で熱処理を行い、単結晶半導体層４１６中に残存する水素の濃度を低減させてもよい。
次に、単結晶半導体層４１６の表面にレーザー光を照射することによって、表面の平坦性を向上させ、かつ欠陥を低減させた単結晶半導体層４１８を形成する（図６（Ｇ）参照）。なお、レーザー光の照射処理に代えて、熱処理を行っても良い。
なお、本実施の形態においては、単結晶半導体層４１６の分離に係る熱処理の直後に、レーザー光の照射処理を行っているが、本発明の一態様はこれに限定して解釈されない。単結晶半導体層４１６の分離に係る熱処理の後にエッチング処理を施して、単結晶半導体層４１６表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行っても良いし、単結晶半導体層４１６表面の平坦性を向上させてからレーザー光の照射処理を行ってもよい。なお、上記エッチング処理としては、ウェットエッチング、ドライエッチングのいずれを用いてもよい。また、本実施の形態においては、上述のようにレーザー光を照射した後、単結晶半導体層４１６の膜厚を小さくする薄膜化工程を行ってもよい。単結晶半導体層４１６の薄膜化には、ドライエッチングまたはウェットエッチングの一方、または双方を用いればよい。
以上の工程により、良好な特性の単結晶半導体層４１８を有するＳＯＩ基板を得ることができる（図６（Ｇ）参照）。
＜半導体装置の作製方法＞
次に、上記のＳＯＩ基板を用いた半導体装置の作製方法について、図７乃至図１０を参照して説明する。
＜下部のトランジスタの作製方法＞
はじめに下部のトランジスタ１６０の作製方法について、図７及び図８を参照して説明する。なお、図７及び図８は、図６に示す方法で作成したＳＯＩ基板の一部であって、図５（Ａ）に示す下部のトランジスタに相当する断面工程図である。
まず、単結晶半導体層４１８を島状に加工して、半導体層１２０を形成する（図７（Ａ）参照）。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素や、ｐ型の導電性を付与する不純物元素を半導体層に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
次に、半導体層１２０を覆うように絶縁層１２２を形成する（図７（Ｂ）参照）。絶縁層１２２は、後にゲート絶縁層となるものである。絶縁層１２２は、例えば、半導体層１２０表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層１２２は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層１２２の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。ここでは、プラズマＣＶＤ法を用いて、酸化シリコンを含む絶縁層を単層で形成することとする。
次に、絶縁層１２２上にマスク１２４を形成し、一導電性を付与する不純物元素を半導体層１２０に添加して、不純物領域１２６を形成する（図７（Ｃ）参照）。なお、ここでは、不純物元素を添加した後、マスク１２４は除去する。
次に、絶縁層１２２上にマスクを形成し、絶縁層１２２が不純物領域１２６と重畳する領域の一部を除去することにより、ゲート絶縁層１２２ａを形成する（図７（Ｄ）参照）。絶縁層１２２の除去方法として、ウェットエッチングまたはドライエッチングなどのエッチング処理を用いることができる。
次に、ゲート絶縁層１２２ａ上にゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極１２８ａ及び導電層１２８ｂを形成する（図７（Ｅ）参照）。
ゲート電極１２８ａ及び導電層１２８ｂに用いる導電層としては、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。また、導電層の加工は、レジストマスクを用いたエッチングによって行うことができる。
次に、ゲート電極１２８ａ及び導電層１２８ｂをマスクとして、一導電型を付与する不純物元素を半導体層に添加して、チャネル形成領域１３４、不純物領域１３２、及び不純物領域１３０を形成する（図８（Ａ）参照）。例えば、ｎ型トランジスタを形成するためには、リン（Ｐ）やヒ素（Ａｓ）などの不純物元素を添加すればよく、ｐ型トランジスタを形成するためには、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで、添加される不純物元素の濃度は適宜設定することができる。また、不純物元素を添加した後には、活性化のための熱処理を行う。ここで、不純物領域の濃度は、不純物領域１２６、不純物領域１３２、不純物領域１３０の順に高くなる。
次に、ゲート絶縁層１２２ａ、ゲート電極１２８ａ、導電層１２８ｂを覆うように、絶縁層１３６、絶縁層１３８及び絶縁層１４０を形成する（図８（Ｂ）参照）。
絶縁層１３６、絶縁層１３８、絶縁層１４０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１３６、絶縁層１３８、絶縁層１４０に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１３６、絶縁層１３８、絶縁層１４０には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１３６や絶縁層１３８、絶縁層１４０は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。本実施の形態では、絶縁層１３６として酸化窒化シリコン、絶縁層１３８として窒化酸化シリコン、絶縁層１４０として酸化シリコンを用いる場合について説明する。なお、ここでは、絶縁層１３６、絶縁層１３８及び絶縁層１４０の積層構造としているが、開示する発明の一態様はこれに限定されない。１層または２層としても良いし、４層以上の積層構造としても良い。
次に、絶縁層１３８及び絶縁層１４０にＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、絶縁層１３８及び絶縁層１４０を平坦化する（図８（Ｃ）参照）。ここでは、絶縁層１３８が一部露出されるまで、ＣＭＰ処理を行う。絶縁層１３８に窒化酸化シリコンを用い、絶縁層１４０に酸化シリコンを用いた場合、絶縁層１３８はエッチングストッパとして機能する。
次に、絶縁層１３８及び絶縁層１４０にＣＭＰ処理やエッチング処理を行うことにより、ゲート電極１２８ａ及び導電層１２８ｂの上面を露出させる（図８（Ｄ）参照）。ここでは、ゲート電極１２８ａ及び導電層１２８ｂが一部露出されるまで、エッチング処理を行う。当該エッチング処理は、ドライエッチングを用いることが好適であるが、ウェットエッチングを用いてもよい。ゲート電極１２８ａ及び導電層１２８ｂの一部を露出させる工程において、後に形成されるトランジスタ１６２の特性を向上させるために、絶縁層１３６、絶縁層１３８、絶縁層１４０の表面は可能な限り平坦にしておくことが好ましい。
以上の工程により、下部のトランジスタ１６０を形成することができる（図８（Ｄ）参照）。
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層及び導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
＜上部のトランジスタの作製方法＞
次に、上部のトランジスタ１６２の作製方法について、図９及び図１０を参照して説明する。
まず、ゲート電極１２８ａ、導電層１２８ｂ、絶縁層１３６、絶縁層１３８、絶縁層１４０などの上に酸化物半導体層を形成し、当該酸化物半導体層を加工して、酸化物半導体層１４４を形成する（図９（Ａ）参照）。なお、酸化物半導体層を形成する前に、絶縁層１３６、絶縁層１３８、絶縁層１４０の上に、下地として機能する絶縁層を設けても良い。当該絶縁層は、スパッタリング法をはじめとするＰＶＤ法やプラズマＣＶＤ法などのＣＶＤ法などを用いて形成することができる。
酸化物半導体層に用いる材料としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材料や、Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いることができる。また、上記の材料にＳｉＯ２を含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物膜、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
また、酸化物半導体層は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いた薄膜とすることができる。ここで、Ｍは、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどを用いることができる。
また、酸化物半導体層の厚さは、３ｎｍ以上３０ｎｍ以下とするのが望ましい。酸化物半導体層を厚くしすぎると（例えば、膜厚を５０ｎｍ以上）、トランジスタがノーマリーオンとなってしまう恐れがあるためである。
酸化物半導体層は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。
本実施の形態では、酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物ターゲットを用いたスパッタリング法により形成する。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物ターゲットとしては、例えば、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の酸化物ターゲットを用いることができる。なお、ターゲットの材料及び組成を上述に限定する必要はない。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比の酸化物ターゲットを用いることもできる。
また、ＩＺＯ（登録商標）と呼ばれる、Ｉｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
また、ＩＴＺＯと呼ばれるＩｎ−Ｓｎ−Ｚｎ系酸化物を形成する場合は、用いるターゲットの組成比は、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５などとなる酸化物ターゲットを用いる。
酸化物ターゲットの充填率は、９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができるためである。
成膜の雰囲気は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。
例えば、酸化物半導体層は、次のように形成することができる。
まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、２００℃を超えて５００℃以下、好ましくは３００℃を超えて５００℃以下、より好ましくは３５０℃以上４５０℃以下となるように加熱する。
次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素化物などの不純物（より好ましくは炭素原子を含む化合物も）などが除去されているため、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を低減することができる。
成膜中の基板温度が低温（例えば、１００℃以下）の場合、酸化物半導体に水素原子を含む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温となるため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込まれにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減することができる。
成膜条件の一例として、基板とターゲットの間との距離を６０ｍｍ、圧力を０．４Ｐａ、直流（ＤＣ）電源を０．５ｋＷ、基板温度を４００℃、成膜雰囲気を酸素（酸素流量比率１００％）雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるため好ましい。
なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、基板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。
酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
その後、酸化物半導体層１４４に対して、熱処理（第１の熱処理）を行ってもよい。熱処理を行うことによって、酸化物半導体層１４４中に含まれる水素原子を含む物質をさらに除去し、酸化物半導体層１４４の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。熱処理の温度は、不活性ガス雰囲気下、２５０℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層１４４は大気に触れさせず、水や水素の混入が生じないようにする。
熱処理を行うことによって不純物を低減し、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。
ところで、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
次に、酸化物半導体層１４４などの上に、ソース電極及びドレイン電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ソース電極１４２ａ、ドレイン電極１４２ｂを形成する（図９（Ｂ）参照）。
導電層は、ＰＶＤ法や、ＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極１４２ａ及びドレイン電極１４２ｂへの加工が容易であるというメリットがある。
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、インジウム亜鉛酸化物（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
導電層のエッチングは、形成されるソース電極１４２ａ及びドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソース電極１４２ａ、ドレイン電極１４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４６の被覆性を向上し、段切れを防止することができる。
上部のトランジスタのチャネル長（Ｌ）は、ソース電極１４２ａ、及びドレイン電極１４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
次に、ソース電極１４２ａ、ドレイン電極１４２ｂを覆い、かつ、酸化物半導体層１４４の一部と接するように、ゲート絶縁層１４６を形成する（図９（Ｃ）参照）。
ゲート絶縁層１４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
また、酸化物半導体層１４４に接する絶縁層（本実施の形態においては、ゲート絶縁層１４６）は、第１３族元素及び酸素を含む絶縁材料としてもよい。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁層に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。
ここで、第１３族元素を含む絶縁材料とは、絶縁材料に一または複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
例えば、ガリウムを含有する酸化物半導体層に接してゲート絶縁層を形成する場合に、ゲート絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層とゲート絶縁層の界面特性を良好に保つことができる。また、酸化物半導体層と酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半導体層と絶縁層の界面における水素のパイルアップを低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。
また、酸化物半導体層１４４に接する絶縁層は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。
例えば、酸化物半導体層１４４に接する絶縁層として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２Ｏｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。また、酸化物半導体層１４４に接する絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。または、酸化物半導体層１４４に接する絶縁層として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
酸素ドープ処理等を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁層を形成することができる。このような領域を備える絶縁層と酸化物半導体層が接することにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、または酸化物半導体層と絶縁層の界面における酸素不足欠陥を低減し、酸化物半導体層をｉ型化またはｉ型に限りなく近い酸化物半導体とすることができる。
なお、化学量論的組成比より酸素が多い領域を有する絶縁層は、ゲート絶縁層１４６に代えて、酸化物半導体層１４４の下地膜として形成する絶縁層に適用しても良く、ゲート絶縁層１４６及び下地絶縁層の双方に適用しても良い。
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層１４４を、その水素原子を含む物質が極力含まれないように高純度化することができる。
次に、ゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極１４８ａ及び導電層１４８ｂを形成する（図９（Ｄ）参照）。
ゲート電極１４８ａ及び導電層１４８ｂは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極１４８ａ及び導電層１４８ｂは、単層構造としても良いし、積層構造としても良い。
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、及び導電層１４８ｂ上に、絶縁層１５０を形成する（図１０（Ａ）参照）。絶縁層１５０は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層１５０には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１５０の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層１５０の単層構造としているが、開示する発明の一態様はこれに限定されず、２層以上の積層構造としても良い。
次に、ゲート絶縁層１４６、絶縁層１５０に、ソース電極１４２ａにまで達する開口を形成する。その後、絶縁層１５０上にソース電極１４２ａと接する配線１５４を形成する（図１０（Ｂ）参照）。なお、当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
配線１５４は、ＰＶＤ法や、ＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか一、またはこれらを複数組み合わせた材料を用いてもよい。
より具体的には、例えば、絶縁層１５０の開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではソース電極１４２ａ）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
絶縁層１５０に形成する開口は、導電層１２８ｂと重畳する領域に形成することが望ましい。このような領域に開口を形成することで、コンタクト領域に起因する素子面積の増大を抑制することができる。
ここで、導電層１２８ｂを用いずに、不純物領域１２６とソース電極１４２ａとの接続と、ソース電極１４２ａと配線１５４との接続とを重畳させる場合について説明する。この場合、不純物領域１２６上に形成された絶縁層１３６、絶縁層１３８及び絶縁層１４０に開口（下部のコンタクトと呼ぶ）を形成し、下部のコンタクトにソース電極１４２ａを形成した後、ゲート絶縁層１４６及び絶縁層１５０において、下部のコンタクトと重畳する領域に開口（上部のコンタクトと呼ぶ）を形成し、配線１５４を形成することになる。下部のコンタクトと重畳する領域に上部のコンタクトを形成する際に、エッチングにより下部のコンタクトに形成されたソース電極１４２ａが断線してしまうおそれがある。これを避けるために、下部のコンタクトと上部のコンタクトが重畳しないように形成することにより、素子面積が増大するという問題がおこる。
本実施の形態に示すように、導電層１２８ｂを用いることにより、ソース電極１４２ａを断線させることなく、上部のコンタクトの形成が可能となる。これにより、下部のコンタクトと上部のコンタクトを重畳させて設けることができるため、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。
次に、配線１５４を覆うように絶縁層１５６を形成する（図１０（Ｃ）参照）。
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２、及び容量素子１６４が完成する（図１０（Ｃ）参照）。
図１０に示すトランジスタ１６２の構造として、トップゲート構造を示したが、本発明の一態様は、これに限定されず、ボトムゲート構造とすることができる。図１１にボトムゲート構造の例について示す。
図１１（Ａ）に示すトランジスタ９００は、ゲート電極４０１上に、ゲート絶縁層４０２が設けられ、ゲート絶縁層４０２上に酸化物半導体層４０３が設けられ、酸化物半導体層４０３と接続されるソース電極４０５ａ、ドレイン電極４０５ｂが設けられている。なお、ゲート電極４０１と、酸化物半導体層４０３と、ゲート絶縁層４０２と、ソース電極４０５ａと、ドレイン電極４０５ｂは、図１０に示すゲート電極１４８ａと、酸化物半導体層１４４と、ゲート絶縁層１４６と、ソース電極１４２ａと、ドレイン電極１４２ｂに相当する。
図１１（Ｂ）に示すトランジスタ９１０は、ゲート電極４０１と、ゲート絶縁層４０２と、酸化物半導体層４０３と、ソース電極４０５ａと、ドレイン電極４０５ｂとが設けられている点において図１１（Ａ）と同様である。図１１（Ａ）と異なる点は、酸化物半導体層４０３に接して絶縁層４２７が設けられている点にある。
図１１（Ｃ）に示すトランジスタ９２０は、ゲート電極４０１と、ゲート絶縁層４０２と、酸化物半導体層４０３と、ソース電極４０５ａと、ドレイン電極４０５ｂとが設けられている点において図１１（Ａ）と同様である。図１１（Ａ）と異なる点は、酸化物半導体層４０３に接するソース電極４０５ａとドレイン電極４０５ｂの位置である。つまり、図１１（Ａ）に示すトランジスタ９００は、酸化物半導体層４０３の上でソース電極４０５ａとドレイン電極４０５ｂが接するのに対し、図１１（Ｃ）に示すトランジスタ９２０は、酸化物半導体層４０３の下でソース電極４０５ａとドレイン電極４０５ｂが接している。
なお、上述したトランジスタ１６２において、酸化物半導体層１４４とソース電極１４２ａ、ドレイン電極１４２ｂとの間に、ソース領域及びドレイン領域として機能する酸化物導電層をバッファ層として設けてもよい。図５（Ａ）のトランジスタ１６２に酸化物導電層を設けたトランジスタ８００、８１０を図１２（Ａ）（Ｂ）に示す。
図１２（Ａ）（Ｂ）のトランジスタ８００、８１０は、酸化物半導体層１４４とソース電極１４２ａ、ドレイン電極１４２ｂとの間に、ソース領域及びドレイン領域として機能する酸化物導電層４０４ａ、４０４ｂが形成されている。図１２（Ａ）（Ｂ）のトランジスタ８００、８１０は作製工程により酸化物導電層４０４ａ、４０４ｂの形状が異なる例である。
図１２（Ａ）のトランジスタ８００では、酸化物半導体膜と酸化物導電膜の積層を形成し、酸化物半導体膜と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層１４４と酸化物導電膜を形成する。酸化物半導体層及び酸化物導電膜上にソース電極１４２ａ、ドレイン電極１４２ｂを形成した後、ソース電極１４２ａ、ドレイン電極１４２ｂをマスクとして、島状の酸化物導電膜をエッチングし、ソース領域及びドレイン領域となる酸化物導電層４０４ａ、４０４ｂを形成する。
図１２（Ｂ）のトランジスタ８１０では、酸化物半導体層１４４上に酸化物導電膜を形成し、その上に金属導電膜を形成し、酸化物導電膜及び金属導電膜を同じフォトリソグラフィ工程によって加工して、ソース領域及びドレイン領域となる酸化物導電層４０４ａ、４０４ｂ、ソース電極１４２ａ、ドレイン電極１４２ｂを形成する。
なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件（エッチング材の種類、濃度、エッチング時間等）を適宜調整する。
酸化物導電層４０４ａ、４０４ｂの成膜方法は、スパッタリング法や真空蒸着法（電子ビーム蒸着法など）や、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。また、上記材料に酸化珪素を含ませてもよい。
ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層１４４とソース電極１４２ａ、ドレイン電極１４２ｂとの間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ８００、８１０が高速動作をすることができる。
また、酸化物半導体層１４４、酸化物導電層４０４ａ、４０４ｂ、ソース電極１４２ａ、ドレイン電極１４２ｂの構成とすることによって、トランジスタ８００、８１０の耐圧を向上させることができる。
本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。そして、オフ電流も十分に小さくなる。例えば、トランジスタ１６２の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。
また、本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４のナトリウム濃度は５×１０１６ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以下、さらに好ましくは１×１０１５ｃｍ−３以下とし、リチウム濃度は５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とし、カリウム濃度は５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下である。そのため、トランジスタ特性の劣化（例えば、ノーマリオン化（しきい値の負へのシフト）、移動度の低下等）を抑制することができる。加えて、特性のばらつきを抑えることが可能となる。
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタのオフ電流を十分に低減することが容易になる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
また、本実施の形態において示す半導体装置では、配線を共通化することも可能であり、集積度が十分に高められた半導体装置を実現することができる。
（実施の形態４）
上記実施の形態３において、トランジスタ１６２の半導体層に用いることのできる酸化物半導体層１４４の一形態を説明する。
酸化物半導体層１４４に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことを言う。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
また、酸化物半導体の好ましい一態様として、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌともいう。）を含む酸化物について説明する。
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
ＣＡＡＣに含まれる結晶構造の一例について図１５乃至図１７を用いて詳細に説明する。なお、特に断りがない限り、図１５乃至図１７は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１５において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
図１５（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１５（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１５（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１５（Ａ）に示す小グループは電荷が０である。
図１５（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１５（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１５（Ｂ）に示す構造をとりうる。図１５（Ｂ）に示す小グループは電荷が０である。
図１５（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１５（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１５（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１５（Ｃ）に示す小グループは電荷が０である。
図１５（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１５（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１５（Ｄ）に示す小グループは電荷が＋１となる。
図１５（Ｅ）に、２個のＺｎを含む小グループを示す。図１５（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１５（Ｅ）に示す小グループは電荷が−１となる。
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
図１５（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。５配位のＧａの上半分の１個のＯは、下方向に１個の近接Ｇａを有し、下半分の１個のＯは、上方向に１個の近接Ｇａを有する。４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、または４配位の金属原子（Ｚｎ）のＯのいずれかと結合することになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
図１６（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１６（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１６（Ｃ）は、図１６（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図１６（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１６（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１６（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
図１６（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１５（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
具体的には、図１６（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物、などを用いた場合も同様である。
例えば、図１７（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
図１７（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
図１７（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１７（Ｃ）は、図１７（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１７（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
本実施の形態の酸化物半導体層１４４は、第１の結晶性酸化物半導体層上に第１の結晶性酸化物半導体層よりも厚い第２の結晶性酸化物半導体層を有する積層構造である。
絶縁層１４０上に絶縁層４３７を形成する。本実施の形態では、絶縁層４３７として、ＰＣＶＤ法またはスパッタリング法を用いて、５０ｎｍ以上６００ｎｍ以下の膜厚の酸化物絶縁層を形成する。例えば、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層を用いることができる。
次に、絶縁層４３７上に膜厚１ｎｍ以上１０ｎｍ以下の第１の酸化物半導体膜を形成する。第１の酸化物半導体膜の形成は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は２００℃以上４００℃以下とする。
本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度２５０℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚５ｎｍの第１の酸化物半導体膜を成膜する。
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下とする。第１の加熱処理によって第１の結晶性酸化物半導体層１４４ａを形成する（図１３（Ａ）参照）。
第１の加熱処理の温度にもよるが、第１の加熱処理によって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、Ｃ軸配向した結晶が得られる。第１の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に１層または複数層形成され、これが膜厚方向に成長して重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。
第１の加熱処理によって、酸化物絶縁層である絶縁層４３７中の酸素を第１の結晶性酸化物半導体層１４４ａとの界面またはその近傍（界面からプラスマイナス５ｎｍ）に拡散させて、第１の結晶性酸化物半導体層の酸素欠損を低減する。従って、下地絶縁層として用いられる絶縁層４３７は、膜中（バルク中）、第１の結晶性酸化物半導体層１４４ａと絶縁層４３７の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在することが好ましい。
次いで、第１の結晶性酸化物半導体層１４４ａ上に１０ｎｍよりも厚い第２の酸化物半導体膜を形成する。第２の酸化物半導体膜の形成は、スパッタリング法を用い、その成膜時における基板温度は２００℃以上４００℃以下とする。成膜時における基板温度を２００℃以上４００℃以下とすることにより、第１の結晶性酸化物半導体層の表面上に接して成膜する酸化物半導体層にプリカーサの整列が起き、所謂、秩序性を持たせることができる。
本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度４００℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚２５ｎｍの第２の酸化物半導体膜を成膜する。
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第２の加熱処理を行う。第２の加熱処理の温度は、４００℃以上７５０℃以下とする。第２の加熱処理によって第２の結晶性酸化物半導体層１４４ｂを形成する（図１３（Ｂ）参照）。第２の加熱処理は、窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行うことにより、第２の結晶性酸化物半導体層の高密度化及び欠陥数の減少を図る。第２の加熱処理によって、第１の結晶性酸化物半導体層１４４ａを核として膜厚方向、即ち底部から内部に結晶成長が進行して第２の結晶性酸化物半導体層１４４ｂが形成される。
また、絶縁層４３７の形成から第２の加熱処理までの工程を大気に触れることなく連続的に行うことが好ましい。絶縁層４３７の形成から第２の加熱処理までの工程は、水素及び水分をほとんど含まない雰囲気（不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など）下に制御することが好ましく、例えば、水分については露点−４０℃以下、好ましくは露点−５０℃以下の乾燥窒素雰囲気とする。
次いで、第１の結晶性酸化物半導体層１４４ａと第２の結晶性酸化物半導体層１４４ｂからなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層１４４を形成する（図１３（Ｃ）参照）。図では、第１の結晶性酸化物半導体層１４４ａと第２の結晶性酸化物半導体層１４４ｂの界面を点線で示し、酸化物半導体積層と説明しているが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示している。
酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、当該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などを用いてマスクを形成しても良い。
なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
また、上記作製方法により、得られる第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、Ｃ軸配向を有していることを特徴の一つとしている。ただし、第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造でもない構造であり、ｃ軸配向を有した結晶（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ； ＣＡＡＣとも呼ぶ）を含む酸化物を有する。なお、第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、一部に結晶粒界を有している。いずれにしても、ＣＡＡＣを得るには酸化物半導体膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、基板加熱温度を１００℃以上５００℃以下、好適には２００℃以上４００℃以下、さらに好適には２５０℃以上３００℃以下にすると好ましい。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体膜を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。
また、第１の結晶性酸化物半導体層上に第２の結晶性酸化物半導体層を形成する２層構造に限定されず、第２の結晶性酸化物半導体層の形成後に第３の結晶性酸化物半導体層を形成するための成膜と加熱処理のプロセスを繰り返し行って、３層以上の積層構造としてもよい。
上記作製方法で形成された酸化物半導体積層からなる酸化物半導体層１４４を、本明細書に開示する半導体装置に適用できるトランジスタ（例えば、実施の形態１及び実施の形態３におけるトランジスタ１６２、実施の形態３におけるトランジスタ８００、８１０）に、適宜用いることができる。
また、酸化物半導体層１４４として本実施の形態の酸化物半導体積層を用いた実施の形態３におけるトランジスタ１６２においては、酸化物半導体層の一方の面から他方の面に電界が印加されることはなく、また、電流が酸化物半導体積層の厚さ方向（一方の面から他方の面に流れる方向、具体的に図５（Ａ）では上下方向）に流れる構造ではない。電流は、主として、酸化物半導体積層の界面を流れるトランジスタ構造であるため、トランジスタに光照射が行われ、またはＢＴストレスが与えられても、トランジスタ特性の劣化は抑制される、または低減される。
酸化物半導体層１４４のような第１の結晶性酸化物半導体層と第２の結晶性酸化物半導体層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１４を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラなどのカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
図１４（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０７、筐体７０８、表示部７０９、キーボード７１０などによって構成されている。筐体７０７と筐体７０８の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
図１４（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
図１４（Ｃ）は、電子ペーパーを実装した電子書籍であり、図１４（Ｃ）に示す電子書籍７２０には、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１及び筐体７２３には、それぞれ表示部７２５及び表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
図１４（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１４（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
図１４（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
図１４（Ｆ）は、テレビジョン装置であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１及びリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
（実施の形態６）
本実施の形態では、本明細書に開示する半導体装置に適用できるトランジスタの例を示す。また、該トランジスタの特性を計算した結果を示す。本実施の形態に示すトランジスタは上記実施の形態で示すトランジスタ１６２として好適に用いることができる。
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。そこで、本実施の形態では、半導体内部に欠陥がない理想的な酸化物半導体の電界効果移動度を理論的に導き出すとともに、このような酸化物半導体を用いて微細なトランジスタを作製した場合の特性の計算結果を示す。
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、以下のように表される。
と表現できる。ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式で表される。
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Ｉｄは、以下の式で表される。
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。上式の両辺をＶｇで割り、更に両辺の対数を取ると、以下の式となる。
数５の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
このようにして求めた欠陥密度等をもとに数２および数３よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は４０ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からｘだけ離れた場所における移動度μ１は、以下の式で表される。
ここで、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂおよびｌは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数６の第２項が増加するため、移動度μ１は低下することがわかる。
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した結果を図１８に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁層の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
図１８で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図１９乃至図２１に示す。なお、計算に用いたトランジスタの断面構造を図２２に示す。図２２に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域８１０３ａおよび半導体領域８１０３ｃを有する。半導体領域８１０３ａおよび半導体領域８１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
図２２（Ａ）に示すトランジスタは、下地絶縁層８１０１と、下地絶縁層８１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物８１０２の上に形成される。トランジスタは半導体領域８１０３ａ、半導体領域８１０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域８１０３ｂと、ゲート８１０５を有する。
ゲート８１０５と半導体領域８１０３ｂの間には、ゲート絶縁層８１０４を有し、また、ゲート８１０５の両側面には側壁絶縁物８１０６ａおよび側壁絶縁物８１０６ｂ、ゲート８１０５の上部には、ゲート８１０５と他の配線との短絡を防止するための絶縁物８１０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域８１０３ａおよび半導体領域８１０３ｃに接して、ソース８１０８ａおよびドレイン８１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
図２２（Ｂ）に示すトランジスタは、下地絶縁層８１０１と、酸化アルミニウムよりなる埋め込み絶縁物８１０２の上に形成され、半導体領域８１０３ａ、半導体領域８１０３ｃと、それらに挟まれた真性の半導体領域８１０３ｂと、幅３３ｎｍのゲート８１０５とゲート絶縁層８１０４と側壁絶縁物８１０６ａおよび側壁絶縁物８１０６ｂと絶縁物８１０７とソース８１０８ａおよびドレイン８１０８ｂを有する点で図２２（Ａ）に示すトランジスタと同じである。
図２２（Ａ）に示すトランジスタと図２２（Ｂ）に示すトランジスタの相違点は、側壁絶縁物８１０６ａおよび側壁絶縁物８１０６ｂの下の半導体領域の導電型である。図２２（Ａ）に示すトランジスタでは、側壁絶縁物８１０６ａおよび側壁絶縁物８１０６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域８１０３ａおよび半導体領域８１０３ｃであるが、図２２（Ｂ）に示すトランジスタでは、真性の半導体領域８１０３ｂである。すなわち、図２２（Ｂ）に示す半導体層において、半導体領域８１０３ａ（半導体領域８１０３ｃ）とゲート８１０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物８１０６ａ（側壁絶縁物８１０６ｂ）の幅と同じである。
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図１９は、図２２（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
図１９（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図１９（Ｂ）は１０ｎｍとしたものであり、図１９（Ｃ）は５ｎｍとしたものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
図２０は、図２２（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２０（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図２０（Ｂ）は１０ｎｍとしたものであり、図２０（Ｃ）は５ｎｍとしたものである。
また、図２１は、図２２（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２１（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図２１（Ｂ）は１０ｎｍとしたものであり、図２１（Ｃ）は５ｎｍとしたものである。
いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
なお、移動度μのピークは、図１９では８０ｃｍ２／Ｖｓ程度であるが、図２０では６０ｃｍ２／Ｖｓ程度、図２１では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
（実施の形態７）
本実施の形態では、本明細書に開示する半導体装置に適用できるトランジスタの例を示す。また、該トランジスタの特性を計算した結果を示す。本実施の形態に示すトランジスタは上記実施の形態で示すトランジスタ１６２として好適に用いることができる。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。そこで、本実施の形態では、酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させた場合について、図２３乃至２９を用いて説明する。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
例えば、図２３（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁層を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
図２３（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図２３（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓが得られている。
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図２３（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓが得られている。
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓを超える電界効果移動度を実現することも可能になると推定される。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図２３（Ａ）と図２３（Ｂ）の対比からも確認することができる。
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。なお、Ｖｄはドレイン電圧（ドレインとソースの電位差）を示す。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをプラスＢＴ試験と呼ぶ。
同様に、まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをマイナスＢＴ試験と呼ぶ。
試料１のプラスＢＴ試験の結果を図２４（Ａ）に、マイナスＢＴ試験の結果を図２４（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図２５（Ａ）に、マイナスＢＴ試験の結果を図２５（Ｂ）に示す。
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。
酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下のとすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
図２８に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
具体的には、図２９に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料Ｂを用いたトランジスタにおいて、基板温度と電気的特性の関係について評価した。
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。
図２６に、Ｉｄ（実線）および電界効果移動度（点線）のＶｇ依存性を示す。また、図２７（Ａ）に基板温度としきい値電圧の関係を、図２７（Ｂ）に基板温度と電界効果移動度の関係を示す。
図２７（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
また、図２７（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓ以上、好ましくは４０ｃｍ２／Ｖｓ以上、より好ましくは６０ｃｍ２／Ｖｓ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
（実施の形態８）
本実施の形態では、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの一例について、図３０及び図３１を用いて説明する。本実施の形態に示すトランジスタは上記実施の形態で示すトランジスタ１６２として好適に用いることができる。
図３０は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図である。図３０（Ａ）にトランジスタの上面図を示す。また、図３０（Ｂ）に図３０（Ａ）の一点鎖線Ｃ１−Ｃ２に対応する断面Ｃ１−Ｃ２を示す。
図３０（Ｂ）に示すトランジスタは、基板１００と、基板１００上に設けられた下地絶縁層１０２と、下地絶縁層１０２の周辺に設けられた保護絶縁膜１０４と、下地絶縁層１０２および保護絶縁膜１０４上に設けられた高抵抗領域１０６ａおよび低抵抗領域１０６ｂを有する酸化物半導体膜１０６と、酸化物半導体膜１０６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８を介して酸化物半導体膜１０６と重畳して設けられたゲート電極１１０と、ゲート電極１１０の側面と接して設けられた側壁絶縁膜１１２と、少なくとも低抵抗領域１０６ｂと接して設けられた一対の電極１１４と、少なくとも酸化物半導体膜１０６、ゲート電極１１０および一対の電極１１４を覆って設けられた層間絶縁膜１１６と、層間絶縁膜１１６に設けられた開口部を介して少なくとも一対の電極１１４の一方と接続して設けられた配線１１８と、を有する。
なお、図示しないが、層間絶縁膜１１６および配線１１８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜１１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
続いて、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。
図３１は、本実施の形態で示すトランジスタの上面図および断面図である。図３１（Ａ）はトランジスタの上面図である。また、図３１（Ｂ）は図３１（Ａ）の一点鎖線Ｄ１−Ｄ２に対応する断面図である。
図３１（Ｂ）に示すトランジスタは、基板６００と、基板６００上に設けられた下地絶縁層６０２と、下地絶縁層６０２上に設けられた酸化物半導体膜６０６と、酸化物半導体膜６０６と接する一対の電極６１４と、酸化物半導体膜６０６および一対の電極６１４上に設けられたゲート絶縁層６０８と、ゲート絶縁層６０８を介して酸化物半導体膜６０６と重畳して設けられたゲート電極６１０と、ゲート絶縁層６０８およびゲート電極６１０を覆って設けられた層間絶縁膜６１６と、層間絶縁膜６１６に設けられた開口部を介して一対の電極６１４と接続する配線６１８と、層間絶縁膜６１６および配線６１８を覆って設けられた保護膜６２０と、を有する。
基板６００としてはガラス基板を、下地絶縁層６０２としては酸化シリコン膜を、酸化物半導体膜６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極６１４としてはタングステン膜を、ゲート絶縁層６０８としては酸化シリコン膜を、ゲート電極６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜６２０としてはポリイミド膜を、それぞれ用いた。
なお、図３１（Ａ）に示す構造のトランジスタにおいて、ゲート電極６１０と一対の電極６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜６０６に対する一対の電極６１４のはみ出しをｄＷと呼ぶ。
１００ 基板
１０２ 下地絶縁層
１０４ 保護絶縁膜
１０６ａ 高抵抗領域
１０６ｂ 低抵抗領域
１０６ 酸化物半導体膜
１０８ ゲート絶縁層
１１０ ゲート電極
１１２ 側壁絶縁膜
１１４ 一対の電極
１１６ 層間絶縁膜
１１８ 配線
１２０ 半導体層
１２２ 絶縁層
１２２ａ ゲート絶縁層
１２４ マスク
１２６ 不純物領域
１２８ａ ゲート電極
１２８ｂ 導電層
１３０ 不純物領域
１３２ 不純物領域
１３４ チャネル形成領域
１３６ 絶縁層
１３８ 絶縁層
１４０ 絶縁層
１４２ａ ソース電極
１４２ｂ ドレイン電極
１４４ 酸化物半導体層
１４４ａ 第１の結晶性酸化物半導体層
１４４ｂ 第２の結晶性酸化物半導体層
１４６ ゲート絶縁層
１４８ａ ゲート電極
１４８ｂ 導電層
１５０ 絶縁層
１５４ 配線
１５６ 絶縁層
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１８０ 選択トランジスタ
１９０ メモリセル
４００ 半導体基板
４０１ ゲート電極
４０２ ゲート絶縁層
４０３ 酸化物半導体層
４０４ａ 酸化物導電層
４０４ｂ 酸化物導電層
４０５ａ ソース電極
４０５ｂ ドレイン電極
４１０ 単結晶半導体基板
４１２ 酸化膜
４１４ 脆化領域
４１６ 単結晶半導体層
４１８ 単結晶半導体層
４２７ 絶縁層
４３７ 絶縁層
６００ 基板
６０２ 下地絶縁層
６０４ 一対の電極
６０６ 酸化物半導体膜
６０８ ゲート絶縁層
６１０ ゲート電極
６１４ 一対の電極
６１６ 層間絶縁膜
６１８ 配線
６２０ 保護膜
７００ ブロック
７０７ 筐体
７０８ 筐体
７０９ 表示部
７１０ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
８００ トランジスタ
８１０ トランジスタ
９００ トランジスタ
９１０ トランジスタ
９２０ トランジスタ
８１０１ 下地絶縁層
８１０２ 埋め込み絶縁物
８１０３ａ 半導体領域
８１０３ｂ 半導体領域
８１０３ｃ 半導体領域
８１０４ ゲート絶縁層
８１０５ ゲート
８１０６ａ 側壁絶縁物
８１０６ｂ 側壁絶縁物
８１０７ 絶縁物
８１０８ａ ソース
８１０８ｂ ドレイン

Claims (6)

  1. 第１のトランジスタのゲート端子に、容量素子の電極の一方と第２のトランジスタのソース端子とが接続されたメモリセルと、
    前記第１のトランジスタのドレイン端子と接続する選択トランジスタと、
    前記選択トランジスタのドレイン端子及び前記第２のトランジスタのドレイン端子と接続するビット線と、
    前記選択トランジスタのゲート端子と接続する選択線と、
    前記第２のトランジスタのゲート端子と接続する書き込みワード線と、
    前記容量素子の電極の他方と接続する読み出しワード線と、
    前記第１のトランジスタのソース端子と接続するソース線と、
    を有する半導体装置の駆動方法であって、
    前記第２のトランジスタをオンとし、
    前記ビット線から前記容量素子の電極の一方に電位を与えた後、
    前記選択トランジスタをオフとし、
    前記第１のトランジスタに接続する前記ソース線の電位を前記第１のトランジスタのしきい値よりも低くし、前記第１のトランジスタをオンとすることを特徴とする半導体装置の駆動方法。
  2. 第１のトランジスタのゲート端子に、容量素子の電極の一方と第２のトランジスタのソース端子とが接続されたメモリセルと、
    前記第１のトランジスタのドレイン端子と接続する選択トランジスタと、
    前記選択トランジスタのドレイン端子及び前記第２のトランジスタのドレイン端子と接続するビット線と、
    前記選択トランジスタのゲート端子と接続する選択線と、
    前記第２のトランジスタのゲート端子と接続する書き込みワード線と、
    前記容量素子の電極の他方と接続する読み出しワード線と、
    前記第１のトランジスタのソース端子と接続するソース線と、
    を有する半導体装置の駆動方法であって、
    前記選択トランジスタをオフとし、
    前記第１のトランジスタに接続する前記ソース線の電位を前記第１のトランジスタのしきい値よりも低くし、前記第１のトランジスタをオンとした後、
    前記第２のトランジスタをオンとし、
    前記ビット線から前記容量素子の電極の一方に電位を与えることを特徴とする半導体装置の駆動方法。
  3. 請求項１または請求項２において、
    前記メモリセルは第１乃至第ｍのメモリセルを含み、
    前記選択トランジスタのソース端子は前記第１のメモリセルの第１のドレイン端子と電気的に接続され、
    第ｋ（ｋは２以上（ｍ−１）以下の自然数）のメモリセルの第１のドレイン端子は、第（ｋ−１）のメモリセルの第１のソース端子と電気的に接続され、
    前記第ｋのメモリセルの第１のソース端子は、第（ｋ＋１）のメモリセルの第１のドレイン端子と電気的に接続され、
    第ｍのメモリセルの第１のソース端子は前記ソース線と電気的に接続されていることを特徴とする半導体装置の駆動方法。
  4. 請求項１乃至請求項３のいずれか一項において、メモリセルへの書き込み動作は、
    前記選択線に電位を与えて前記選択トランジスタをオフとし、
    前記ソース線に電位を与えて前記第１のトランジスタをオンとした後、
    前記ビット線に電位を与え、
    前記書き込みワード線に電位を与えて前記第２のトランジスタをオンとすることで、前記ビット線の電位に対する電荷を前記第１のゲート端子及び前記容量素子の電極の一方に蓄積することができ、
    前記書き込みワード線に電位を与えて前記第２のトランジスタをオフとし、
    前記ソース線に電位を与えて前記第１のトランジスタをオフとすることで、前記ビット線の電位に対する電荷を前記第１のゲート端子及び前記容量素子の電極の一方に保持することを特徴とする半導体装置の駆動方法。
  5. 請求項１乃至請求項３のいずれか一項において、メモリセルへの書き込み動作は、
    前記ビット線に電位を与え、
    前記書き込みワード線に電位を与えて前記第２のトランジスタをオンとした後、
    前記選択線に電位を与えて前記選択トランジスタをオフとし、
    前記ソース線に電位を与えて前記第１のトランジスタをオンとすることで、前記ビット線の電位に対する電荷を前記第１のゲート端子及び前記容量素子の電極の一方に蓄積することができ、
    前記書き込みワード線に電位を与えて前記第２のトランジスタをオフとし、
    前記ソース線に電位を与えて前記第１のトランジスタをオフとすることで、前記ビット線の電位に対する電荷を前記第１のゲート端子及び前記容量素子の電極の一方に保持することを特徴とする半導体装置の駆動方法。
  6. 前記第２のトランジスタはＩｎ、ＧａおよびＺｎを含んでなる酸化物半導体材料で形成される、請求項１乃至５のいずれか一に記載の半導体装置の駆動方法。
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