JP5116225B2 - 酸化物半導体デバイスの製造方法 - Google Patents

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Description

本発明は、酸化物半導体を用いた半導体デバイスの製造方法に係り、特に酸化物半導体をチャネルとして用いた電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）の製造方法に関する。
近年、導電性の酸化物薄膜を用いて、トランジスタのチャネル層を透明な膜で形成しようとする試みがある。たとえば、ＺｎＯを主成分として用いた透明伝導性酸化物多結晶薄膜をチャネル層に用いたＴＦＴ（Thin Film Transistor：薄膜トランジスタ）の開発が活発に行われている（特許文献１参照）。上記薄膜は、低温で成膜でき、かつ可視光に透明であるため、プラスチック板やフィルムなどの基板上にフレキシブルな透明ＴＦＴを形成する技術が開示されている。
特開２００２−７６３５６号公報
特許文献１の第１の実施形態にあるように、酸化物ＴＦＴでは、通常、ドレインおよびソースが酸化物半導体チャネル層とは異種材料の透明導電体または金属または高ドープ半導体が用いられる。また、そのドレインおよびソースは酸化物半導体チャネルの上または下に形成される。このような構成のうち、逆スタガ構造（ボトムゲート型）のＴＦＴの構成を図８に示す。
図８において、基板８１上にまずゲート電極８２が設置され、さらにその上にゲート絶縁膜８３が設置される。さらにその上に酸化物半導体からなるチャネル層８４が設置され、その上に金属あるいは導電性酸化物あるいは高ドープ半導体からなるドレイン８５およびソース８６を設置することでＴＦＴが構成される。
このＴＦＴによるトランジスタ動作は、ゲート電極８２に電圧を印加することで、ゲート絶縁膜８３とチャネル層８４の界面に電荷を誘起あるいは空乏化させることにより、ドレイン８５とソース８６間の電流値を変化させることにより成る。しかしながら、ドレイン８５とソース８６がチャネル層８４に接する面と、ゲート絶縁膜８３とチャネル層８４界面とはチャネル層８４を挟んで反対側に位置している。即ち、トランジスタ動作のための実効的な電流経路であるゲート絶縁膜８３とチャネル層８４の界面に直接ドレイン８５とソース８４が接続されていない関係にある。したがって、ドレイン８５とソース８６間に、ゲート絶縁膜８３とチャネル層８４界面を通して電流を流す際に余計な抵抗成分を介してしまうという問題があった。
また、同様にスタガ構造（トップゲート型）のＴＦＴの構造を図９に示す。
図９において、基板９１上にまずチャネル層９４が設置され、その上に金属あるいは導電性酸化物あるいは高ドープ半導体からなるドレイン９５とソース９６が設置される。その上にドレインソース間隙を埋めるようにゲート絶縁膜９３を設置し、さらにその上にゲート電極９２を設置することでＴＦＴが構成される。
このＴＦＴによるトランジスタ動作は、同様に、ゲート電極９２に電圧を印加することで、ゲート絶縁膜９３とチャネル層９４の界面に電荷を誘起あるいは空乏化させることにより、ドレイン９５とソース９６間の電流値を変化させることにより動作する。しかしながら、このような微細な凹凸を有する構造ではドレイン９５とソース９６の間隙及び段差をゲート絶縁膜９３で完全に埋めることはきわめて困難である。その結果、図２に示されたようなドレインおよびソース近傍の空隙の発生が避けられない。そのため、チャネル層９４とゲート絶縁膜９３の界面が平坦でなく、湾曲あるいは凹凸のある構造となり、界面状態の劣化の一因となる。
さらに、ドレイン９５およびソース９６を適当な形状に加工する際に、エッチング加工であればエッチング液あるいはエッチングガスあるいはプラズマがチャネル層９４の表面を侵食する。リフトオフ加工である場合には、レジストや有機溶媒等がチャネル層９４の表面を汚染する。そのため、チャネル層９４とゲート絶縁膜９３の界面が良好な状態に保たれず、特性が劣化した薄膜トランジスタになる、という問題点があった。
そのため、特許文献１の第４の実施の形態に説明されているような構造のトランジスタが望まれる。そのトランジスタ構造を図１０に示す。
図１０において、基板１０１上にチャネル層１０４を設置し、その上にゲート絶縁膜１０３およびゲート電極１０２を設置する。チャネル層１０４とゲート絶縁膜１０３が接している部分の両脇のチャネル層１０４を低抵抗化し、ドレイン１０５およびソース１０６を形成することでトランジスタと成る。
図１０に示すトランジスタの構造では、前述の図８および図９の構造に見られたような、ドレイン１０５およびソース１０６とチャネル層１０４との間の抵抗成分は無い。そしてドレイン１０５とソース１０６は、直接チャネル層１０４とゲート絶縁膜１０３の界面と接している。また、チャネル層１０４とゲート絶縁膜１０３の界面の空隙や形状のいびつさは無く、良好な界面状態を実現できる。さらに、チャネル層１０４とゲート絶縁膜１０３の界面は、エッチング液やエッチングガスやプラズマ、あるいはレジストや有機溶媒等に侵されること無く、良好な状態のまま形成することができる。このように、図１０の構造では、前述の図８および図９の構造のトランジスタの問題点を解決することができる。
しかしながら、特許文献１では、図１０に示す構造のトランジスタを作製する場合、チャネル層の一部を不純物元素の固相拡散、イオン注入、プラズマドーピング等のドーピング技術により形成するものである。このためこれらのドーピング技術を用いるには加速器を含むイオン注入装置や、ドーピング用のプラズマ装置が必要となる。またドーピングを均一化するための熱処理工程が必要となるが、酸化物半導体をチャネル層に用いた場合、不純物元素の酸化物中の拡散係数はシリコン等に比べて小さいため、高温で長時間の熱処理が必要となる。
従って、これらのような大掛かりな装置を使用することにより、コスト上昇につながるという問題があった。また、高温での熱処理を行うと、酸化物半導体の結晶化あるいは再結晶化により、酸化物半導体チャネル層の表面形状が乱れるという問題があった。さらに、酸化物半導体チャネル層とゲート絶縁膜との反応、拡散が起こり、やはりチャネル層・ゲート絶縁膜界面の劣化が起こるという問題があった。たとえこれらの問題が生じなかったとしても、高温で長時間の熱処理を行うことは、はトランジスタ製造上至って煩雑な工程を加えることになり、コスト上昇の原因となるという問題があった。
そこで、本発明は、酸化物半導体をチャネルとして用いた電界効果トランジスタ（ＦＥＴ）をはじめとする酸化物半導体デバイスの製造方法において、上記課題を解決し、低コストでかつ高品質・高性能の素子を提供することを目的とする。
本発明は上記課題を効果的に解決するものである。
本発明は、酸化物半導体を用いるデバイスの製造方法であって、基板上に酸化物半導体を形成する工程と、前記酸化物半導体の所望の領域に、最短波長が、０．１５ｎｍ以下であるエネルギー線を照射することにより前記酸化物半導体を高電導率化させる工程と、を有することを特徴とする。また、前記酸化物半導体が、Ｉｎ２Ｏ３とＺｎＯを、Ｉｎ２Ｏ３とＺｎＯの合計のモル比が全体の半分以上含んでいてもよい。この場合、前記デバイスが酸化物半導体チャネル電界効果トランジスタであり、前記高導電率化させる領域が、前記電界効果トランジスタのチャネルに接するソースおよびドレインであってもよい。
また、本発明は、酸化物半導体を用いるデバイスの製造方法であって、基板上に酸化物半導体を形成する工程と、前記酸化物半導体の所望の領域にＸ線または粒子線を照射することにより前記酸化物半導体の導電率を変化させる工程と、を有することを特徴とする。この場合、前記デバイスが酸化物半導体チャネル電界効果トランジスタであり、前記高導電率化させる領域が、前記電界効果トランジスタのチャネルに接するソースおよびドレインであってもよい。また、前記酸化物半導体を高導電率化させる工程で照射される光の最短波長が、０．１５ｎｍ以下のＸ線であってもよい。あるいは、前記酸化物半導体を高導電率化させる工程で照射される粒子線の最短波長が、０．１５ｎｍ以下の電子線であってもよい。また、前記酸化物半導体は、亜鉛、インジウム、ガリウムのうち少なくとも１つを構成元素とする酸化物半導体であってもよい。
これによれば、０．１５ｎｍ以下のＸ線または０．１５ｎｍ以下の電子線を酸化物半導体中に照射することで、照射された部分に欠陥ができ、その欠陥により酸化物半導体中にキャリアを発生させる。そのため、低伝導率の酸化物半導体中に高導電率のドレインおよびソースを形成することができる。また、酸化物半導体中に高導電率のドレインおよびソースを形成するため、図８の構造に見られたような、ドレインおよびソースとチャネル層との間の抵抗成分はない。
本発明は、酸化物半導体を用いるデバイスの製造方法であって、基板上に酸化物半導体を形成する工程と、前記酸化物半導体の所望の領域に光触媒を接触させる工程と、前記光触媒に該光触媒の光学的バンドギャップ以上のエネルギーを有する光を照射することで前記酸化物半導体を低導電率化させる工程と、を有することを特徴とする。
この場合、上記デバイスが酸化物半導体をチャネル層に用いる酸化物半導体チャネル電界効果トランジスタであり、前記酸化物半導体を低導電率化させる領域が、前記電界効果トランジスタのソースとドレインの間に位置するチャネルであってもよい。また、前記酸化物半導体を低導電率化させる工程で照射される光が紫外線であってもよい。前記酸化物半導体を低導電率化させる工程で照射される光が光触媒のバンドギャップより波長の短い光を主成分としてもよい。また、前記酸化物半導体を低導電率化させる工程で酸化物半導体に接触させる光触媒が酸化チタンを含む物質であってもよい。前記酸化物半導体を低導電率化させる際に酸化物半導体に接触させる光触媒が、基板上に所望の形状に加工して設置されている光触媒マスクであってもよい。基板としては、例えばガラスを例示できる。さらに、上記酸化物半導体が亜鉛、インジウム、ガリウムのうち少なくとも１種を構成元素のひとつとしてもよい。
本発明は、酸化物半導体をチャネル層に用いたＦＥＴの製造方法に適用する場合には、酸化物半導体中に高導電率のドレインおよびソースを形成するため、前述した図９の構造に見られたような、チャネル層と絶縁層の間に空隙は形成されない。さらに形状のいびつさもない。
また、本発明は、Ｘ線または電子線を照射後も熱処理の必要がないため、高温での熱処理による表面形状の乱れや酸化物半導体チャネル層とゲート絶縁膜との反応、拡散および界面の劣化が起こらない。また、コスト上昇も問題にならない。
さらに、本発明は、エッチングプロセスやリフトオフプロセスを用いずにソース及びドレインを形成することが可能なため、チャネル層とゲート絶縁膜との界面の劣化が起こらない。
従って、本発明によれば、酸化物半導体をチャネル層に用いるＦＥＴの製造方法に適用する場合には、チャネル層とゲート絶縁膜の界面状態を良好に保ったまま、低コストなプロセスを用いてドレイン及びソースを形成する工程を提供することができる。
また、本発明によれば、ＦＥＴをはじめとする酸化物半導体を用いた半導体デバイス一般に対し、デバイス構成層間の物質相互拡散を抑制し、層間の界面状態および界面形状を良好に保つことができる。
さらに、本発明によれば、酸化物半導体を用いるデバイスの製造方法において、低コストなプロセスを用いて、酸化物半導体中に電気伝導率の異なる部位を作製する工程を提供することができる。
以上説明したように、本発明によれば、酸化物半導体を用いたＦＥＴをはじめとする酸化物半導体デバイスの製造方法において、低コストでかつ高品質・高性能の素子を提供することが可能となる。特に、酸化物半導体をチャネル層に用いたＦＥＴの製造方法に適用した場合には、その効果は顕著である。これにより、たとえば透明トランジスタが高品質・高性能かつ低コストで得ることができ、それを用いたディスプレイ等を高品質・高性能かつ低コストで得ることができる。
以下、本発明に係る酸化物半導体デバイスの製造方法を実施するための最良の形態について、図面を参照して具体的に説明する。
（第１の実施の形態）
本発明の第１の実施の形態による酸化物半導体デバイスの製造方法として、酸化物半導体をチャネルとして用いたＦＥＴの製造方法を例にとり、図１〜図３を参照して説明する。最初に、図１のＦＥＴ構造を例にとり、ＦＥＴ素子構成について説明する。
図１に示すＦＥＴ素子のうち、チャネル層１４に用いる酸化物半導体は、ＺｎＯを主たる構成元素とする酸化物、Ｉｎ２Ｏ３を主たる構成元素とする酸化物、Ｇａ２Ｏ３を主たる構成元素とする酸化物が望ましい。さらにこれらのうち２種以上を含む複合酸化物を主たる構成元素とする酸化物が望ましい。特に、Ｉｎ２Ｏ３とＺｎＯを含み、その合計がモル比で全体の半分以上含む酸化物が望ましい。これらの材料は、酸化物半導体として優れた特性を有し、かつ、光照射あるいは粒子線照射による高導電率化が効率よくされることを発明者らは確認した。あるいは、ＳｎＯ２やＴｉＯｘなどの酸化物半導体を含むことも可能であり、その他の酸化物半導体を含むものを用いてもよい。
酸化物半導体は、結晶であってもアモルファスであってもよく、バルク状態でそれ自体を基板としてその表面にドレイン、ソース、ゲート絶縁膜、ゲート電極を形成する、通常のＦＥＴ構成でもよい。また、基板上に半導体薄膜、ドレイン、ソース、ゲート絶縁膜、ゲート電極を形成した薄膜トランジスタ（ＴＦＴ）構成でもよい。ＴＦＴ構成の場合、逆スタガ型（ボトムゲート型）であっても、スタガ型（トップゲート型）のどちらであってもよい。
ゲート絶縁膜１３には、ＳｉＯ２、ＳｉＮｘ，ＳｉＯｘＮｙなどのシリコン酸化物あるいは窒化物を含む膜を用いるのが望ましい。これらの材料は、絶縁性が高いことが知られており、ゲート絶縁膜材料として適している。あるいは、Ａｌ２Ｏ３，ＴｉＯ２、ＺｒＯ２、ＨｆＯ２、Ｎｂ２Ｏ５、Ｔａ２Ｏ５，Ｓｃ２Ｏ３、Ｙ２Ｏ３や希土類金属酸化物など、金属酸化物膜を用いるのも本発明の望ましい形態のひとつである。これらの材料は、誘電率が比較的高い材料として知られており、低い電圧でも多くの電荷を絶縁膜界面に誘起することが可能である。
ゲート電極１２の材料としては、ＡｕやＡｌなどの金属膜を用いることが望ましい形態である。または、ＳｎドープＩｎ２Ｏ３（ＩＴＯ）などの導電性酸化物膜を用いることも本発明の好ましい形態のひとつである。または、高ドープしたポリシリコンなど、半導体材料をもちいてもよい。
次に、各構成要素の形成方法について説明する
ＦＥＴのチャネル層１４として用いる上記酸化物半導体は、薄膜として形成する場合、ＲＦマグネトロンスパッタなどのスパッタ法を用いるのが好ましい形態である。また、電子ビーム蒸着やレーザー蒸着あるいは抵抗加熱を用いた蒸着などの蒸着法を用いるのも好ましい形態のひとつである。あるいは、プラズマＣＶＤなどの化学気相成長法（ＣＶＤ法）を用いるのも好ましい形態のひとつである。あるいは、ゾルゲル法などの溶液塗布法を用いてもよい。上記膜形成方法は、ゲート絶縁膜や電極等を形成する際にも好ましい膜形成方法である。
また、上記酸化物半導体をバルクとして形成する場合、融解した酸化物を板状に引き出しながら急冷し、アモルファス酸化物板を製造し用いるのが望ましい形態のひとつである。あるいは、融解した酸化物に種結晶を入れ、種結晶を引き上げながら結晶成長させて結晶インゴットを作成し、そのインゴットを任意の結晶面で切断し、酸化物半導体結晶ウエハとして用いることも望ましい形態のひとつである。
ドレイン１５およびソース１６は、チャネル層１４に用いる酸化物半導体の所望の場所に酸化物半導体のバンドギャップエネルギーより短い波長の光あるいは粒子線を照射することで、酸化物半導体中に形成される。その原理は、酸化物半導体に短波長の光または粒子線を照射することで、半導体中に酸素欠陥を生じさせ、半導体中にキャリア電子を生じさせ、半導体の導電率を高めることによる。その効果は、ｎ型ドーパントを半導体中にドーピングし、キャリア電子を増加させることと同等である。
高導電率部分すなわちＦＥＴ中のドレイン１５およびソース１６を効率よく形成するために酸化物半導体に照射する光は、Ｘ線であることが望ましい。さらには、その波長が１．５ｎｍ以下の成分を主成分とするＸ線が望ましい。また、高導電率部分すなわちＦＥＴ中のドレイン１５およびソース１６を効率よく形成するために酸化物半導体に照射する粒子線は、電子線であることが望ましい。さらには、その波長が１．５ｎｍ以下の成分を主成分とする電子線が望ましい。
酸化物半導体中に高導電率部分を形成するために、光を酸化物半導体の所望の部分にのみ照射するためには、図１に示すような、マスク基板１７上に照射する光を透過しにくい材料によって所望の形状に加工されたマスク１８を用いることが望ましい。
マスクの材料としては、重元素である、鉛、タングステン、タンタル、ビスマスを含む材料が望ましい。これら重元素を含む材料は、短波長の光、特にＸ線の透過率に関して、他の材料と比較して低いことから、本発明に用いるマスクの材料として適している。あるいは、それ以外の元素を含む材料であっても、その厚さを増すことで光の透過率を減少させ、使用してもよい。
また、図２に示すように、酸化物半導体上に、照射する光を透過しにくい膜を形成し、所望の場所をエッチング等により除去し、光を照射することで高導電率部分を形成することができる。ＦＥＴの場合は、チャネル層２４に用いる酸化物半導体上にゲート絶縁膜２３またはゲート絶縁膜２３とゲート電極２４の積層膜を形成する。次いで、ドレイン２５およびソース２６を形成する部分のみ、酸化物半導体上の膜を除去し、光を照射することでドレイン２５およびソース領域２６を形成することができる。
酸化物半導体中に高導電率部分を形成するために、粒子線を酸化物半導体の所望の部分にのみ照射するためには、以下に説明する方法が望ましい。即ち、粒子線源が加速器等から得られる幅の広い粒子線ビームである場合、図１に示すような、マスク基板１７上に照射される粒子を透過しにくい材料によって所望の形状に加工されたマスク１８を用いることが望ましい。また、図２に示すように、酸化物半導体上に照射する光を透過しにくい膜を形成し、所望の場所をエッチング等により除去し、光を照射することで高導電率部分を形成することも好ましい形態のひとつである。
また、粒子線源が電界放射型電子源などから得られる電子線ビームである場合、図３にあるような電子線源３７から放射される電子線を、チャネル層３４に用いる酸化物半導体の所望の位置に照射しながら電子線源３７を走査する。そしてドレイン３５およびソース３６等、高導電率化される部分を所望の形状で形成するのが好ましい形態である。
以上述べた方法によりドレインおよびソースを形成した後、配線またはプローブコンタクトを容易にするためには、さらに以下の方法を行うことができる。即ち、ドレインおよびソース上にそれぞれドレインおよびソースに接続するドレイン電極およびソース電極を形成するのも望ましい形態のひとつである。ドレイン電極およびソース電極の材料としては、ＡｕやＡｌなどの金属膜を用いることが望ましい形態である。または、ＳｎドープＩｎ２Ｏ３（ＩＴＯ）などの導電性酸化物膜を用いることも、本発明の好ましい形態のひとつである。または、高ドープしたポリシリコンなど、半導体材料を用いてもよい。
以上のように酸化物半導体を用いたデバイス、特に酸化物半導体をチャネルに用いたＦＥＴにおいて、本実施の形態を用いて製造することにより、低コストかつ高品質高性能の素子を提供することが可能となった。
（第２の実施の形態）
本発明の第２の実施の形態による酸化物半導体デバイスの製造方法として、酸化物半導体をチャネルとして用いたＦＥＴの製造方法を例にとり、図４〜図７を参照して説明する。最初に図４のＦＥＴ構造を例にとり、ＦＥＴ素子構成について説明する。
ＦＥＴ素子のうち、チャネル層４４に用いる酸化物半導体は、ＺｎＯを主たる構成元素とする酸化物、Ｉｎ２Ｏ３を主たる構成元素とする酸化物、Ｇａ２Ｏ３を主たる構成元素とする酸化物が望ましい。さらに、これらのうち２種以上を含む複合酸化物を主たる構成元素とする酸化物が望ましい。特にＩｎ２Ｏ３とＺｎＯを含み、その合計がモル比で全体の半分以上含む酸化物が望ましい。あるいはＳｎＯ２やＴｉＯｘなどの酸化物半導体を含むことも可能であり、その他の酸化物半導体を含むものを用いてもよい。酸化物半導体は、結晶であってもアモルファスであってもよい。
目的のデバイスがＦＥＴの場合、酸化物半導体は薄膜であることが望ましい。ＦＥＴデバイス構成は、基板上に半導体薄膜、ドレイン、ソース、ゲート絶縁膜、ゲート電極を形成した薄膜トランジスタ（ＴＦＴ）構成が望ましい。ＴＦＴ構成の場合、逆スタガ型（ボトムゲート型）であっても、スタガ型（トップゲート型）のどちらであってもよい。ＦＥＴ以外のデバイスの場合、その用途によっては酸化物半導体は薄膜であってもよく、ウエハ等のバルクであってもよい。
酸化物半導体膜は、成膜時の酸素量の調節などにより、ドレイン４５およびソース４６に要求される導電率で基板上に一様に堆積させる。そのときの膜堆積方法としては、ＲＦマグネトロンスパッタなどのスパッタ法を用いるのが好ましい形態である。また、電子ビーム蒸着やレーザー蒸着あるいは抵抗加熱を用いた蒸着などの蒸着法を用いるのも好ましい形態のひとつである。あるいは、プラズマＣＶＤなどの化学気相成長法（ＣＶＤ法）を用いるのも好ましい形態のひとつである。あるいは、ゾルゲル法などの溶液塗布法を用いてもよい。
酸化物半導体上で、ドレイン４５およびソース４６として形成したい部分以外に、光触媒を接触あるいは接近させ、光触媒に光を照射し、ドレイン４５およびソース４６以外を酸化する。それにより、ドレイン４５およびソース４６以外は低導電率となる。その原理は、酸素欠陥がｎ型のドーパントと同等の振る舞いをしている酸化物半導体において、光触媒を用いて酸化物半導体を酸化する、すなわち酸素欠陥を補償することは、半導体中のドーパントを減らすことと等価である。すなわち、酸化物半導体の所望の部分を酸化させることで、半導体中のキャリア密度を減少させ、ＦＥＴのチャネルに適したキャリア密度に調節する。このように酸化した部分をチャネル層４４として用いる。酸化されない部分は、ドレインおよびソースに適した高い導電率のままであり、ドレインおよびソースとして使用することが可能である。
光触媒を用いて酸化物半導体を酸化させるためには、図５に示すような、マスク基板５７上に、光触媒が所望の形状に加工された光触媒マスク５８を用いることが好ましい形態である。光触媒マスクの材料としては、ＴｉＯ２を含む材料が望ましい。また、ＺｎＯなど、他の光触媒材料を用いてもよい。また、図６に示すように、光触媒片６７を酸化物半導体の所望の場所に接触あるいは接近させ、光触媒片６７に光を照射させながら走査し、酸化物半導体の低導電率部分を所望の形状にすることも、好ましい。光触媒に照射する光は、紫外線であることが望ましい。さらには、光触媒の材料のバンドギャップエネルギーと等価の波長以下の波長成分を主成分とする光であることが望ましい。
上記のようにドレイン４５とソース４６に挟まれた、光触媒により低導電率化した部分をＦＥＴのチャネル層４４とし、その上にゲート絶縁膜４３を堆積する。ゲート絶縁膜４３には、ＳｉＯ２、ＳｉＮｘ、ＳｉＯｘＮｙなどのシリコン酸化物あるいは窒化物を含む膜を用いるのが望ましい。あるいは、Ａｌ２Ｏ３、ＴｉＯ２、ＺｒＯ２、ＨｆＯ２、Ｎｂ２Ｏ５、Ｔａ２Ｏ５、Ｓｃ２Ｏ３、Ｙ２Ｏ３や希土類金属酸化物など、金属酸化物膜を用いるのも本発明の望ましい形態のひとつである。
ゲート絶縁膜４３上には、ゲート電極４２を形成することが好ましい。また、ドレイン４５およびソース４６上にも、配線またはプローブコンタクトを容易にするために、それぞれドレイン４５およびソース４６に接続するドレイン電極およびソース電極を形成するのも望ましい形態のひとつである。これら電極の材料としては、ＡｕやＡｌなどの金属膜を用いることが望ましい形態である。または、ＳｎドープＩｎ２Ｏ３（ＩＴＯ）などの導電性酸化物膜を用いることも本発明の好ましい形態のひとつである。または、高ドープしたポリシリコンなど、半導体材料をもちいてもよい。
以上のように酸化物半導体を用いたデバイス、特に酸化物半導体をチャネルに用いたＦＥＴにおいて、本実施の形態を用いて製造することにより、低コストかつ高品質・高性能の素子を提供することが可能となった。
以下、本発明を実施例によりさらに詳細に説明する。本発明は下記実施例に限定されるものではない。
本実施例のＦＥＴの製造方法を、図１を参照にして説明する。
本実施例で用いるＦＥＴは、次のような構造をしている。基板１１上にチャネル層１４を設置し、その上にゲート絶縁膜１３およびゲート電極１２を設置する。チャネル層１４とゲート絶縁膜１３が接している部分の両脇のチャネル層を高導電率化し、ドレイン１５およびソース１６を形成することでＦＥＴと成る。基板１１は、絶縁性の基板である。例えば、基板１１はガラス基板とすればよい。また、基板１１にポリエチレンテレフタレート（ＰＥＴ）などの有機材料や高分子材料を用いることにより、フレキシブルな基板上でＦＥＴを製造することができる。
具体的には、基板１１上にチャネル層１４となる酸化物半導体Ｉｎ−Ｇａ−Ｚｎ−Ｏをスパッタ法により約５０ｎｍ成膜する。Ｉｎ−Ｇａ−Ｚｎ−Ｏはアモルファスであり、Ｉｎ：Ｇａ：Ｚｎ：Ｏの組成比は１：１：１：４である。成膜中は、基板温度を室温、基板のバイアスを−１０Ｖ、パワーを３００Ｗ、Ａｒガス４４ｓｃｃｍとＯ２ガス１．６ｓｃｃｍ雰囲気中、０．５３３Ｐａでスパッタを行う。層厚としては、１０ｎｍから２０００ｎｍが好適な範囲である。
次に、チャネル層１４にＸ線を照射することにより、ドレイン１５およびソース１６を形成する。ドレイン１５およびソース１６のパターンは、マスク基板１７およびマスク１８を用いて形成する。マスク基板１７は、Ｘ線が透過するガラスなどを用いる。マスク１８は、Ｘ線を遮断する鉛などの重元素金属を用いる。また、Ｘ線発生源は、Ｒｈターゲットを用いる。
次に、チャネル層１４の上に絶縁層１３となるＹ２Ｏ３をスパッタ法により、約１４０ｎｍ成膜する。絶縁層１３のパターンは、フォトリソグラフィ法を用いたリフトオフプロセスにより形成する。また、リフトオフプロセスの代わりに、ドライエッチングプロセスまたはウェットエッチングプロセスを用いてもよい。成膜中は、基板温度を室温、基板のバイアスを−３０Ｖ、パワーを５００Ｗ、Ａｒガス１３ｓｃｃｍとＯ２ガス２０ｓｃｃｍ雰囲気中、０．６６７Ｐａでスパッタを行う。Ｙ２Ｏ３の層厚としては、５０ｎｍから３０００ｎｍの範囲が好適な範囲である。また絶縁層１３は、ＳｉＯ２、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ｎｂ２Ｏ３、Ｔａ２Ｏ３などを用いてもよい。
次に、絶縁層１３の上にゲート電極１２となるＡｕを真空蒸着法により約５０ｎｍ成膜する。ゲート電極１２のパターンは、フォトリソグラフィ法を用いたリフトオフプロセスにより形成する。また、リフトオフプロセスの代わりに、ドライエッチングプロセスまたはウェットエッチングプロセスを用いてもよい。また、ゲート電極１２には、Ａｌ、Ｐｔ、Ｉｎ−Ｓｎ−Ｏ（一般的にＩＴＯと呼ばれる）などを用いてもよい。
マスク１８を用いてチャネル層１４にＸ線を照射することにより、ドレイン１５およびソース１６を形成するプロセスは、以下の順序で行うことができる。即ち、絶縁層１３の形成プロセス後、または絶縁層１３及びゲート電極１２の形成プロセス後に行うこともできる。
本実施例のＦＥＴの製造方法を、図２を参照にして説明する。
本実施例で用いるＦＥＴは、次のような構造をしている。基板２１上にチャネル層２４を設置し、その上にゲート絶縁膜２３およびゲート電極２２を設置する。チャネル層２４とゲート絶縁膜２３が接している部分の両脇のチャネル層２４を高導電率化し、ドレイン２５およびソース２６を形成することでＦＥＴと成る。基板２１は、絶縁性の基板である。基板２１はガラス基板とすればよい。また、基板５１にポリエチレンテレフタレート（ＰＥＴ）などの有機材料や高分子材料を用いることにより、フレキシブルな基板上でＦＥＴを製造することができる。
具体的には、基板２１上にチャネル層２４となる酸化物半導体Ｉｎ−Ｇａ−Ｚｎ−Ｏをスパッタ法により約５０ｎｍ成膜する。Ｉｎ−Ｇａ−Ｚｎ−Ｏはアモルファスであり、Ｉｎ：Ｇａ：Ｚｎ：Ｏの組成比は１：１：１：４である。成膜中は、基板温度を室温、基板のバイアスを−１０Ｖ、パワーを３００Ｗ、Ａｒガス４４ｓｃｃｍとＯ２ガス１．６ｓｃｃｍ雰囲気中、０．５３３Ｐａでスパッタを行う。層厚としては、１０ｎｍから２０００ｎｍが好適な範囲である。
次に、チャネル層２４の上に絶縁層２３となるＹ２Ｏ３をスパッタ法により約１４０ｎｍ成膜する。絶縁層２３のパターンは、フォトリソグラフィ法を用いたリフトオフプロセスにより形成する。また、リフトオフプロセスの代わりに、ドライエッチングプロセスまたはウェットエッチングプロセスを用いてもよい。成膜中は、基板温度を室温、基板のバイアスを−３０Ｖ、パワーを５００Ｗ、Ａｒガス１３ｓｃｃｍとＯ２ガス２０ｓｃｃｍ雰囲気中、０．６６７Ｐａでスパッタを行う。Ｙ２Ｏ３の層厚としては、５０ｎｍから３０００ｎｍの範囲が好適な範囲である。また絶縁層２３は、ＳｉＯ２、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ｎｂ２Ｏ３、Ｔａ２Ｏ３などを用いてもよい。
次に、絶縁層２３の上にゲート電極２２となるＡｕを真空蒸着法により約５０ｎｍ成膜する。ゲート電極２２のパターンは、フォトリソグラフィ法を用いたリフトオフプロセスにより形成する。また、リフトオフプロセスの代わりに、ドライエッチングプロセスまたはウェットエッチングプロセスを用いてもよい。また、ゲート電極には、Ａｌ、Ｐｔ、ＩＴＯなどを用いてもよい。
最後に、Ｘ線を一括照射することにより、ドレイン２５およびソース２６を形成する。Ｘ線はゲート電極２２および絶縁層２３で吸収されるため、ゲート電極２２および絶縁層２３が上に設置されていない部分のチャネル層２４にドレイン２５およびソース２６のパターンが形成される。
従って、本実施例によれば、実施例１とは異なり、マスクを用意する必要がなくなる。また、ゲート絶縁膜２３を成膜後にＸ線を照射するため、チャネル層２４と絶縁層２３の界面のＸ線照射によるダメージはない。
本実施例のＦＥＴの製造方法を、図２を参照にして説明する。
本実施例では、実施例２と同様のＦＥＴ構造を用いるが、ゲート電極にはチャネル層と同じ構成の膜を用い、Ｘ線を照射することにより高導電率化を行った膜を用いている。基板２１は、絶縁性の基板である。例えば、基板２１はガラス基板とすればよい。また、基板２１にポリエチレンテレフタレート（ＰＥＴ）などの有機材料や高分子材料を用いることにより、フレキシブルな基板上でＦＥＴを製造することができる。
具体的には、基板２１上にチャネル層２４となる酸化物半導体Ｉｎ−Ｇａ−Ｚｎ−Ｏをスパッタ法により約５０ｎｍ成膜する。Ｉｎ−Ｇａ−Ｚｎ−Ｏはアモルファスであり、Ｉｎ：Ｇａ：Ｚｎ：Ｏの組成比は１：１：１：４である。成膜中は、基板温度を室温、基板のバイアスを−１０Ｖ、パワーを３００Ｗ、Ａｒガス４４ｓｃｃｍとＯ２ガス１．６ｓｃｃｍ雰囲気中、０．５３３Ｐａでスパッタを行う。層厚としては、１０ｎｍから２０００ｎｍが好適な範囲である。
次に、チャネル層２４の上に絶縁層２３となるＹ２Ｏ３をスパッタ法により、約１４０ｎｍ成膜する。絶縁層２３のパターンは、フォトリソグラフィ法を用いたリフトオフプロセスにより形成する。また、リフトオフプロセスの代わりに、ドライエッチングプロセスまたはウェットエッチングプロセスを用いてもよい。成膜中は、基板温度を室温、基板のバイアスを−３０Ｖ、パワーを５００Ｗ、Ａｒガス１３ｓｃｃｍとＯ２ガス２０ｓｃｃｍ雰囲気中、０．６６７Ｐａでスパッタを行う。Ｙ２Ｏ３の層厚としては、５０ｎｍから３０００ｎｍの範囲が好適な範囲である。また絶縁層２３は、ＳｉＯ２、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ｎｂ２Ｏ３、Ｔａ２Ｏ３などを用いてもよい。
次に、絶縁層２３の上にゲート電極２２となる酸化物半導体Ｉｎ−Ｇａ−Ｚｎ−Ｏをスパッタ法により、約５０ｎｍ成膜する。Ｉｎ−Ｇａ−Ｚｎ−Ｏはアモルファスであり、Ｉｎ：Ｇａ：Ｚｎ：Ｏの組成比は１：１：１：４である。成膜中は、基板温度を室温、基板のバイアスを−１０Ｖ、パワーを３００Ｗ、Ａｒガス４４ｓｃｃｍとＯ２ガス１．６ｓｃｃｍ雰囲気中０．５３３Ｐａでスパッタを行う。層厚としては、１０ｎｍから２０００ｎｍが好適な範囲である。ゲート電極２２のパターンは、フォトリソグラフィ法を用いたリフトオフプロセスにより形成する。また、リフトオフプロセスの代わりに、ドライエッチングプロセスまたはウェットエッチングプロセスを用いてもよい。
最後に、Ｘ線を一括照射することによりドレイン２５およびソース２６を形成し、ゲート電極を高導電率化させる。Ｘ線は絶縁層２３で吸収されるため、ゲート電極２２および絶縁層２３が上に設置されていない部分のチャネル層２４にドレイン２５およびソース２６のパターンが形成される。
従って、本実施例によれば、実施例２と同様に、マスクを用意する必要はない。また、ゲート絶縁膜２３を成膜後にＸ線を照射するため、チャネル層２４と絶縁層２３の界面のＸ線照射によるダメージはない。さらに、チャネル層２４、ドレイン２５、ソース２６、ゲート電極２２のすべてが同じ材料を用いるため、コストを抑えることができる。
本実施例のＦＥＴの製造方法を、図３を参照にして説明する。
本実施例では、実施例２と同様のＦＥＴ構造を用いるが、チャネル層を電子線で描画することによって、ドレインおよびソースを形成する。基板３１は、絶縁性の基板である。例えば、基板３１はガラス基板とすればよい。また、基板３１にポリエチレンテレフタレート（ＰＥＴ）などの有機材料や高分子材料を用いることにより、フレキシブルな基板上でＦＥＴを製造することができる。
具体的には、基板３１上にチャネル層３４となる酸化物半導体Ｉｎ−Ｇａ−Ｚｎ−Ｏをスパッタ法により約５０ｎｍ成膜する。Ｉｎ−Ｇａ−Ｚｎ−Ｏはアモルファスであり、Ｉｎ：Ｇａ：Ｚｎ：Ｏの組成比は１：１：１：４である。成膜中は、基板温度を室温、基板のバイアスを−１０Ｖ、パワーを３００Ｗ、Ａｒガス４４ｓｃｃｍとＯ２ガス１．６ｓｃｃｍ雰囲気中、０．５３３Ｐａでスパッタを行う。層厚としては、１０ｎｍから２０００ｎｍが好適な範囲である。
次に、チャネル層３４の上に絶縁層３３となるＹ２Ｏ３をスパッタ法により、約１４０ｎｍ成膜する。絶縁層３３のパターンは、フォトリソグラフィ法を用いたリフトオフプロセスにより形成する。また、リフトオフプロセスの代わりに、ドライエッチングプロセスまたはウェットエッチングプロセスを用いてもよい。成膜中は、基板温度を室温、基板のバイアスを−３０Ｖ、パワーを５００Ｗ、Ａｒガス１３ｓｃｃｍとＯ２ガス２０ｓｃｃｍ雰囲気中、０．６６７Ｐａでスパッタを行う。Ｙ２Ｏ３の層厚としては、５０ｎｍから３０００ｎｍの範囲が好適な範囲である。また絶縁層３３は、ＳｉＯ２、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ｎｂ２Ｏ３、Ｔａ２Ｏ３などを用いてもよい。
次に、絶縁層３３の上にゲート電極３２となるＡｕを真空蒸着法により、約５０ｎｍ成膜する。ゲート電極３２のパターンは、フォトリソグラフィ法を用いたリフトオフプロセスにより形成する。また、リフトオフプロセスの代わりに、ドライエッチングプロセスまたはウェットエッチングプロセスを用いてもよい。また、ゲート電極には、Ａｌ、Ｐｔ、Ｉｎ−Ｓｎ−Ｏ（一般的にＩＴＯと呼ばれる）などを用いてもよい。
最後に、ＥＢ（Electron-Beam）ガン３７で電子線描画することにより、ドレイン３５およびソース３６を形成する。
従って、本実施例によれば、ゲート絶縁膜３３を成膜後に電子線で描画するため、チャネル層３４と絶縁層３３の界面の電子線描画によるダメージはない。
本実施例のＦＥＴの製造方法を、図３を参照にして説明する。
本実施例では、実施例２と同様のＦＥＴ構造を用いるが、ゲート電極にはチャネル層と同じ構成の膜を用い、電子線描画することにより高導電率化を行った膜を用いている。基板３１は、絶縁性の基板である。例えば、基板３１はガラス基板とすればよい。また、基板３１にポリエチレンテレフタレート（ＰＥＴ）などの有機材料や高分子材料を用いることにより、フレキシブルな基板上でＦＥＴを製造することができる。
具体的には、基板３１上にチャネル層３４となる酸化物半導体Ｉｎ−Ｇａ−Ｚｎ−Ｏをスパッタ法により約５０ｎｍ成膜する。Ｉｎ−Ｇａ−Ｚｎ−Ｏはアモルファスであり、Ｉｎ：Ｇａ：Ｚｎ：Ｏの組成比は１：１：１：４である。成膜中は、基板温度を室温、基板のバイアスを−１０Ｖ、パワーを３００Ｗ、Ａｒガス４４ｓｃｃｍとＯ２ガス１．６ｓｃｃｍ雰囲気中、０．５３３Ｐａでスパッタを行う。層厚としては、１０ｎｍから２０００ｎｍが好適な範囲である。
次に、チャネル層３４の上に絶縁層３３となるＹ２Ｏ３をスパッタ法により、約１４０ｎｍ成膜する。絶縁層３３のパターンは、フォトリソグラフィ法を用いたリフトオフプロセスにより形成する。また、リフトオフプロセスの代わりに、ドライエッチングプロセスまたはウェットエッチングプロセスを用いてもよい。成膜中は、基板温度を室温、基板のバイアスを−３０Ｖ、パワーを５００Ｗ、Ａｒガス１３ｓｃｃｍとＯ２ガス２０ｓｃｃｍ雰囲気中、０．６６７Ｐａでスパッタを行う。Ｙ２Ｏ３の層厚としては、５０ｎｍから３０００ｎｍの範囲が好適な範囲である。また絶縁層３３は、ＳｉＯ２、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ｎｂ２Ｏ３、Ｔａ２Ｏ３などを用いてもよい。
次に、絶縁層３３の上にゲート電極３２となる酸化物半導体Ｉｎ−Ｇａ−Ｚｎ−Ｏをスパッタ法により約５０ｎｍ成膜する。Ｉｎ−Ｇａ−Ｚｎ−Ｏはアモルファスであり、Ｉｎ：Ｇａ：Ｚｎ：Ｏの組成比は１：１：１：４である。成膜中は、基板温度を室温、基板のバイアスを−１０Ｖ、パワーを３００Ｗ、Ａｒガス４４ｓｃｃｍとＯ２ガス１．６ｓｃｃｍ雰囲気中０．５３３Ｐａでスパッタを行う。層厚としては、１０ｎｍから２０００ｎｍが好適な範囲である。ゲート電極３２のパターンは、フォトリソグラフィ法を用いたリフトオフプロセスにより形成する。また、リフトオフプロセスの代わりに、ドライエッチングプロセスまたはウェットエッチングプロセスを用いてもよい。
最後に、ＥＢガン３７で電子線描画することによりドレイン３５、ソース３６とゲート電極３２を形成する。
従って、本実施例によれば、ゲート絶縁膜３３を成膜後に電子線で描画するため、チャネル層３４と絶縁層３３の界面の電子線描画によるダメージはない。また、チャネル層３４、ドレイン３５、ソース３６、ゲート電極３２のすべてが同じ材料を用いるため、コストを抑えることができる。
本実施例のＦＥＴの製造方法を、図４および図５を参照して説明する。
本実施例で用いるＦＥＴは、次のような構造をしている。基板４１上にチャネル層４４を設置する。基板４１は、絶縁性の基板である。例えば、基板４１はガラス基板とすればよい。また、基板４１にポリエチレンテレフタレート（ＰＥＴ）などの有機材料や高分子材料を用いることにより、フレキシブルな基板上でＦＥＴを製造することができる。
具体的には、基板４１上にチャネル層４４となる酸化物半導体Ｉｎ−Ｇａ−Ｚｎ−Ｏをスパッタ法により約５０ｎｍ成膜する。Ｉｎ−Ｇａ−Ｚｎ−Ｏはアモルファスであり、Ｉｎ：Ｇａ：Ｚｎ：Ｏの組成比は１：１：１：４である。成膜中は、基板温度を室温、基板のバイアスを−１０Ｖ、パワーを３００Ｗ、Ａｒガス４４ｓｃｃｍとＯ２ガス０．２ｓｃｃｍ雰囲気中、０．５３３Ｐａでスパッタを行う。層厚としては、１０ｎｍから２０００ｎｍが好適な範囲である。
次いで、図５に示すように、チャネル層４４のうち、ドレイン４５およびソース４６とする部分以外を光触媒と光照射により低導電率化する。その低導電率化は、マスク基板５７および光触媒マスク５８を用いて、光触媒マスク５８を酸化物半導体に接触させた状態で光を照射しながら形成した。マスク基板５７に用いた材料は紫外線をよく透過する石英を用いた。また光触媒マスク材料は、アナターゼ型の酸化チタンを用いた。照射する光は、酸化チタンのバンドギャップエネルギー約３ｅＶ以上のエネルギーを有する波長である２８９ｎｍを主成分のひとつとする、超高圧水銀ランプ光源を用いた。
光触媒マスク５８により低導電率化した部分のうち、ドレイン４５およびソース４６に挟まれたＦＥＴのチャネル部分の上にゲート絶縁膜４３およびゲート電極４２を設置することでＦＥＴと成る。
次いで、ゲート絶縁層４３となるＹ２Ｏ３をスパッタ法により、約１４０ｎｍ成膜する。絶縁層４３のパターンは、フォトリソグラフィ法を用いたリフトオフプロセスにより形成する。また、リフトオフプロセスの代わりに、ドライエッチングプロセスまたはウェットエッチングプロセスを用いてもよい。成膜中は、基板温度を室温、基板のバイアスを−３０Ｖ、パワーを５００Ｗ、Ａｒガス１３ｓｃｃｍとＯ２ガス２０ｓｃｃｍ雰囲気中、０．６６７Ｐａでスパッタを行う。Ｙ２Ｏ３の層厚としては、５０ｎｍから３０００ｎｍの範囲が好適な範囲である。また絶縁層４３は、ＳｉＯ２、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ｎｂ２Ｏ３、Ｔａ２Ｏ３などを用いてもよい。
次に、絶縁層４３の上にゲート電極４２となるＡｕを真空蒸着法により約５０ｎｍ成膜する。ゲート電極４２のパターンは、フォトリソグラフィ法を用いたリフトオフプロセスにより形成する。また、リフトオフプロセスの代わりに、ドライエッチングプロセスまたはウェットエッチングプロセスを用いてもよい。また、ゲート電極４２には、Ａｌ、Ｐｔ、Ｉｎ−Ｓｎ−Ｏ（一般的にＩＴＯと呼ばれる）などを用いてもよい。
以上の工程により、チャネルと絶縁膜界面との良好なＦＥＴを作製することができた。
本実施例のＦＥＴの製造方法を、図７および図５を参照して説明する。
本実施例で用いるＦＥＴは、図７に示すようにボトムゲート型のＴＦＴであり、次のような構造をしている。基板４１は、絶縁性の基板である。例えば、基板４１はガラス基板とすればよい。また、基板４１にポリエチレンテレフタレートＰＥＴなどの有機材料や高分子材料を用いることにより、フレキシブルな基板上でＦＥＴを製造することができる。
具体的には、図７に示すように、基板４１上にゲート電極４２としてＩＴＯ膜を１５０ｎｍ、マグネトロンスパッタによりＳｎＯ２を５モルパーセント含むＩｎ２Ｏ３をターゲットとして用いて成膜する。ゲート電極４２としては、他の導電性酸化物であるＺｎＯ：ＡｌやＳｎＯ２：Ｆなどを用いることもできる。またＡｕ、Ｐｔ、Ａｌなどの金属材料または高ドープポリシリコンなどの半導体材料を用いてもよい。
続いて、ゲート電極４２上にゲート絶縁膜４３として、Ｙ２Ｏ３をスパッタ法により約１４０ｎｍ成膜する。成膜中は、基板温度を室温、基板のバイアスを−３０Ｖ、パワーを５００Ｗ、Ａｒガス１３ｓｃｃｍとＯ２ガス２０ｓｃｃｍ雰囲気中、０．６６７Ｐａでスパッタを行う。Ｙ２Ｏ３の層厚としては、５０ｎｍから３０００ｎｍの範囲が好適な範囲である。また絶縁層４３は、ＳｉＯ２、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ｎｂ２Ｏ３、Ｔａ２Ｏ３などを用いてもよい。
ここで、ゲート電極４２およびゲート絶縁膜４３は、必要に応じて所望の形状に加工してもよい。そのときのパターンは、フォトリソグラフィ法を用いたリフトオフプロセスにより形成する。また、リフトオフプロセスの代わりに、ドライエッチングプロセスまたはウェットエッチングプロセスを用いてもよい。
続いて、ゲート絶縁膜４３上にチャネル層４４となる酸化物半導体Ｉｎ−Ｇａ−Ｚｎ−Ｏをスパッタ法により約５０ｎｍ成膜する。Ｉｎ−Ｇａ−Ｚｎ−Ｏはアモルファスであり、Ｉｎ：Ｇａ：Ｚｎ：Ｏの組成比は１：１：１：４である。成膜中は、基板温度を室温、基板のバイアスを−１０Ｖ、パワーを３００Ｗ、Ａｒガス４４ｓｃｃｍとＯ２ガス０．２ｓｃｃｍ雰囲気中、０．５３３Ｐａでスパッタを行う。層厚としては、１０ｎｍから２０００ｎｍが好適な範囲である。
次いで、前述の図５の工程と同様に、チャネル層４４のうち、ドレイン４５およびソース４６とする部分以外を光触媒と光照射により低導電率化する。その低導電率化は、マスク基板５７および光触媒マスク５８を用いて、光触媒マスクを酸化物半導体に接触させた状態で光を照射しながら形成した。マスク基板５７に用いた材料は紫外線をよく透過する石英を用いた。また光触媒マスク材料はアナターゼ型の酸化チタンを用いた。照射する光は、酸化チタンのバンドギャップエネルギー約３ｅＶ以上のエネルギーを有する波長である２８９ｎｍを主成分のひとつとする、超高圧水銀ランプ光源を用いた。
光触媒マスク５８により低導電率化した部分のうち、ドレイン４５およびソース４６に挟まれた部分がチャネルになりＦＥＴと成る。ここで、図７に示すように、ドレイン４５およびソース４６上に、それぞれ電極７９を設けてもよい。これにより、ドレイン４５、ソース４６と電気回路とのコンタクトおよび配線が容易になる。
以上の工程により、チャネル−絶縁膜界面の良好なＦＥＴを作製することができた。
本実施例のＦＥＴの製造方法を、図４および図６を参照にして説明する。
本実施例で用いるＦＥＴは、実施例１で用いる構造を同様であり、次のような構造をしている。基板４１上にチャネル層４４を設置する。基板４１は、絶縁性の基板である。例えば、基板４１はガラス基板とすればよい。また、基板４１にポリエチレンテレフタレート（ＰＥＴ）などの有機材料や高分子材料を用いることにより、フレキシブルな基板上でＦＥＴを製造することができる。
具体的には、基板４１上にチャネル層４４となる酸化物半導体Ｉｎ−Ｇａ−Ｚｎ−Ｏをスパッタ法により約５０ｎｍ成膜する。Ｉｎ−Ｇａ−Ｚｎ−Ｏはアモルファスであり、Ｉｎ：Ｇａ：Ｚｎ：Ｏの組成比は１：１：１：４である。成膜中は、基板温度を室温、基板のバイアスを−１０Ｖ、パワーを３００Ｗ、Ａｒガス４４ｓｃｃｍとＯ２ガス０．２ｓｃｃｍ雰囲気中、０．５３３Ｐａでスパッタを行う。層厚としては、１０ｎｍから２０００ｎｍが好適な範囲である。
次いで、図６に示すように、チャネル層４４のうち、ドレイン４５およびソース４６とする部分以外を光触媒と光照射により低導電率化する。その低導電率化は、光触媒片６７を用いて、光触媒片６７を酸化物半導体に接触させた状態で、光を照射しながら走査して形成した。光触媒片６７の材料は、アナターゼ型の酸化チタンを用いた。照射する光は、酸化チタンのバンドギャップエネルギー約３ｅＶ以上のエネルギーを有する波長である２８９ｎｍを主成分のひとつとする、超高圧水銀ランプ光源を用いた。光触媒片６７により低導電率化した部分のうち、ドレイン４５およびソース４６に挟まれたＦＥＴのチャネル部分の上にゲート絶縁膜４３およびゲート電極４２を設置することでＦＥＴと成る。
次いで、ゲート絶縁層４３となるＹ２Ｏ３をスパッタ法により約１４０ｎｍ成膜する。絶縁層４３のパターンは、フォトリソグラフィ法を用いたリフトオフプロセスにより形成する。また、リフトオフプロセスの代わりに、ドライエッチングプロセスまたはウェットエッチングプロセスを用いてもよい。成膜中は、基板温度を室温、基板のバイアスを−３０Ｖ、パワーを５００Ｗ、Ａｒガス１３ｓｃｃｍとＯ２ガス２０ｓｃｃｍ雰囲気中、０．６６７Ｐａでスパッタを行う。Ｙ２Ｏ３の層厚としては、５０ｎｍから３０００ｎｍの範囲が好適な範囲である。また絶縁層４３は、ＳｉＯ２、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ｎｂ２Ｏ３、Ｔａ２Ｏ３などを用いてもよい。
次に、絶縁層４３の上にゲート電極４２となるＡｕを真空蒸着法により約５０ｎｍ成膜する。ゲート電極４２のパターンは、フォトリソグラフィ法を用いたリフトオフプロセスにより形成する。また、リフトオフプロセスの代わりに、ドライエッチングプロセスまたはウェットエッチングプロセスを用いてもよい。また、ゲート電極４２には、Ａｌ、Ｐｔ、Ｉｎ−Ｓｎ−Ｏ（一般的にＩＴＯと呼ばれる）などを用いてもよい。
以上の工程により、チャネル−絶縁膜界面の良好なＦＥＴを作製することができた。
本実施例のＦＥＴの製造方法を、図４、図６、および図７を参照にして説明する。
本実施例で用いるＦＥＴは、前述の図７に示すボトムゲート型のＴＦＴであり、次のような構造をしている。基板４１は、絶縁性の基板である。例えば、基板４１はガラス基板とすればよい。また、基板４１にポリエチレンテレフタレート（ＰＥＴ）などの有機材料や高分子材料を用いることによりフレキシブルな基板上でＦＥＴを製造することができる。
具体的には、図７に示すように、基板４１上にゲート電極４２として、ＩＴＯ膜を１５０ｎｍ、マグネトロンスパッタによりＳｎＯ２を５モルパーセント含むＩｎ２Ｏ３をターゲットとして用いて成膜する。ゲート電極４２としては、他の導電性酸化物であるＺｎＯ：ＡｌやＳｎＯ２：Ｆなどを用いることもできる。またＡｕ，Ｐｔ，Ａｌなどの金属材料または高ドープポリシリコンなどの半導体材料を用いてもよい。
続いて、ゲート電極４２上にゲート絶縁膜４３として、Ｙ２Ｏ３をスパッタ法により約１４０ｎｍ成膜する。成膜中は、基板温度を室温、基板のバイアスを−３０Ｖ、パワーを５００Ｗ、Ａｒガス１３ｓｃｃｍとＯ２ガス２０ｓｃｃｍ雰囲気中、０．６６７Ｐａでスパッタを行う。Ｙ２Ｏ３の層厚としては、５０ｎｍから３０００ｎｍの範囲が好適な範囲である。また絶縁層４３は、ＳｉＯ２、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ｎｂ２Ｏ３、Ｔａ２Ｏ３などを用いてもよい。
ここで、ゲート電極４２およびゲート絶縁膜４３は、必要に応じて所望の形状に加工してもよい。そのときのパターンは、フォトリソグラフィ法を用いたリフトオフプロセスにより形成する。また、リフトオフプロセスの代わりに、ドライエッチングプロセスまたはウェットエッチングプロセスを用いてもよい。
続いて、ゲート絶縁膜４３上にチャネル層４４となる酸化物半導体Ｉｎ−Ｇａ−Ｚｎ−Ｏをスパッタ法により約５０ｎｍ成膜する。Ｉｎ−Ｇａ−Ｚｎ−Ｏはアモルファスであり、Ｉｎ：Ｇａ：Ｚｎ：Ｏの組成比は１：１：１：４である。成膜中は、基板温度を室温、基板のバイアスを−１０Ｖ、パワーを３００Ｗ、Ａｒガス４４ｓｃｃｍとＯ２ガス０．２ｓｃｃｍ雰囲気中、０．５３３Ｐａでスパッタを行う。層厚としては、１０ｎｍから２０００ｎｍが好適な範囲である。
次いで、前述の図６の工程と同様に、チャネル層４４のうち、ドレイン４５およびソース４６とする部分以外を光触媒と光照射により低導電率化する。その低導電率化は、光触媒片６７を用いて、光触媒片６７を酸化物半導体に接触させた状態で、光を照射しながら走査して形成した。光触媒片６７の材料は、アナターゼ型の酸化チタンを用いた。照射する光は、酸化チタンのバンドギャップエネルギー約３ｅＶ以上のエネルギーを有する波長である２８９ｎｍを主成分のひとつとする、超高圧水銀ランプ光源を用いた。
光触媒片６７により低導電率化した部分のうち、ドレイン４５およびソース４６に挟まれた部分がＦＥＴのチャネルになり、ＦＥＴと成る。ここで、図７に示すように、ドレイン４５およびソース４６上に、それぞれ電極７９を設けてもよい。それにより、ドレイン４５、ソース４６と電気回路とのコンタクトおよび配線が容易になる。
以上の工程により、チャネル−絶縁膜界面の良好なＦＥＴを作製することができた。
なお、酸化物半導体上の所望領域の導電率を変化させる工程については、上記の各実施例で説明している方法以外の例としては以下に示す方法が挙げられる。即ち、マスクとして有機物、窒化物、弗化物、金属などをつけ、１００℃以上で酸化雰囲気もしくは還元雰囲気でアニールを行い、アニール後にマスクを除去する方法を用いてもよい。
また、以上の各実施例では、Ｉｎ−Ｇａ−Ｚｎを含み構成されるアモルファス酸化物を例示して説明しているが、本発明には、Ｓｎ、Ｉｎ、Ｚｎの少なくとも１種類の元素を含み構成されるアモルファス酸化物に適用できる。
更に、アモルファス酸化物の構成元素の少なくとも一部にＳｎを選択する場合、Ｓｎを、Ｓｎ１−ｘＭ４ｘ（０＜ｘ＜１、Ｍ４は、Ｓｎより原子番号の小さい４族元素のＳｉ、ＧｅあるいはＺｒから選ばれる。）に置換することもできる。
また、アモルファス酸化物の構成元素の少なくとも一部にＩｎを選択する場合、Ｉｎを、Ｉｎ１−ｙＭ３ｙ（０＜ｙ＜１、Ｍ３は、Ｌｕ、またはＩｎより原子番号の小さい３族元素のＢ、Ａｌ、Ｇａ、あるいはＹから選ばれる。）に置換することもできる。
また、アモルファス酸化物の構成元素の少なくとも一部にＺｎを選択する場合、Ｚｎを、Ｚｎ１−ｚＭ２ｚ（０＜ｚ＜１、Ｍ２は、Ｚｎより原子番号の小さい２族元素のＭｇあるいはＣａから選ばれる。）に置換することもできる。
具体的に本発明に適用できるアモルファス材料は、Ｓｎ−Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｚｎ−Ｇａ−Ｍｇ酸化物、Ｉｎ酸化物、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｚｎ−Ｇａ酸化物、Ｓｎ−Ｉｎ−Ｚｎ酸化物などである。勿論、構成材料の組成比は必ずしも１：１である必要は無い。なお、ＺｎやＳｎは、単独ではアモルファスを形成し難い場合があるが、Ｉｎを含ませることによりアモルファス相が形成され易くなる。例えば、Ｉｎ−Ｚｎ系の場合は、酸素を除く原子数割合が、Ｉｎが約２０原子％以上含まれる組成にするのがよい。Ｓｎ−Ｉｎ系の場合は、酸素を除く原子数割合が、Ｉｎが約８０原子％以上含まれる組成にするのがよい。Ｓｎ−Ｉｎ−Ｚｎ系の場合は、酸素を除く原子数割合が、Ｉｎが約１５原子％以上含まれる組成にするのがよい。
また、アモルファスとは、測定対象薄膜に、入射角度０．５度程度の低入射角によるＸ線回折を行った場合に明瞭な回折ピークが検出されない（即ちハローパターンが観測される）ことで確認できる。なお、本発明は、上記した材料を電界効果型トランジスタのチャネル層に用いる場合に、当該チャネル層が微結晶状態の構成材料を含むことを除外するものではない。
本発明にかかる酸化物半導体を用いたデバイスの製造方法を用いて製造されたデバイスは、透明なディスプレイなどに用いる透明な素子として利用することができる。また、ＬＣＤや有機ＥＬディスプレイ用のスイッチング素子などの素子として利用することができる。また、プラスチックフィルムをはじめとするフレキシブル素材に素子を形成したフレキシブルディスプレイをはじめ、ＩＣカードやＩＤタグなどに幅広く応用できる。
本発明の第１の実施の形態及び実施例１に係る酸化物半導体デバイスの製造方法を説明する図で、マスクを用いてＸ線照射によりチャネル層にドレインおよびソースを形成したトップゲート型の薄膜トランジスタの構成図である。 本発明の第１の実施の形態及び実施例２、３に係る酸化物半導体デバイスの製造方法を説明する図で、マスクを用いないでＸ線照射によりチャネル層にドレインおよびソースを形成したトップゲート型の薄膜トランジスタの構成図である。 本発明の第１の実施の形態及び実施例４、５に係る酸化物半導体デバイスの製造方法を説明する図で、電子線描画によりチャネル層にドレインおよびソースを形成したトップゲート型の薄膜トランジスタの構成図である。 本発明の第２の実施の形態及び実施例６、８、９に係る酸化物半導体デバイスの製造方法を説明する図で、トップゲート型の薄膜トランジスタの構成図である。 本発明の第２の実施の形態及び実施例６、７に係る酸化物半導体デバイスの製造方法を説明する図で、光触媒マスクと光照射により酸化物半導体中にドレインおよびソースを形成する模式図である。 本発明の第２の実施の形態及び実施例８、９に係る酸化物半導体デバイスの製造方法を説明する図で、光触媒片の走査と光照射により酸化物半導体中にドレインおよびソースを形成する模式図である。 本発明の第２の実施の形態及び実施例７、９に係る酸化物半導体デバイスの製造方法を説明する図で、ボトムゲート型の薄膜トランジスタの構成図である。 従来例の逆スタガ構造（ボトムゲート型）の薄膜トランジスタの構成図である。 従来例のスタガ構造（トップゲート型）の薄膜トランジスタの構成図である。 従来例のチャネル層にドレインおよびソースを形成した薄膜トランジスタの構成図である。
符号の説明
１１、２１、３１、４１、８１、９１、１０１ 基板
１２、２２、３２、４２、８２、９２、１０２ ゲート電極
１３、２３、３３、４３、８３、９３、１０３ ゲート絶縁膜
１４、２４、３４、４４、８４、９４、１０４ チャネル層
１５、２５、３５、４５、８５、９５、１０５ ドレイン
１６、２６、３６、４６、８６、９６、１０６ ソース
３７ ＥＢガン
５７ マスク基板
５８ 光触媒マスク
６７ 光触媒片
７９ 電極

Claims (16)

  1. 酸化物半導体を用いるデバイスの製造方法であって、
    基板上に、前記酸化物半導体を形成する工程と、
    前記酸化物半導体の所望の領域に、最短波長が、０．１５ｎｍ以下であるエネルギー線を照射することにより前記酸化物半導体を高導電率化させる工程と、を有することを特徴とする酸化物半導体デバイスの製造方法。
  2. 前記酸化物半導体が、Ｉｎ２Ｏ３とＺｎＯを、Ｉｎ２Ｏ３とＺｎＯの合計のモル比が全体の半分以上含む請求項１に記載の酸化物半導体デバイスの製造方法。
  3. 酸化物半導体を用いるデバイスの製造方法であって、
    基板上に、前記酸化物半導体を形成する工程と、
    前記酸化物半導体の所望の領域にＸ線を照射することにより前記酸化物半導体を高導電率化させる工程と、を有することを特徴とする酸化物半導体デバイスの製造方法。
  4. 前記酸化物半導体を高導電率化させる工程で照射されるＸ線の最短波長が、０．１５ｎｍ以下であることを特徴とする請求項３記載の酸化物半導体デバイスの製造方法。
  5. 酸化物半導体を用いるデバイスの製造方法であって、
    基板上に、前記酸化物半導体を形成する工程と、
    前記酸化物半導体の所望の領域に粒子線を照射することで前記酸化物半導体を高導電率化させる工程と、を有することを特徴とする酸化物半導体デバイスの製造方法。
  6. 前記酸化物半導体を高導電率化させる工程で照射される粒子線が電子線であることを特徴とする請求項５記載の酸化物半導体デバイスの製造方法。
  7. 前記酸化物半導体を高導電率化させる工程で照射される粒子線の最短波長が、０．１５ｎｍ以下であることを特徴とする請求項５または６記載の酸化物半導体デバイスの製造方法。
  8. 前記デバイスが酸化物半導体チャネル電界効果トランジスタであり、前記高導電率化する領域が、前記電界効果トランジスタのチャネルに接するソースおよびドレインであることを特徴とする請求項１から７のいずれか１項に記載の酸化物半導体デバイスの製造方法。
  9. 前記酸化物半導体の所望の領域に光触媒を接触させる工程と、
    前記光触媒に該光触媒の光学的バンドギャップ以上のエネルギーを有する光を照射することで前記酸化物半導体を低導電率化させる工程と、を含むことを特徴とする請求項１記載の酸化物半導体デバイスの製造方法。
  10. 前記デバイスが酸化物半導体チャネル電界効果トランジスタであり、前記酸化物半導体を低導電率化させる領域が、前記電界効果トランジスタのソースとドレインの間に位置するチャネルであることを特徴とする請求項９記載の酸化物半導体デバイスの製造方法。
  11. 前記酸化物半導体を低導電率化させる工程で照射される光が紫外線であることを特徴とする請求項９または１０記載の酸化物半導体デバイスの製造方法。
  12. 前記光触媒が酸化チタンを含む物質であることを特徴とする請求項９から１１のいずれか１項に記載の酸化物半導体デバイスの製造方法。
  13. 前記光触媒が、基板上に所望の形状に加工して設置されている光触媒マスクであることを特徴とする請求項９から１２のいずれか１項に記載の酸化物半導体デバイスの製造方法。
  14. 前記酸化物半導体が亜鉛を構成元素のひとつとすることを特徴とする請求項３から１３のいずれか１項に記載の酸化物半導体デバイスの製造方法。
  15. 前記酸化物半導体がインジウムを構成元素のひとつとすることを特徴とする請求項３から１３のいずれか１項に記載の酸化物半導体デバイスの製造方法。
  16. 前記酸化物半導体がガリウムを構成元素のひとつとすることを特徴とする、請求項３から１３のいずれか１項に記載の酸化物半導体デバイスの製造方法。
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