JP3276930B2 - トランジスタ及び半導体装置 - Google Patents

トランジスタ及び半導体装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、トランジスタ及び
半導体装置に係り、特に、透明トランジスタと、透明ト
ランジスタを積層した半導体装置、及び、透明トランジ
スタを発光素子の駆動用又はメモリの読み書き用等に応
用した半導体装置に関する。なお、本発明において、説
明の簡略上、「透明」という概念には、「透明又は透光
性を有する」という概念が含まれるものとする。
【０００２】
【従来の技術】一般に、液晶表示デバイスの駆動用等の
トランジスタとしては、アモルファスシリコンや多結晶
シリコン等を用いた薄膜トランジスタが用いられてい
る。これらの材料は、可視光領域に光感度を有している
ので、光によりキャリアが生成されて抵抗が低下する。
そのため、光が照射されると、トランジスタが、オフ状
態に制御されているはずなのに、オン状態となってしま
う場合がある。そこで、トランジスタをオフ状態に持続
するために、従来では、金属被膜等の光の遮断層を用い
て、光によるキャリア抵抗の低下を防止している。
【０００３】
【発明が解決しようとする課題】一般に、液晶表示デバ
イスは、ノード型パソコン等に多く使用されており、省
エネルギー化、高輝度化及び小型化が求められている。
そのためには、単位画素に占める有効な表示部面積の割
合を向上させることが有効である。しかしながら、上述
のように、駆動用等のトランジスタでは、金属薄膜等の
光の遮断層が形成されるため、画素の面積割合（開口
率）が減少する。よって、輝度の明るい表示素子の開発
には、トランジスタの高性能化によるトランジスタ面積
の縮小、又は、バックライトの高輝度化が必要であっ
た。しかしながら、トランジスタの高性能化による対策
では、歩留まりの限界があり、コストが上昇することに
なる。また、バックライトを明るくすることによる対策
では、エネルギー消費量が多くなってしまう。
【０００４】本発明は、以上の点に鑑み、従来困難であ
った酸化亜鉛の配向制御や価電子制御が現在可能となっ
たため、酸化亜鉛等の透明チャネル層を用いた一部又は
全部が透明なトランジスタを提供することを目的とす
る。すなわち、本発明は、チャネル層（導電層）に透明
な酸化亜鉛等の材料を用いることにより、可視光領域に
光感度を有しないようにし、遮光層を形成する必要を無
くし、液晶表示デバイス等の表示部の面積割合を向上さ
せるようにしたトランジスタを提供することを目的とす
る。
【０００５】また、本発明は、透明トランジスタを、面
発光レーザやエレクトロルミネセンス素子等の発光素子
の駆動用、メモリ用等のように光デバイス分野での多様
な応用に用いることを目的とする。さらに、本発明は、
光遮断層を必要としない駆動回路だけでなく、透明な電
子素子として、各種の幅広い応用に用いた半導体装置を
提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明の第１の解決手段
によると、酸化亜鉛ＺｎＯ、酸化マグネシウム亜鉛Ｍｇ
ｘＺｎ１−ｘＯ、酸化カドミウム亜鉛ＣｄｘＺｎ１−ｘ
Ｏ、酸化カドミウムＣｄＯの内いずれかを用いた透明チ
ャネル層と、III族元素若しくはVII族元素若しくはＩ族
元素若しくはＶ族元素のいずれかをドープした若しくは
ドープしない導電性ＺｎＯ等の透明導電性材料、Ｉｎ２
Ｏ３若しくはＳｎＯ２若しくは（Ｉｎ−Ｓｎ）Ｏｘなど
の透明導電体、又は、透明でない電極材料を、その全部
又は一部に用いた、ソース及びドレイン及びゲートを備
えたトランジスタを提供する。
【０００７】本発明の第２の解決手段によると、III族
元素若しくはVII族元素をドープしたＺｎＯ等の透明ｎ
形半導体により形成されたエミッタ並びにコレクタ、又
は、ベースと、Ｉ族元素若しくはＶ族元素をドープした
ＺｎＯ等の透明ｐ形半導体により形成されたベース、又
は、エミッタ並びにコレクタと、III族元素若しくはVII
族元素若しくはＩ族元素のいずれかをドープした若しく
はドープしない導電性ＺｎＯ等の透明導電性材料、Ｉｎ
２Ｏ３若しくはＳｎＯ２若しくは（Ｉｎ−Ｓｎ）Ｏｘな
どの透明導電体、又は、透明でない電極材料を、その全
部又は一部に用い、前記ベース、エミッタ及びコレクタ
にそれぞれ形成された、ベース電極及びエミッタ電極及
びコレクタ電極を備えたトランジスタを提供する。
【０００８】さらに、本発明は、透明トランジスタを積
層とした半導体装置、発光素子及びメモリ等へ応用した
半導体装置を提供する。
【０００９】
【発明の実施の形態】（１）電解効果トランジスタ（Fi
eld Effect Transistor、ＦＥＴ） 図１に、本発明に係るトランジスタの第１の実施の形態
の断面図を示す。図１（Ａ）に示されるように、第１の
実施の形態のトランジスタは、ＦＥＴに関するものあ
り、チャネル層１１、ソース１２、ドレイン１３、ゲー
ト１４、ゲート絶縁層１５、基板１６を備える。基板１
６の上には、チャネル層１１が形成される。チャネル層
１１には、ゲート絶縁層１５、ソース１２及びドレイン
１３が形成される。ゲート絶縁層１５の上には、ゲート
１４が形成される。
【００１０】図１（Ｂ）には、第１の実施の形態の変形
例が示される。このトランジスタは、基板１６の上に、
チャネル層１１が形成される。さらに、チャネル層１１
には、ソース１２及びドレイン１３がオーミック接合に
より、ゲート１４がショットキー接合により、それぞれ
形成される。この例では、図１（Ａ）と比べてゲート絶
縁層１５がないため、ソース１２及びドレイン１３とゲ
ート１４との間は適当な隙間が設けられる。
【００１１】以下に各構成要素の材料について説明す
る。第１に、チャネル層１１は、透明な半導体で形成さ
れる。透明なチャネル層の材料としては、例えば、酸化
亜鉛ＺｎＯ、酸化マグネシウム亜鉛ＭｇｘＺｎ
１− ｘＯ、酸化カドミウム亜鉛ＣｄｘＺｎ１−ｘＯ、酸
化カドミウムＣｄＯ等のいずれかを用いることができ
る。これらの材料は、ｎ形、ｐ形、ドープ有り又はドー
プ無しのいずれのものでも良い。
【００１２】第２に、ソース１２、ドレイン１３又はゲ
ート１４は、各々の内、全部又は一部に透明電極が用い
られる。透明電極としては、例えば、III族元素（Ｂ，
Ａｌ，Ｇａ，Ｉｎ，Ｔｌ）、VII族元素（Ｆ，Ｃｌ，Ｂ
ｒ，Ｉ）、Ｉ族元素（Ｌｉ，Ｎａ，Ｋ，Ｒｂ，Ｃｓ）、
Ｖ族元素（Ｎ，Ｐ，Ａｓ，Ｓｂ，Ｂｉ）のいずれかをド
ープした導電性ＺｎＯ、又は各種元素をドープしない導
電性ＺｎＯ等の透明導電性材料が用いられる。ここで、
これらの元素をドープする場合、ドープ量は適宜設定す
ることができる（例えば、高濃度にｎ形をドープしたｎ
＋＋−ＺｎＯ等を用いることができるが、これに限定さ
れない）。さらに、ソース１２、ドレイン１３又はゲー
ト１４としては、その他に、Ｉｎ２Ｏ３、ＳｎＯ２、
（Ｉｎ−Ｓｎ）Ｏｘなどの透明導電体を用いることがで
きる。また、透明な材料以外にも、Ａｌ、Ｃｕ等の金属
や、高ドープした半導体ポリシリコン等の透明でない電
極材料を用いても良い。さらに、一部透明な材料を採用
し、一部透明でない材料を採用することもできる。
【００１３】第３に、ゲート絶縁層１５としては、例え
ば、１価の価数を取りうる元素又はＶ族元素をドープし
た絶縁性ＺｎＯ等の透明絶縁性材料が用いられる。１価
の価数を取りうる元素としては、例えば、Ｉ族元素（Ｌ
ｉ，Ｎａ，Ｋ，Ｒｂ，Ｃｓ）、Ｃｕ，Ａｇ，Ａｕ等があ
る。Ｖ族元素としては、Ｎ，Ｐ，Ａｓ，Ｓｂ，Ｂｉ等が
ある。ゲート絶縁層１５としては、その他にも、Ａｌ２
Ｏ３，ＭｇＯ，ＣｅＯ ２，ＳｃＡｌＭｇＯ４，Ｓｉ
Ｏ２、等の透明絶縁性酸化物を用いることができる。さ
らに、ビニール、プラスティック等の透明な絶縁体を用
いても良い。なお、ゲート絶縁層１５は、チャネル層１
１の材料と格子マッチングの良い高絶縁性の材料が好ま
しい。酸化亜鉛をチャネル層とした場合、例えば、Ｓｃ
ＡｌＭｇＯ４等が用いられる。これらは、全ての面内の
格子定数が１％以内で一致しており、相互にエピタキシ
ャル成長が可能である。また、ゲート絶縁層１５に、強
誘電性の材料を用いることにより、トランジスタ自体が
メモリ機能を有するようにすることもできる。強誘電性
の材料として、例えば、Ｚｎ１−ｘＬｉｘＯ、Ｚｎ１−
ｘ（ＬｉｙＭｇｘ−ｙ）Ｏ等を用いることができる。
【００１４】第４に、基板１６は、主に、絶縁性の材料
が用いられる。基板を透明とする場合、透明な材料とし
ては、例えば、ガラス、サファイア、プラスティック等
を用いることができる。また、基板は、用途によって
は、透明でない材料を用いても良い。例えば、液晶表示
画面等のように透明性が要求されるような用途には、透
明の基板を用いると良い。基板１６として、最も高性能
な材料のひとつとして、例えば、酸化亜鉛単結晶又はＳ
ｃＡｌＭｇＯ４単結晶を用いると、その基板上に透明チ
ャネル層１１又はソース１２並びにドレイン１３等をエ
ピタキシャル成長させることが可能である。サファイア
単結晶の基板上にも、若干の粒界は存在するものの、チ
ャネル層１１等をエピタキシャル成長が可能である。ま
た、ガラス基板上でも、面内の配向方位に任意性がある
ものの、膜厚方向には、配向制御が可能であり、表示素
子の駆動回路としては、十分な特性を示すことができ
る。
【００１５】図２に、本発明に係るトランジスタの第２
及び第３の実施の形態の断面図を示す。図２（Ａ）に示
される第２の実施の形態のトランジスタは、ＦＥＴに関
するもので、チャネル層２１、ソース２２、ドレイン２
３、ゲート２４、ゲート絶縁層２５、基板２６を備え
る。基板２６の上にソース２２及びドレイン２３が形成
される。これらを覆うように、チャネル層２１が形成さ
れる。チャネル層２１には、さらに、ゲート絶縁層２５
が形成される。ゲート絶縁層２５の上には、ゲート２４
が形成される。ここでは、ゲート２４、ゲート絶縁層２
５及びチャネル層２１が、ＭＩＳ構造となっている。
【００１６】図２（Ｂ）に、本発明に係るトランジスタ
の第３の実施の形態の断面図を示す。このトランジスタ
は、第２の実施の形態の変形であり、図２（Ａ）に示さ
れたトランジスタとは、ゲート絶縁層２５が形成されて
おらず、ゲート２４とチャネル層２１とがショットキー
接合の構造となっている。図２（Ａ）のようにゲート絶
縁層２５を有する場合は、ゲートの印加電圧の制限が少
ない。これに対し、図２（Ｂ）のようにゲート絶縁層２
５を有しない場合は、ゲート−ソース間及びゲート−ド
レイン間の絶縁耐圧が低くなる。また、この場合は、製
造プロセスは簡単となる。
【００１７】図３に、本発明に係るトランジスタの第４
の実施の形態の断面図を示す。第４の実施の形態のトラ
ンジスタは、ＦＥＴに関するものであり、チャネル層３
１、ソース３２、ドレイン３３、ゲート３４、ゲート絶
縁層３５、基板３６を備える。基板３６の上にチャネル
層３１が形成される。チャネル層３１には、ゲート絶縁
層３５が形成され、ゲート絶縁層３５の上には、ゲート
３４が形成される。ソース３２及びドレイン３３は、例
えば、ゲート絶縁層３５をマスクとする拡散又はイオン
注入等により、形成されることができる。また、この実
施例の変形としてゲート３４のサイズを適宜設定するこ
とにより、ゲート絶縁層３５を省略することもできる。
【００１８】なお、上述の第２〜第４の実施の形態にお
いて、各構成要素の材料は、第１の実施の形態で説明し
たものと同様である。
【００１９】（２）バイポーラトランジスタ 図４に、本発明に係るトランジスタの第５の実施の形態
の断面図を示す。第５の実施の形態のトランジスタは、
バイポーラトランジスタに関するもので、ベース４１、
エミッタ４２及びコレクタ４３、ベース電極４４、エミ
ッタ電極４５及びコレクタ電極４６、基板４７を備え
る。
【００２０】ｎｐｎ形トランジスタでは、エミッタ４２
及びコレクタ４３は、ｎ形透明半導体により形成され、
ベース４１はｐ形透明半導体により形成される。ベース
電極４４、エミッタ電極４５及びコレクタ電極４６は、
ベース４１、エミッタ４２及びコレクタ４３上にそれぞ
れ形成される。同様に、ｐｎｐ形トランジスタでは、括
弧内で示したように、エミッタ４２及びコレクタ４３
は、ｐ形透明半導体により形成され、ベース４１は、ｎ
形透明半導体により形成される。バイポーラトランジス
タは、ＦＥＴと比較して、大電流を流すことができるの
で、レーザ駆動等の大電流を必要とする場合等に、特に
有利である。
【００２１】以下に、各構成要素の材料について説明す
る。ｎ形透明半導体としては、例えばｎ形ＺｎＯが使用
される。ｎ形ＺｎＯは、例えば、III族元素（Ｂ，Ａ
ｌ，Ｇａ，Ｉｎ，Ｔｌ）、VII族元素（Ｆ，Ｃｌ，Ｂ
ｒ，Ｉ）をドープしたＺｎＯである。ｐ形透明半導体と
しては、例えばｐ形ＺｎＯが使用される。ｐ形ＺｎＯ
は、例えば、Ｉ族元素（Ｌｉ，Ｎａ，Ｋ，Ｒｂ，Ｃ
ｓ）、Ｖ族元素（Ｎ，Ｐ，Ａｓ，Ｓｂ，Ｂｉ）をドープ
したＺｎＯである。これらの各元素のドープ量は、素子
の寸法、厚さ、集積度、性能等に応じて適宜の量とする
ことができる。
【００２２】ベース電極４４、エミッタ電極４５及びコ
レクタ電極４６の材料は、第１の実施の形態で説明した
ソース１２、ドレイン１３又はゲート１４の材料と同様
である。すなわち、透明電極としては、例えば、III族
元素（Ｂ，Ａｌ，Ｇａ，Ｉｎ，Ｔｌ）、VII族元素
（Ｆ，Ｃｌ，Ｂｒ，Ｉ）、Ｉ族元素（Ｌｉ，Ｎａ，Ｋ，
Ｒｂ，Ｃｓ）のいずれかをドープした導電性ＺｎＯ、又
は各種元素をドープしない導電性ＺｎＯ等の透明導電性
材料が用いられる。ここで、これらの元素をドープする
場合、ドープ量は適宜設定することができる（例えば、
高濃度にｎ形をドープしたｎ＋＋−ＺｎＯ等を用いるこ
とができるが、これに限定されない）。さらに、ベース
電極４４、エミッタ電極４５及びコレクタ電極４６とし
ては、その他に、Ｉｎ２Ｏ３、ＳｎＯ２、（Ｉｎ−Ｓ
ｎ）Ｏｘなどの透明導電体を用いることができる。ま
た、透明な材料以外にも、Ａｌ、Ｃｕ等の金属や、高ド
ープした半導体ポリシリコン等の透明でない電極材料を
用いても良い。さらに、透明又は透明でない材料を、こ
れら電極の全部又は一部に適宜選択して用いることがで
きる。
【００２３】（３）積層形半導体装置 図５に、積層形半導体装置の断面図を示す。これは、一
例として、第１の実施の形態のトランジスタを積層した
場合を示す。すなわち、チャネル層１１、ソース１２、
ドレイン１３、ゲート１４、ゲート絶縁層１５及び基板
１６を備えたトランジスタの上に、さらに、第２のトラ
ンジスタが形成される。その際、第１のトランジスタと
第２のトランジスタの間には、絶縁層５７及び導電遮蔽
層５８が形成される。導電遮蔽層５８は、第１と第２の
トランジスタを電気的に遮蔽するものである。第２のト
ランジスタとしては、基板となる絶縁層５９が形成さ
れ、その上に、第２のソース５２、第２のドレイン５３
が形成される。さらに、これらを覆うように第２のチャ
ネル層５１が形成され、その上に、第２のゲート絶縁層
５５及び第２のゲート５４が形成される。
【００２４】絶縁層５７、５９の材料は、ゲート絶縁層
１５と同様のものでも良いし、透明基板１６と同様の他
の絶縁材料を用いても良い。導電遮蔽層５８の材料は、
ソース１２、ドレイン１３及びゲート１４等と同様のも
のを使用することができる。なお、絶縁層５７（又は５
９）を、チャネル層１１（又は、チャネル層１１とゲー
ト絶縁層１５）の厚さより十分厚くすることにより、導
電遮蔽層５８及び絶縁層５９（又は５７）を省略するこ
ともできる。トランジスタを積層する際は、チャネル層
１１、第２のチャネル層５１又は絶縁層５７等は、必要
に応じ適宜平坦化されると良い。なお、平坦化プロセス
が加わるとコスト増加の可能性があるので、これらの内
適宜の層のみを平坦化するようにしても良い。また、積
層するトランジスタの数は、必要に応じて適宜の個数重
ねることができる。また、上述の第１〜第５の実施の形
態のトランジスタを適宜選択して積層することができ
る。さらに、複数の種類のトランジスタを選択して混合
して積層しても良い。
【００２５】（４）発光素子への適用 図６（Ａ）及び（Ｂ）に、本発明に係るＦＥＴを発光素
子の駆動に適用した半導体装置の断面図及び回路図を示
す。図６（Ａ）の断面図のａ、ｂ及びｃは、図６（Ｂ）
の回路図のａ、ｂ及びｃに対応する。このデバイスで
は、チャネル層６１、ソース６２、ドレイン６３、ゲー
ト６４、ゲート絶縁層６５及び基板６６によりトランジ
スタが形成される。さらに、ドレイン６３の領域の上
に、半導体層６７が形成されることにより、ドレイン６
３と半導体層６７で発光部が形成される。また、ソース
電極６８、ゲート電極６９及び発光部電極６０が設けら
れている。発光部としては、ドレイン６３としてｎ形半
導体を使用した場合は、半導体層６７はｐ形半導体を用
いる。一方、ドレイン６３としてｐ形半導体を用いた場
合は、半導体層６７はｎ形半導体を用いる。
【００２６】半導体層６７に、ゲート６４と同様の透明
な半導体材料を用い、発光部電極６０に透明な電極材料
を用いることにより、発光部は、図において上方向に面
発光が可能となる。また、基板６６を透明な材料とする
ことにより、発光部は、図において下方向に面発光が可
能となる。さらに、発光領域が紫外線領域等であれば、
蛍光体を発光部の上又は下（すなわち、半導体層６７や
発光部電極６０の上、又は、基板６６の下）等に配置す
ることにより、可視光に変換することもできる。
【００２７】図７（Ａ）及び（Ｂ）に、本発明に係るバ
イポーラトランジスタを発光素子の駆動に適用した半導
体装置の断面図及び回路図を示す。図７（Ａ）の断面図
のａ、ｂ及びｃは、図７（Ｂ）の回路図のａ、ｂ及びｃ
に対応する。このデバイスでは、ベース７１、エミッタ
７２及びコレクタ７３、ベース電極７４及びコレクタ電
極７６、基板７７により、トランジスタが形成される。
さらに、エミッタ７２の領域の上に、半導体層７８が形
成されることにより、エミック７２と半導体層７８で発
光部が形成される。また、半導体層７８には、発光部電
極７９が形成される。エミッタ７２としてｎ形半導体を
使用した場合は、半導体層７８はｐ形半導体を用いる。
一方、エミッタ７２としてｐ形半導体を用いた場合は、
半導体層７８はｎ形半導体を用いる。
【００２８】半導体層７８に、ベース７１と同様の透明
な半導体材料を用い、発光部電極７９に透明な電極材料
を用いることにより、発光部は、図において上方向に面
発光が可能となる。また、基板７７等を透明な材料とす
ることにより、発光部は、図において下方向に面発光が
可能となる。さらに、発光領域が紫外線領域等であれ
ば、蛍光体を発光部の上又は下（すなわち、半導体層７
８や発光部電極７９の上、又は、基板７７の下）等に配
置することにより、可視光に変換することもできる。
【００２９】なお、第１〜第３の実施の形態のトランジ
スタについても、同様に、発光部を形成して駆動用とし
て組み合わせることができる。また、上述の説明では、
発光部の一部にソース若しくはドレイン（コレクタ若し
くはエミッタ）と連続した領域を使用したが、これに限
られず、ソース若しくはドレイン（コレクタ若しくはエ
ミッタ）と接続された他の半導体の領域を形成して、こ
れを発光部の一部として使用しても良い。また、発光部
は、発光ダイオードでもレーザダイオードでもよく、適
宜の発光デバイスを形成することができる。さらに、本
発明を適用すると、透明なトランジスタにより透明なＺ
ｎＯ発光素子を駆動することにより、全て透明な半導体
装置を作成することもできる。また、一部を透明とする
こともできる。
【００３０】さらに、発光部としては、多層反射膜や、
ダブルへテロ構造、面発光レーザ構造など、適宜の構成
を採用して組み合わせることができる。また、発光部及
びトランジスタを複数個マトリクス状に配列し、各発光
部を各々透明なトランジスタで駆動することにより、デ
ィスプレー、照明パネル、部分調光照明パネル等に適宜
応用することができる。
【００３１】（５）メモリへの適用 図８（Ａ）及び（Ｂ）に、本発明に係るＦＥＴをメモリ
素子の制御に適用したデバイスの断面図及び回路図を示
す。図８（Ａ）の断面図のａ、ｂ及びｃは、図８（Ｂ）
の回路図のａ、ｂ及びｃに対応する。このデバイスで
は、チャネル層８１、ソース８２、ドレイン８３、ゲー
ト８４、ゲート絶縁層８５及び基板８６によりトランジ
スタが形成される。ソース８２上には、これと同様の透
明導電性材料による導電層８８が形成される。さらに、
ドレイン８３の領域の上に、ゲート絶縁層８５を介して
半導体層又は導体層８７が形成され、これら構成要素に
より、コンデンサが形成される。ここでは、コンデンサ
の電極間絶縁体としてゲート絶縁層８５を用いている
が、これとは別の絶縁層を形成して使用しても良い。ま
た、コンデンサの電極としては、ドレイン又はソースと
連続した領域を用いても良いし、ドレイン又はソースと
接続されたその他の半導体領域又は導体領域を用いても
良い。コンデンサを形成する電極材料としては、透明材
料でも透明でない材料でもよく、一部透明材料を用いて
も良い。これら各層又は領域に対して適宜透明な材料を
用いることにより、全体又は一部が透明なメモリを作成
することができる。
【００３２】また、本発明に係るバイポーラトランジス
タを用いた場合にも、基板上に適宜コンデンサを形成す
ることにより、メモリへ応用することができる。すなわ
ち、例えば、上述の実施の形態のようなバイポーラトラ
ンジスタにおいて、コレクタ若しくはエミッタと連続し
た領域、又は、コレクタ若しくはエミッタと接続された
他の半導体若しくは導体の領域と、この領域上の絶縁層
と、絶縁層上の半導体層又は導体層とによりコンデンサ
を形成することができる。
【００３３】なお、メモリに応用する際は、トランジス
タ及びコンデンサをマトリクス状に配列し、各コンデン
サを各トランジスタで駆動することにより、メモリデバ
イスを実現することができる。
【００３４】（６）特性 図９に、本発明のトランジスタの特性図の一例を示す。
この図は、本発明の第１の実施の形態において、チャネ
ル層にＺｎＯを用いたＦＥＴについて、ドレイン電圧
（横軸）を変化させたときのドレイン電流（縦軸）の変
化の一例を示している。ここで、ＺｎＯチャネル層の厚
さ２００ｎｍ、ゲート絶縁層の厚さ１００ｎｍ、ゲート
長６００μｍ、ゲート幅２００μｍとした。ゲート電圧
ＶＧは、０Ｖ、−２Ｖ〜−８Ｖとした。
【００３５】（７）その他の応用 本発明のトランジスタは、発光素子、コンデンサ等の他
の素子と同一基板に作成することができる。また、本発
明のトランジスタを、同一種類又は違う種類にて複数形
成し、それらトランジスタ間の配線に透明材料を用いる
こともできる。トランジスタ又はこのトランジスタで駆
動される素子は、その一部又は全部を、適宜透明とする
ことができる。また、トランジスタの大きさ、厚さ、寸
法、などは、用途やプロセス等に応じて適宜設計するこ
とができる。ドープ量は、製造プロセス、デバイス性能
等、必要に応じて適宜設定することができる。
【００３６】また、透明ｎ形半導体、透明ｐ形半導体、
透明導電性材料及び透明絶縁性材料として、半導体をＺ
ｎＯをベースとして各元素をドープする例を述べたが、
これに限られるものではない。例えば、酸化亜鉛ＺｎＯ
以外にも、酸化マグネシウム亜鉛ＭｇｘＺｎ１−ｘＯ、
酸化カドミウム亜鉛ＣｄｘＺｎ１−ｘＯ、酸化カドミウ
ムＣｄＯ等適宜の透明材料をベースとして各元素をドー
プするようにしても良い。
【００３７】以上述べた他にも、本発明は、紫外光〜Ｘ
線領域の検出器を駆動して信号処理するトランジスタ、
酸素センサ、そのほか、音波、ＳＡＷ(Surface Acousti
c Wave)、圧電性を組み合わせたデバイスに応用するこ
とにより、一部又は全部が透明な半導体装置を実現する
ことができる。さらに、本発明は、自動車や家屋等の窓
ガラスや透明プラスティック板等に電子回路を作りつけ
ることができる。また、本発明は、コンピュータ周辺機
器、例えば、キーボード、タッチパネル、ポインティン
グデバイスに、透明にすることができる。透明であるこ
とにより、密かに作成したり、他から見にくいように作
成したり、また、デザイン面で斬新なものを提供したり
することができる。その他にも、本発明の応用範囲は、
非常に広範である。
【００３８】
【発明の効果】本発明によると、以上のように、酸化亜
鉛等の透明チャネル層を用いた一部又は全部が透明なト
ランジスタを提供することができる。すなわち、本発明
によると、チャネル層（導電層）に透明な酸化亜鉛等の
材料を用いることにより、可視光領域に光感度を有しな
いようになり、遮光層を形成する必要が無くなり、液晶
表示デバイス等の表示部の面積割合が向上するようにし
たトランジスタを提供することができる。
【００３９】また、本発明によると、透明トランジスタ
を、面発光レーザやエレクトロルミネセンス素子等の発
光素子の駆動用、メモリ用等のように光デバイス分野で
の多様な応用に用いることができる。さらに、本発明に
よると、光遮断層を必要としない駆動回路だけでなく、
透明な電子素子として、各種の幅広い応用に用いた半導
体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明に係るトランジスタの第１の実施の形態
の断面図。
【図２】本発明に係るトランジスタの第２及び第３の実
施の形態の断面図。
【図３】本発明に係るトランジスタの第４の実施の形態
の断面図。
【図４】本発明に係るトランジスタの第５の実施の形態
の断面図。
【図５】積層形半導体装置の断面図。
【図６】本発明に係るＦＥＴを発光素子の駆動に適用し
た半導体装置の断面図及び回路図。
【図７】本発明に係るバイポーラトランジスタを発光素
子の駆動に適用した半導体装置の断面図及び回路図。
【図８】本発明に係るＦＥＴをメモリ素子の制御に適用
したデバイスの断面図及び回路図。
【図９】本発明のトランジスタの特性図。
【符号の説明】
１１ チャネル層 １２ ソース １３ ドレイン １４ ゲート １５ ゲート絶縁層 １６ 基板
フロントページの続き (56)参考文献 特開 平９−199732（ＪＰ，Ａ) 特開 平７−114351（ＪＰ，Ａ) 特開 昭57−132191（ＪＰ，Ａ) 特開 昭63−121886（ＪＰ，Ａ) 特開 昭56−125868（ＪＰ，Ａ) 米国特許5744864（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 29/73 H01L 29/80 H01L 33/00 ＩＮＳＰＥＣ（ＤＩＡＬＯＧ) ＪＩＣＳＴファイル（ＪＯＩＳ) ＣＡ（ＳＴＮ)

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】酸化マグネシウム亜鉛ＭｇｘＺｎ
    １−ｘＯ、酸化カドミウム亜鉛ＣｄｘＺｎ１−ｘＯ、酸
    化カドミウムＣｄＯの内いずれかを用いた透明チャネル
    層と、 III族元素若しくはVII族元素若しくはＩ族元素若しくは
    Ｖ族元素のいずれかをドープした若しくはドープしない
    導電性ＺｎＯ等の透明導電性材料、Ｉｎ２Ｏ３若しくは
    ＳｎＯ２若しくは（Ｉｎ−Ｓｎ）Ｏｘなどの透明導電
    体、又は、透明でない電極材料を、その全部又は一部に
    用いた、ソース及びドレイン及びゲートを備えたトラン
    ジスタ。
  2. 【請求項２】前記透明チャネル層と前記ゲートとの間
    に、１価の価数を取りうる元素若しくはＶ族元素をドー
    プした絶縁性ＺｎＯ等の透明絶縁性材料、透明絶縁性酸
    化物、又は、透明絶縁体を用いたゲート絶縁層をさらに
    備えた請求項１に記載のトランジスタ。
  3. 【請求項３】前記透明チャネル層と前記ゲートとの間
    に、Ｚｎ１−ｘＬｉｘＯ又はＺｎ１−ｘ（ＬｉｙＭｇ
    ｘ−ｙ）Ｏ等の強誘電性の透明絶縁材料を用いたゲート
    絶縁層をさらに備え、前記ゲート絶縁層がメモリ機能を
    有することを特徴とする請求項１に記載のトランジス
    タ。
  4. 【請求項４】前記透明チャネル層が形成されるための透
    明な絶縁性基板をさらに備えた請求項１乃至３のいずれ
    かに記載のトランジスタ。
  5. 【請求項５】請求項１乃至４のいずれかに記載のトラン
    ジスタと、 前記トランジスタの前記ドレイン若しくはソースと連続
    した領域、又は、前記ドレイン若しくはソースと接続さ
    れた他の半導体の領域と、前記領域に接合された半導体
    層とにより形成される発光部を備えた半導体装置。
  6. 【請求項６】請求項１乃至４のいずれかに記載のトラン
    ジスタと、 前記トランジスタの前記ドレイン若しくはソースと連続
    した領域、又は、前記ドレイン若しくはソースと接続さ
    れた他の半導体若しくは導体の領域と、前記領域上の前
    記ゲート絶縁層若しくは他の絶縁層と、前記ゲート絶縁
    層若しくは前記他の絶縁層上の半導体層又は導体層とに
    より形成されるコンデンサを備えた半導体装置。
  7. 【請求項７】III族元素若しくはVII族元素をドープした
    酸化亜鉛ＺｎＯ、酸化マグネシウム亜鉛ＭｇｘＺｎ
    １−ｘＯ、酸化カドミウム亜鉛ＣｄｘＺｎ１−ｘＯ、酸
    化カドミウムＣｄＯの内いずれかを用いた透明ｎ形半導
    体により形成されたエミッタ並びにコレクタ、又は、ベ
    ースと、 Ｉ族元素若しくはＶ族元素をドープした酸化亜鉛Ｚｎ
    Ｏ、酸化マグネシウム亜鉛ＭｇｘＺｎ１−ｘＯ、酸化カ
    ドミウム亜鉛ＣｄｘＺｎ１−ｘＯ、酸化カドミウムＣｄ
    Ｏの内いずれかを用いた透明ｐ形半導体により形成され
    たベース、又は、エミッタ並びにコレクタと、 III族元素若しくはVII族元素若しくはＩ族元素のいずれ
    かをドープした若しくはドープしない導電性ＺｎＯ等の
    透明導電性材料、Ｉｎ２Ｏ３若しくはＳｎＯ２若しくは
    （Ｉｎ−Ｓｎ）Ｏｘなどの透明導電体、又は、透明でな
    い電極材料を、その全部又は一部に用い、前記ベース、
    エミッタ及びコレクタにそれぞれ形成された、ベース電
    極及びエミッタ電極及びコレクタ電極を備えたトランジ
    スタ。
  8. 【請求項８】請求項７に記載のトランジスタと、 前記トランジスタの前記コレクタ若しくはエミッタと連
    続した領域、又は、前記コレクタ若しくはエミッタと接
    続された他の半導体の領域と、前記領域に接合された半
    導体層とにより形成される発光部を備えた半導体装置。
  9. 【請求項９】請求項７に記載のトランジスタと、 前記トランジスタの前記コレクタ若しくはエミッタと連
    続した領域、又は、前記コレクタ若しくはエミッタと接
    続された他の半導体若しくは導体の領域と、前記領域上
    の絶縁層と、前記絶縁層上の半導体層又は導体層とによ
    り形成されるコンデンサを備えた半導体装置。
  10. 【請求項１０】請求項１乃至４、７のいずれかに記載の
    トランジスタを、１価の価数を取りうる元素若しくはＶ
    族元素をドープした絶縁性ＺｎＯ等の透明絶縁性材料、
    透明絶縁性酸化物、又は、透明絶縁体を用いた絶縁層を
    介して、複数個積層したことを特徴とする半導体装置。
  11. 【請求項１１】請求項１乃至４、７のいずれかに記載の
    トランジスタを複数備え、複数の前記トランジスタ間の
    配線の全部又は一部に、III族元素若しくはVII族元素若
    しくはＩ族元素若しくはＶ族元素のいずれかをドープし
    た若しくはドープしない導電性ＺｎＯ等の透明導電性材
    料、Ｉｎ２Ｏ３若しくはＳｎＯ２若しくは（Ｉｎ−Ｓ
    ｎ）Ｏｘなどの透明導電体、又は、透明でない電極材料
    を用いたことを特徴とする半導体装置。
  12. 【請求項１２】請求項１乃至４、７のいずれかに記載の
    トランジスタと、 III族元素若しくはVII族元素若しくはＩ族元素若しくは
    Ｖ族元素のいずれかをドープした若しくはドープしない
    導電性ＺｎＯ等の透明導電性材料、Ｉｎ２Ｏ３若しくは
    ＳｎＯ２若しくは（Ｉｎ−Ｓｎ）Ｏｘなどの透明導電体
    により形成されるインダクタを備えた半導体装置。
  13. 【請求項１３】請求項５又は８に記載の半導体装置を複
    数マトリクス状に配列し、各トランジスタにより発光部
    が駆動されるようにしたことを特徴とする半導体装置。
  14. 【請求項１４】請求項６又は９に記載の半導体装置を複
    数マトリクス状に配列し、各トランジスタによりコンデ
    ンサが駆動されるようにしたことを特徴とする半導体装
    置。
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