JP2012253219A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】オン電流が大きい半導体装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、単結晶シリコンからなり、上面が（１００）面であり、前記上面にトレンチが形成された基板と、少なくとも前記トレンチの内部に設けられたゲート電極と、前記基板における前記トレンチを挟む領域に形成されたソース・ドレイン領域と、前記基板と前記ゲート電極との間に設けられたゲート絶縁膜と、を備える。前記トレンチは、シリコンの（１００）面からなる底面、前記底面に接し、シリコンの（１１１）面からなる一対の斜面、及び前記斜面に接し、シリコンの（１１０）面からなる一対の側面により構成されており、前記ソース・ドレイン領域は、前記側面及び前記斜面に接し、前記底面の中央部には接していない。
【選択図】図１

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
近年、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）において、ソース・ドレイン間のリーク電流を抑制しつつ、微細化を図り、オン電流を増加させるために、ゲート電極の下部をシリコン基板の内部に埋め込んだリセス型トランジスタ（Recessed Channel Transistor：ＲＣＡＴ）が提案されている。そして、ＲＣＡＴにおいても、オン電流のより一層の増加が要求されている。
特開２００７−８１３９６号公報
本発明の目的は、オン電流が大きい半導体装置及びその製造方法を提供することである。
実施形態に係る半導体装置は、単結晶シリコンからなり、上面が（１００）面であり、前記上面にトレンチが形成された基板と、少なくとも前記トレンチの内部に設けられたゲート電極と、前記基板における前記トレンチを挟む領域に形成されたソース・ドレイン領域と、前記基板と前記ゲート電極との間に設けられたゲート絶縁膜と、を備える。前記トレンチは、シリコンの（１００）面からなる底面、前記底面に接し、シリコンの（１１１）面からなる一対の斜面、及び前記斜面に接し、シリコンの（１１０）面からなる一対の側面により構成されており、前記ソース・ドレイン領域は、前記側面及び前記斜面に接し、前記底面の中央部には接していない。
実施形態に係る半導体装置の製造方法は、単結晶シリコンからなり、上面がシリコンの（１００）面である基板上に、開口部が形成されたマスク膜を形成する工程と、前記マスク膜をマスクとして、アルカリ性のエッチング液を用いてウェットエッチングを施すことにより、シリコンの（１００）面からなる底面、前記底面に接し、シリコンの（１１１）面からなる一対の斜面、及び、前記斜面に接し、シリコンの（１１０）面からなる一対の側面から構成されるトレンチを形成する工程と、前記底面上、前記斜面上及び前記側面上にゲート絶縁膜を形成する工程と、少なくとも前記トレンチの内部にゲート電極を形成する工程と、前記基板における前記トレンチを挟む領域に不純物を注入する工程と、前記不純物を拡散させて、前記側面及び前記斜面に接し、前記底面の中央部には接しないソース・ドレイン領域を形成する工程と、を備える。
実施形態に係る半導体装置を例示する斜視断面図である。 実施形態に係る半導体装置を例示する断面図である。 （ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。 （ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。 （ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示する斜視断面図であり、
図２は、本実施形態に係る半導体装置を例示する断面図である。
なお、図１においては、図示の便宜上、ゲート電極は省略している。
図１及び図２に示すように、本実施形態に係る半導体装置１においては、シリコン基板１０が設けられている。シリコン基板１０は単結晶シリコンからなり、シリコン基板１０の上面１０ａはシリコンの（１００）面である。シリコン基板１０の上層部分には、一方向にライン状に延びる複数本の素子分離絶縁体（ＳＴＩ）１１が埋め込まれている。素子分離絶縁体１１は、例えばシリコン酸化物等の絶縁材料からなり、周期的に配列されている。素子分離絶縁体１１により、シリコン基板１０の上層部分が複数本のアクティブエリア１２に分断されている。すなわち、素子分離絶縁体１１とアクティブエリア１２とは交互に周期的に配列されている。
以下、シリコン基板１０の上面１０ａに対して平行な方向のうち、素子分離絶縁体１１及びアクティブエリア１２が延びる方向を「ＡＡ方向」といい、素子分離絶縁体１１及びアクティブエリア１２の配列方向を「ゲート方向」という。また、上面１０ａに対して垂直な方向を「上下方向」という。ＡＡ方向、ゲート方向、上下方向は、相互に直交している。
シリコン基板１０の上面１０ａには、ゲート方向に延びるトレンチ１３が複数本形成されている。トレンチ１３は、複数本の素子分離絶縁体１１及び複数本のアクティブエリア１２にわたって形成されている。
トレンチ１３のうち、アクティブエリア１２内に位置する部分の形状は、ゲート方向に延びる略六角柱形である。ＡＡ方向及び上下方向に対して平行な断面において、アクティブエリア１２内に位置するトレンチ１３の形状は、概ね、長方形から下側の２ヶ所の角部を切り落とした六角形である。すなわち、トレンチ１３は、１つの底面１３ａ、底面１３ａに接した一対の斜面１３ｂ、及び斜面１３ｂに接した一対の側面１３ｃによって構成されている。底面１３ａはシリコンの（１００）面によって構成されており、斜面１３ｂはシリコンの（１１１）面によって構成されており、側面１３ｃはシリコンの（１１０）面によって構成されている。底面１３ａと斜面１３ｂとのなす角度θは、５５°である。
一方、トレンチ１３のうち、素子分離絶縁体１１内に位置する部分の形状は、ゲート方向に延びる略四角柱形である。ＡＡ方向及び上下方向に対して平行な断面において、素子分離絶縁体１１内に位置するトレンチ１３の形状は、長方形又は上辺が下辺よりも長い台形である。トレンチ１３において、素子分離絶縁体１１内に位置する部分の幅、すなわち、ＡＡ方向における長さは、アクティブエリア１２内に位置する部分の幅よりも長い。また、トレンチ１３において、素子分離絶縁体１１内に位置する部分の深さ、すなわち、上下方向における長さは、アクティブエリア１２内に位置する部分の深さと略等しい。
トレンチ１３におけるアクティブエリア１２内に位置する部分の内面上には、例えばシリコン酸化物からなるゲート絶縁膜１５が形成されている。また、トレンチ１３の内部及び上方には、ゲート電極１６が設けられている。ゲート電極１６には、例えば、不純物が導入されたポリシリコンからなる下部１７と、金属、例えばタングステンからなる上部１８とが設けられている。上部１８は、シリコン基板１０の上面１０ａよりも上方に設けられている。このように、ゲート絶縁膜１５は、シリコン基板１０とゲート電極１６との間に配置されている。
また、ゲート絶縁膜１５の膜厚は位置によって異なっており、底面１３ａ上に形成された部分１５ａは相対的に薄く、斜面１３ｂ上に形成された部分１５ｂは部分１５ａよりも厚く、側面１３ｃ上に形成された部分１５ｃは部分１５ｂよりも厚い。一例を挙げると、ゲート絶縁膜１５の部分１５ｂの膜厚は部分１５ａの膜厚の約１．１５倍であり、部分１５ｃの膜厚は部分１５ａの膜厚の約１．５０倍である。
シリコン基板１０のアクティブエリア１２におけるトレンチ１３に挟まれた部分及びその直下域には、ソース・ドレイン領域２１が形成されている。換言すれば、ソース・ドレイン領域２１は、シリコン基板１０におけるトレンチ１３を挟む領域に形成されている。ソース・ドレイン領域２１の導電形は例えばｎ形であり、不純物として例えばリンが含有されている。ソース・ドレイン領域２１は、トレンチ１３の側面１３ｃ及び斜面１３ｂに接しているが、底面１３ａのＡＡ方向中央部には接していない。なお、ソース・ドレイン領域２１は、底面１３ａの全領域に接していないことが好ましい。また、ソース・ドレイン領域２１は、斜面１３ｂの下部に接していなくてもよい。アクティブエリア１２におけるソース・ドレイン領域２１を除く部分は、導電形が例えばｐ形のチャネル領域となっている。
シリコン基板１０におけるトレンチ１３の斜面１３ｂの下部に接した部分には、不純物拡散領域２２が形成されている。不純物拡散領域２２には、ソース・ドレイン領域２１に含有された不純物とは異なる種類の不純物が含有されている。不純物拡散領域２２に含有されている不純物は、例えば、シリコンの導電性に実質的に影響を及ぼさないような不純物であり、例えば、炭素である。なお、炭素の替わりにフッ素又はボロンが含有されていてもよい。不純物拡散領域２２は、トレンチ１３の斜面１３ｂの上部、側面１３ｃ及び底面１３ａには接していない。
次に、本実施形態に係る半導体装置の製造方法について説明する。
図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
なお、図３（ａ）は、ゲート方向及び上下方向に対して平行な断面を示している。図３（ｂ）〜図５（ｃ）は、ＡＡ方向及び上下方向に対して平行な断面を示している。
先ず、図３（ａ）に示すように、単結晶シリコンからなり、上面１０ａが（１００）面によって構成されるシリコン基板１０を用意する。次に、シリコン基板１０の上面１０ａにＡＡ方向に延びる複数本のトレンチ３１を形成する。次に、トレンチ３１内にシリコン酸化物を埋め込むことにより、素子分離絶縁体１１を形成する。これにより、シリコン基板１０の上層部分が素子分離絶縁体１１によって複数本のアクティブエリア１２に分断される。
次に、図３（ｂ）に示すように、シリコン基板１０上に、アルカリ性のエッチング液に対して耐性があり、シリコン及びシリコン酸化物に対してエッチング選択比がとれる材料、例えば、シリコン窒化物を堆積させることにより、マスク膜３２を形成する。なお、マスク膜３２においては、シリコン窒化膜上に他の膜が積層されていてもよい。また、マスク膜３２は、シリコン窒化物以外の材料によって形成されていてもよい。
次に、マスク膜３２上にレジスト膜を成膜し、リソグラフィ法によってパターニングすることにより、レジストパターン３３を形成する。レジストパターン３３においては、トレンチ１３を形成する予定の領域に、ライン状の開口部３３ａを形成する。次に、レジストパターン３３をマスクとしてマスク膜３２をエッチングする。
これにより、図３（ｃ）に示すように、マスク膜３２において、レジストパターン３３の開口部３３ａの直下域に、開口部３２ａが形成される。このようにして、シリコン基板１０上に、ゲート方向に延びるライン状の開口部３２ａが形成されたマスク膜３２が形成される。
次に、マスク膜３２をマスクとして、ＲＩＥ（reactive ion etching：反応性イオンエッチング）等のドライエッチングを行う。これにより、シリコン基板１０における開口部３２ａの直下域に相当する部分が選択的に除去されて、シリコン基板１０の上面１０ａにトレンチ１３が形成される。この段階では、ＡＡ方向及び上下方向に対して平行な断面におけるトレンチ１３の形状は、略四角形である。また、トレンチ１３における素子分離絶縁体１１内に位置する部分は、アクティブエリア１２内に位置する部分よりも浅い。次に、アッシングを行い、トレンチ１３におけるアクティブエリア１２内に位置する部分の内面上に、シリコン酸化膜３４を形成する。次に、例えば、ＳＨ（硫酸と過酸化水素水の混合液）とＮＣ２（New Clean 2）を用いて、洗浄する。ＮＣ２は、ＴＭＹ（トリメチル−２ヒドロキシエチルアンモニウムハイドロオキサイド）と過酸化水素水の混合液であり、アルカリ性である。次に、不純物をイオン注入して、アクティブエリア１２にチャネル領域（図示せず）を形成する。
次に、図４（ａ）に示すように、マスク膜３２をマスクとし、不純物、例えば、炭素、フッ素又はボロン、例えば炭素を、シリコン酸化膜３４を介してシリコン基板１０の上層部分にイオン注入する。これにより、シリコン基板１０におけるトレンチ１３の底面１３ａに接する部分に、例えば炭素が含有された不純物拡散領域２２が形成される。
次に、図４（ｂ）に示すように、ＤＨＦ（diluted hydrofluoric acid：希フッ酸）によるウェット処理を行う。これにより、シリコン酸化膜３４が除去される。このとき、トレンチ１３における素子分離絶縁体１１（図３（ａ）参照）内に形成された部分がエッチングされて、幅が広がると共に深さが深くなる。この結果、トレンチ１３における素子分離絶縁体１１内に形成された部分は、アクティブエリア１２内に形成された部分と比較して、幅がより広く、深さがほぼ同じになる。
次に、マスク膜３２をマスクとして、アルカリ性のエッチング液を用いてウェットエッチングを施す。エッチング液には例えば、温度が７５℃のＮＣ２を使用する。なお、アルカリ性のエッチング液として、ＮＣ２、すなわち、Ｈ２Ｏ２（過酸化水素水）及びＴＭＹの混合液の他に、ＫＯＨ（水酸化カリウム）、ＴＭＡＨ（テトラメチルアンモニアハイドロオキサイド）、ＥＤＰ（エチレンジアミンピロカテコール）、並びに、Ｎ２Ｈ４−Ｈ２Ｏ（水和ヒドラジン）からなる群より選択された１種の薬液を含むエッチング液を使用してもよい。これにより、トレンチ１３の内面におけるシリコン基板１０の露出部分を更に除去する。
このエッチングは、シリコンの結晶方位に応じてエッチング速度が異なる異方性エッチングとなる。この結果、トレンチ１３に、シリコンの（１００）面からなる底面１３ａ、底面１３ａに接し、シリコンの（１１１）面からなる一対の斜面１３ｂ、及び、斜面１３ｂに接し、シリコンの（１１０）面からなる一対の側面１３ｃが形成される。底面１３ａと斜面１３ｂとのなす角度θは５５°となる。また、このとき、トレンチ１３の底面１３ａは不純物拡散領域２２を突き抜ける。これにより、不純物拡散領域２２は、トレンチ１３の底面１３ａの直下域には存在しなくなり、斜面１３ｂの下部に接する部分にのみ残留する。
次に、図４（ｃ）に示すように、例えば、温度が６５℃のＨ３ＰＯ４−ＮＣ２を用いてウェット処理を行い、マスク膜３２を除去する。
次に、例えば酸化雰囲気中で熱処理を施すことにより、シリコン基板１０の露出部分に熱酸化膜を形成する。これにより、トレンチ１３におけるアクティブエリア１２内に位置する部分の内面上に、シリコン酸化物からなるゲート絶縁膜１５が形成される。このとき、シリコン基板１０の結晶面によって熱酸化の速度が異なるため、ゲート絶縁膜１５の膜厚が部分毎に異なる。すなわち、シリコンの（１００）面によって構成される底面１３ａ上に形成された部分１５ａは相対的に薄くなる。また、シリコンの（１１１）面によって構成される斜面１３ｂ上に形成された部分１５ｂは、部分１５ａよりも厚くなり、例えば、部分１５ａの約１．１５倍となる。更に、シリコンの（１１０）面によって構成される側面１３ｃ上に形成された部分１５ｃは、部分１５ｂよりも厚くなり、例えば、部分１５ａの約１．５０倍となる。
次に、図５（ａ）に示すように、全面に不純物を導入したポリシリコンを堆積させる。このポリシリコンは、トレンチ１３内に埋め込まれると共に、シリコン基板１０上に堆積される。次に、ポリシリコン膜上に金属、例えばタングステンを堆積させて、金属膜を形成する。次に、金属膜上に、トレンチ１３の直上域を覆うマスク膜（図示せず）を形成する。次に、このマスク膜をマスクとしてエッチングを施し、金属膜及びポリシリコン膜を選択的に除去する。これにより、トレンチ１３の内部及び上方に、ゲート電極１６が形成される。ゲート電極１６の下部１７はポリシリコンからなり、上部１８はタングステン等の金属からなる。
次に、図５（ｂ）に示すように、ゲート電極１６をマスクとして、不純物、例えば、リンをイオン注入する。このとき、イオン注入の深さは、トレンチ１３の深さと同程度とする。これにより、シリコン基板１０内において、トレンチ１３を挟む領域に、不純物注入領域３５が形成される。不純物注入領域３５は、トレンチ１３の側面１３ｃに接し、斜面１３ｂ及び底面１３ａには接しない。この結果、不純物注入領域３５とトレンチ１３の底面１３ａとの間には、斜面１３ｂの存在により、一定のオフセットＡが設定される。
次に、図５（ｃ）に示すように、熱処理を行う。この熱処理は、例えば温度を１０００℃とし、時間を１２秒間とする。これにより、不純物注入領域３５に含まれる不純物が拡散すると共に活性化して、ソース・ドレイン領域２１が形成される。このとき、不純物はトレンチ１３の下部を回り込むように拡散するが、不純物注入領域３５と底面１３ａとの間にはオフセットＡが設けられており、また、不純物拡散領域２２が拡散防止領域として機能し、注入された不純物（例えばリン）の拡散を抑制するため、不純物はトレンチ１３の底面１３ａには到達しない。従って、ソース・ドレイン領域２１は、トレンチ１３の側面１３ｃ及び斜面に接し、底面１３ａには接しない。
但し、不純物の拡散長は、製造条件によってある程度ばらつくため、ソース・ドレイン領域２１とトレンチ１３との相対的な位置関係もばらつく可能性がある。この場合であっても、ソース・ドレイン領域２１が底面１３ａのＡＡ方向中央部に接することにより、トレンチ１３の両側に形成されたソース・ドレイン領域２１同士が接触しなければよく、ソース・ドレイン領域２１が底面１３ａのＡＡ方向両端部に接してもよい。逆に、ソース・ドレイン領域２１は、側面１３ｃ及び斜面１３ｂの上部にのみ接し、斜面１３ｂの下部及び底面１３ａには接していなくてもよい。
次に、通常の方法により、シリコン基板１０上に上部配線構造を形成する。このようにして、図１及び図２に示す半導体装置１が製造される。
次に、本実施形態の作用効果について説明する。
本実施形態に係る半導体装置１においては、トレンチ１３の内部及び上方にゲート電極１６が設けられており、ゲート電極１６の両側にソース・ドレイン領域２１が形成されている。これにより、シリコン基板１０におけるゲート電極１６の直下域がチャネル領域となり、リセス型トランジスタ（ＲＣＡＴ）が構成される。
そして、本実施形態においては、トレンチ１３が底面１３ａ、斜面１３ｂ及び側面１３ｃによって構成されている。このため、ゲート電極１６の最下部において、ゲート電極１６の幅が狭くなる。この結果、チャネル長Ｌ（図２参照）を短くすることができる。例えば、チャネル長Ｌを、ＡＡ方向における底面１３ａの長さと同程度にすることができる。これにより、リセス型トランジスタのオン電流を大きくすることができる。
また、本実施形態においては、ゲート絶縁膜１５の厚さが部分毎に異なっており、トレンチ１３の斜面１３ｂ上に形成された部分１５ｂは、底面１３ａ上に形成された部分１５ａよりも厚く、側面１３ｃ上に形成された部分１５ｃは、部分１５ｂよりも厚い。これにより、半導体装置１の駆動時において電界が集中するゲート電極１６の角部を、厚いゲート絶縁膜１５によって覆うことができる。この結果、半導体装置１の耐圧を向上させることができる。
更に、本実施形態に係る半導体装置の製造方法においては、図４（ｂ）に示す工程において、アルカリ性のエッチング液を用いてシリコン基板１０をエッチングすることにより、シリコンの結晶方位によるエッチングの異方性を利用して、トレンチ１３に底面１３ａ、斜面１３ｂ及び側面１３ｃを形成することができる。すなわち、トレンチ１３を所定の形状に再現性良く加工することができる。これにより、半導体装置１の特性を安定させることができる。
更にまた、本実施形態においては、図５（ｂ）に示す工程において、ソース・ドレイン領域２１に添加するための不純物を、シリコン基板１０における側面１３ｃ間の部分に注入している。これにより、不純物注入領域３５をチャネル領域となる予定の領域、すなわち、トレンチ１３の底面１３ａの直下域から自己整合的に離隔させることができる。そして、図５（ｃ）に示す工程において、熱処理を行って不純物を拡散させることにより、ソース・ドレイン領域２１を形成している。従って、不純物を、チャネル領域となる予定の領域から離隔した領域から拡散させることができる。この結果、チャネル長Ｌを短く設計しても、ゲート電極１６の両側に形成された２つのソース・ドレイン領域２１が接触することを防止できる。なお、ソース・ドレイン領域同士の接触を回避するためには、トレンチ１３の下部を膨らませることも考えられる。しかしながら、この場合は、チャネル長が長くなり、オン電流が小さくなってしまう。
更にまた、本実施形態においては、図４（ａ）に示す工程において、トレンチ１３の直下域に炭素を注入して不純物拡散領域２２を形成し、図４（ｂ）に示す工程において、トレンチ１３の内面を更にエッチングすることにより、不純物拡散領域２２をトレンチ１３の斜面１３ｂに接する領域のみに残留させている。そして、図５（ａ）に示す工程において、リン等の不純物をトレンチ１３と同程度の深さに注入し、図５（ｂ）に示す工程において、この不純物を拡散させている。これにより、不純物拡散領域２２においては、リン等の不純物の拡散が炭素によって抑制される。すなわち、リン等の不純物の拡散が、不純物拡散領域２２において停止する。この結果、ソース・ドレイン領域２１がトレンチ１３の底面１３ａの直下域まで回り込むことを確実に防止することができ、ソース・ドレイン領域２１の形状の再現性が向上する。これにより、半導体装置１の特性が安定する。
なお、本実施形態においては、図３（ｂ）に示す工程において、リセス処理を行ってトレンチ１３を形成した後、図５（ｂ）に示す工程において、不純物のイオン注入を行ってソース・ドレイン領域２１を形成した。しかしながら、リセス処理の前に、不純物をイオン注入してもよい。これにより、トレンチ１３が細くなった場合においても、不純物を確実に注入することができると共に、不純物を注入した後に過度に拡散することを抑制でき、ソース・ドレイン領域２１の形状の制御性を高めることができる。
以上説明した実施形態によれば、オン電流が大きい半導体装置及びその製造方法を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
１：半導体装置、１０：シリコン基板、１０ａ：上面、１１：素子分離絶縁体、１２：アクティブエリア、１３：トレンチ、１３ａ：底面、１３ｂ：斜面、１３ｃ：側面、１５：ゲート絶縁膜、１５ａ、１５ｂ、１５ｃ：部分、１６：ゲート電極、１７：下部、１８：上部、２１：ソース・ドレイン領域、２２：不純物拡散領域、３１：トレンチ、３２：マスク膜、３２ａ：開口部、３３：レジストパターン、３３ａ：開口部、３４：シリコン酸化膜、３５：不純物注入領域、Ａ：オフセット、Ｌ：チャネル長、θ：トレンチの底面と斜面とがなす角度

Claims (13)

  1. 単結晶シリコンからなり、上面が（１００）面であり、前記上面にトレンチが形成された基板と、
    少なくとも前記トレンチの内部に設けられたゲート電極と、
    前記基板における前記トレンチを挟む領域に形成されたソース・ドレイン領域と、
    前記基板と前記ゲート電極との間に設けられたゲート絶縁膜と、
    を備え、
    前記トレンチは、シリコンの（１００）面からなる底面、前記底面に接し、シリコンの（１１１）面からなる一対の斜面、及び前記斜面に接し、シリコンの（１１０）面からなる一対の側面により構成されており、
    前記ソース・ドレイン領域は、前記側面及び前記斜面に接し、前記底面の中央部には接していないことを特徴とする半導体装置。
  2. 前記基板における前記斜面の下部に接した領域に形成され、前記ソース・ドレイン領域に含有される不純物とは異なる種類の不純物を含有した不純物拡散領域をさらに備えたことを特徴とする請求項１記載の半導体装置。
  3. 前記不純物拡散領域に含有される前記不純物は、炭素であることを特徴とする請求項２記載の半導体装置。
  4. 前記ゲート絶縁膜における前記側面上に設けられた部分は、前記ゲート絶縁膜における前記底面上に設けられた部分よりも厚いことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記ゲート絶縁膜における前記側面上に設けられた部分は、前記ゲート絶縁膜における前記斜面上に設けられた部分よりも厚く、前記ゲート絶縁膜における前記斜面上に設けられた部分は、前記ゲート絶縁膜における前記底面上に設けられた部分よりも厚いことを特徴とする請求項４記載の半導体装置。
  6. 前記基板の上層部分に埋め込まれ、一方向に延び、前記上層部分を複数本のアクティブエリアに分断する複数本の素子分離絶縁体をさらに備え、
    前記トレンチは、前記アクティブエリア及び前記素子分離絶縁体の配列方向に延び、前記複数本のアクティブエリア及び前記複数本の素子分離絶縁体にわたって形成されていることを特徴とする請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記トレンチにおける前記素子分離絶縁体内に形成された部分の幅は、前記トレンチにおける前記アクティブエリア内に形成された部分の幅よりも広いことを特徴とする請求項６記載の半導体装置。
  8. 単結晶シリコンからなり、上面がシリコンの（１００）面である基板上に、開口部が形成されたマスク膜を形成する工程と、
    前記マスク膜をマスクとして、アルカリ性のエッチング液を用いてウェットエッチングを施すことにより、シリコンの（１００）面からなる底面、前記底面に接し、シリコンの（１１１）面からなる一対の斜面、及び、前記斜面に接し、シリコンの（１１０）面からなる一対の側面から構成されるトレンチを形成する工程と、
    前記底面上、前記斜面上及び前記側面上にゲート絶縁膜を形成する工程と、
    少なくとも前記トレンチの内部にゲート電極を形成する工程と、
    前記基板における前記トレンチを挟む領域に不純物を注入する工程と、
    前記不純物を拡散させて、前記側面及び前記斜面に接し、前記底面の中央部には接しないソース・ドレイン領域を形成する工程と、
    を備えたことを特徴とする半導体装置の製造方法。
  9. 前記ウェットエッチングの前に、前記マスク膜をマスクとしてドライエッチングを行う工程をさらに備えたことを特徴とする請求項８記載の半導体装置の製造方法。
  10. 前記ドライエッチングを行う工程の後、前記ウェットエッチングを行う工程の前に、
    前記底面に前記ソース・ドレイン領域に含有される不純物とは異なる種類の不純物を注入する工程をさらに備えたことを特徴とする請求項９記載の半導体装置の製造方法。
  11. 前記異なる種類の不純物として、炭素を注入することを特徴とする請求項１０記載の半導体装置の製造方法。
  12. 前記アルカリ性のエッチング液は、過酸化水素水及びＴＭＹの混合液、水酸化カリウム、テトラメチルアンモニアハイドロオキサイド、エチレンジアミンピロカテコール、並びに、水和ヒドラジンからなる群より選択された１種の薬液を含むことを特徴とする請求項８〜１１のいずれか１つに記載の半導体装置の製造方法。
  13. 前記トレンチを挟む領域に不純物を注入する工程は、前記ゲート電極をマスクとして行うことを特徴とする請求項８〜１２のいずれか１つに記載の半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108574243A (zh) * 2017-03-09 2018-09-25 矢崎总业株式会社 电气接线箱以及线束
US12010843B2 (en) 2013-09-10 2024-06-11 Kioxia Corporation Non-volatile storage device

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2010119789A1 (ja) * 2009-04-13 2012-10-22 ローム株式会社 半導体装置および半導体装置の製造方法
US20140093993A1 (en) * 2012-10-01 2014-04-03 Justin PAYNE Device of monolithically integrated optoelectrics
CN106876446B (zh) * 2017-03-23 2024-05-10 深圳基本半导体有限公司 一种大功率槽栅门级t-mosfet结构设计
JP2019079833A (ja) * 2017-10-19 2019-05-23 トヨタ自動車株式会社 スイッチング素子とその製造方法
CN108511518B (zh) * 2018-03-09 2024-02-06 长鑫存储技术有限公司 晶体管及其形成方法、半导体器件
CN113228240B (zh) 2018-10-31 2024-08-09 浜松光子学株式会社 镶嵌配线构造、致动装置、和镶嵌配线构造的制造方法
CN119993837A (zh) * 2018-10-31 2025-05-13 浜松光子学株式会社 半导体基板的制造方法、镶嵌配线结构的制造方法、半导体基板和镶嵌配线结构
US11637138B2 (en) * 2021-02-26 2023-04-25 Omnivision Technologies, Inc. Tilted transfer gate for advanced CMOS image sensor

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5898927A (ja) * 1981-12-09 1983-06-13 Hitachi Ltd シリコン基板のエツチング方法
JPS63197375A (ja) * 1987-02-12 1988-08-16 Matsushita Electric Ind Co Ltd Ｍｏｓ型半導体装置及びその製造方法
JPH02262375A (ja) * 1989-04-03 1990-10-25 Toshiba Corp 半導体装置
JPH0878533A (ja) * 1994-08-31 1996-03-22 Nec Corp 半導体装置及びその製造方法
JPH10125916A (ja) * 1996-10-24 1998-05-15 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2000082813A (ja) * 1998-06-25 2000-03-21 Toshiba Corp Ｍｉｓ型半導体装置およびその製造方法
WO2004068588A1 (ja) * 2003-01-31 2004-08-12 Fujitsu Limited 半導体装置及びその製造方法
JP2007019513A (ja) * 2005-07-06 2007-01-25 Infineon Technologies Ag 埋め込みゲートを有する半導体装置及びその製造方法
JP2007200980A (ja) * 2006-01-24 2007-08-09 Fuji Electric Device Technology Co Ltd 半導体装置とその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3493903B2 (ja) * 1995-09-29 2004-02-03 株式会社デンソー 半導体装置
US5808340A (en) * 1996-09-18 1998-09-15 Advanced Micro Devices, Inc. Short channel self aligned VMOS field effect transistor
KR100641365B1 (ko) 2005-09-12 2006-11-01 삼성전자주식회사 최적화된 채널 면 방위를 갖는 모스 트랜지스터들, 이를구비하는 반도체 소자들 및 그 제조방법들

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5898927A (ja) * 1981-12-09 1983-06-13 Hitachi Ltd シリコン基板のエツチング方法
JPS63197375A (ja) * 1987-02-12 1988-08-16 Matsushita Electric Ind Co Ltd Ｍｏｓ型半導体装置及びその製造方法
JPH02262375A (ja) * 1989-04-03 1990-10-25 Toshiba Corp 半導体装置
JPH0878533A (ja) * 1994-08-31 1996-03-22 Nec Corp 半導体装置及びその製造方法
JPH10125916A (ja) * 1996-10-24 1998-05-15 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2000082813A (ja) * 1998-06-25 2000-03-21 Toshiba Corp Ｍｉｓ型半導体装置およびその製造方法
WO2004068588A1 (ja) * 2003-01-31 2004-08-12 Fujitsu Limited 半導体装置及びその製造方法
JP2007019513A (ja) * 2005-07-06 2007-01-25 Infineon Technologies Ag 埋め込みゲートを有する半導体装置及びその製造方法
JP2007200980A (ja) * 2006-01-24 2007-08-09 Fuji Electric Device Technology Co Ltd 半導体装置とその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12010843B2 (en) 2013-09-10 2024-06-11 Kioxia Corporation Non-volatile storage device
US12324155B2 (en) 2013-09-10 2025-06-03 Kioxia Corporation Non-volatile storage device
CN108574243A (zh) * 2017-03-09 2018-09-25 矢崎总业株式会社 电气接线箱以及线束

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