JPS63197375A - Ｍｏｓ型半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はＭＯＳ型半導体装置の製造方法に関するもので
あり、シリコン・ゲートの如き自己整合プロセスの、よ
り改善された方法を提供することを目的としたものであ
る。

従来の技術 従来の自己整合プロセスは平坦な半導体基板上にゲート
絶縁膜を介して例えば多結晶シリコンを堆積し、７オト
レジストでゲートのパターンを形成した後、そのパター
ン出しされたフォトレジストをエツチングマスクとして
多結晶シリコンの異方性エッチを行ない、多結晶シリコ
ンのゲートパターンを形成し、そのゲートパターンを拡
散マスクとして不純物を導入してソース・ドレイン拡散
層を形成するというものである。

また、半導体集積回路の高密度・高速化が進み、ＭＯＳ
素子のゲート長が短かくなるにつれ、ソース・ドレイン
間のパンチスルーが大きな問題となり、Ｌ　Ｄ　Ｄ　（
ｌｉｇｈｔｌｙ　ｄｏｐｅａ　ｄｒａｉｎ）、　　構造
やＤ　Ｄ　Ｄ　（ｄｏｕｂｌｅ　ｄｉｆＴｕｇｅｄ　ｄ
ｒａｉｎ）構造などソース・ドレイン形成工程に工夫を
こらした自己整合プロセスが考えられている。これらは
従来のソース・ドレイン拡散領域より低濃度の拡散領域
を電極エツジ付近に設はソース・ドレイン近傍での電界
集中を制御することを目的としたものである。

以下そのプロセスの一例を第６図を用いて説明する０ 素子間分離プロセス（ここではＬＯＧＯＳプロセス）と
ゲート酸化膜形成プロセスヲ経り後、ポリシリコン４４
と第１ＯｃＶＤ−５ｉｎ２４５’にデホスル（第６図！
Ｌ）０ここで４１はＰ型（１００）シリコン基板であり
、４２はＬＯＧＯＳプロセスによ膜形成された素子間分
離酸化膜、４３はゲート酸化膜である。ＣＶ　Ｄ　−８
１０２膜上に、オトッジストでゲート電極のパターン出
しを行なっ之後、異方性の強いエツチングであるＲＩＭ
（反応性イオンエツチング）でＯＶ　Ｄ　−ＳｉＯ□を
エツチングし、レジスト除去後パターン出しされたｃｖ
ｎ−８ｉＯ２膜をマスクとしてポリシリコンをＦｔＸＸ
でエツチングする（第６図ｂ）ｏ第６図すで４６はエツ
チング後のｃ　ｖ　ｎ　−ｓｉｏ□膜、４７はエツチン
グ後のポリシリコン膜である。次にこの場合はリンの低
濃度イオン注入を行ないｎ−イオン注入層４８をソース
・ドレイン領域に形成する（第６図Ｃ）０この後筒２ｏ
ｏ　ｖ　Ｄ　−Ｓｉｎ□Ｈ４ｅｔ堆積しく第６図ｄ）、
これｆ：ＲＩＫでパンチ、クシ平面部の第２のＯＶ　Ｄ
　−ＳｉＯ□層を除去する（第６図ｅ）。この工程によ
りゲート電極側壁にサイ）”　ウｔ　−ル５ｉｎ２ト呼
ばｆＬ、ルＯ’ｌ　Ｄ　−５ｉｎ２膜５０が残った形と
なる。次にこの場合はひ素の高濃度イオン注入を行ない
ｎ　イオン注入層を形成し、熱処理を行なうことにより
第６図ＣのようなＬＤＤ構造ＭＯ３ＦＥＴを得る０ここ
で５１．５２はそれぞれｎ一層、ｎ＋層である。最後に
眉間絶縁膜６３を堆積し、所定の位置にコンタクト穴６
４を形成し、アルミ配線６５でソース・ドレイン・ゲー
ト電極を形成し完了する（第６図ｈ　）　（Ｐ、Ｊ。

ＴＳＵＮＧ、Ｓ、０ＧＵＲム’Ｆａｂｖｉｃａｔｉｏｎ
　ｏｆ　Ｈｉｇｈ　−Ｐｅｒｆｏｒｍａｎｃｅ　ＬＤＤ
ＦＩＥτ’Ｓ　ｗｉｔｈ　ＯｘｉｄｅＳｉｄｅｗａｌｌ
−５ｐａｃｅｒ　Ｔｅｃｈｎｏｌｏｇｙ’　　フイイー
イーイートランザクション　オン　エレクトロンデバイ
シズ（ｌＩＣＩＣＩＣＴｒａｎｓａｃｔｉｏｎ　Ｏｎ　
ＩＣ１ｅｃｔｒｏｎＤｅｖｉｃｅｓ）　Ｖｏｌ　ｌＣＤ
−２９ＮＯ，４（１９８２）　）。

発明が解決しようとする問題点 従来のＬＤＤ構造等の自己整合プロセスを使用したＭＯ
Ｓ型半導体装置では、ソース・ドレイン形成のイオン注
入の際のイオンつき抜けを防止や、ゲート材料の比抵抗
を下げたくないためゲート膜厚を薄くすることができな
い。このため、ゲート長が０．３６μ閣程度になるとゲ
ート長がゲート膜厚ト等しくなりゲートのアスペクト比
は１以上となってくる。このような高アスペクト比の段
差を持つ半導体装置を高密度に配置した場合、その段差
によりさまざまな問題がでてくる。

半導体装置を形成した後、従来例でも示した通り、シリ
コン酸化膜等の眉間絶縁膜を堆積し、フォトレジスト等
によりパターンを形成しエツチングを行なうことにより
所望の位置にコンタクト開孔部を設はソース・ドレイン
・ゲート電極を形成する訳だが、前述の段差が存在する
為レジスト塗布時にレジストの膜厚がソース・ドレイン
上とゲート上とで異なることになり、コンタクトのパタ
ーン出し等に困難が生じる。

また、このゲート電極による段差は層間絶縁膜を堆積し
たときにも段差として残る訳で、配線形成時にもコンタ
クト形成時と同様パターン出しに困難が生じることにな
る。

近年、熱処理によるリフローやパイアスクバッタ等で平
坦な層間絶縁膜を形成する試みもなされているが、眉間
絶縁膜の平坦化を行なうとソース・ドレイン上の眉間絶
縁膜が、ゲート上に比べてゲート膜厚分だけ厚くなシ、
コンタクトエッチ時に７オトレジストと眉間絶縁膜の選
択比の高いエツチング条件が必要とする。また、この時
にゲート上でオーバーエッチがかかることにな多層間絶
縁膜とゲート材料についても選択比の高いエツチング条
件が必要となる。コンタクト穴を形成した後もソース・
ドレイン上の眉間絶縁膜が厚くなる為、配線のコンタク
ト穴への埋め込みにも困難が生じる。

また段差の存在の他にも従来の自己整合プロセスには大
きな問題点が存在する。

ＬＤＤ−ＤＤＤ構造は素子の高密度化に伴なう短ゲート
長化により発生するバンチスルーやドレイン近傍での電
界集中を抑える為に必要となってきた技術である。しか
し、ますます素子を高密度する際に従来例で示したＬＤ
Ｄ構造のｎ一層はスケーリング則によるゲート幅・ゲー
ト長等の短小化と同様の割合で短くしてゆくことができ
ない。

これは短ゲート長化が進むにつれドレイン近傍での電界
集中はますます大きくなり、その電界集中を緩和させる
ためにある長さのｎ一層がどうしても必要であるからで
ある。このため素子面積全体として観た場合、縮少率か
にぶってしまうことになり、電源電圧を低下させる必要
などが発生する。

問題点を解決するための手段 本発明は半導体装置のゲートとなる部分に開口部を形成
し、開口部表面にゲート酸化膜を形成し開口部内にゲー
ト材料を埋め込むことにより、半導体基板表面とゲート
材料表面に段差をなくし、ソース・ドレインとゲート間
に段差のない半導体装置を製造するものである。

また、垂直な側面を持つ開口部を形成した後、ソース・
ドレイン方向に対して、斜め方向からソース・ドレイン
と同一導電型の不純物をイオン注入することにより開口
部側面に選択的に低濃度不純物拡散層を形成し、従来の
Ｉ、ＤＤ構造等のソース・ドレイン低濃度不純物層を開
口部側面に清って縦方向に形成することを基本的構成と
するものである。

作用 ソース・ドレインとゲート間に段差のない半導体装置が
形成できることにより、眉間絶縁膜は平坦で、ソース・
ドレイン・ゲート上の層間絶縁膜の膜厚は等しい為、コ
ンタクト開孔部を形成する際のフォトレジストのパター
ン出しあるいはコンタクト開孔部への配線材料の埋め込
み等が容易になる。

また、低濃度不純物層を溝側面に沿って縦方向に形成で
きるため、この低濃度不純物層は面積を取ることがなく
、ゲート長・ゲート幅等を縮少すれば、その分だけ素子
全体の面積も縮少させることが可能となる。

実施例 第１図は本発明の一実施例を示す工程断面図である。例
としてｎチャネルについて説明する。第１図はＰ型（１
００）シリコン基板１上に埋め込み絶縁膜としてシリコ
ン酸化膜２を用いた溝堀シ分離を適用した後の単体トラ
ンジスタが形成される部分を示した斜視図である。

本実施例を説明するにあたり、第１図中形成されるＭＯ
Ｓ素子のソース・ドレイン方向にあたるＡ−人′での工
程断面図を用い順に工程を追ってゆくが、必要に応じて
ゲート方向にあたるＢ−Ｂ’での工程断面図を並行して
示すこととする。なお、第２図ａ−ｊは第１図中のムー
五′での工程断面図、第３図ａ、ｂ、ｏはそれぞれ第２
図す、ｏ。

１時のＢ−Ｂ’での工程断面図である。

（２Ｌ）　　第１図でのムー五′での断面図を示してい
る。

図中、１はｐ型（１ｏｏ）シリコン基板、２は埋め込み
絶縁膜として用いたシリコン酸化膜である。

申）トランジスタゲートとなる位置が開口し、次のシリ
コン基板エツチング工程で開口部側面で（１１０）面が
出るようフォトレジスト３をパターンニングする。実施
例でのフォトレジストの開口幅は０．４μｍである。

なお、この実施例ではゲート材料の電極取り出しを容易
にする為に第３図ａに示すように分離絶縁膜であるシリ
コン酸化膜２上にまたがるよう、開口部ｆ　バターニン
グしている。

（０）　　次に前記フォトレジストヲマスクとして異方
性の強いエツチングでシリコン基板およびシリコン酸化
膜に開口部４を形成する。本実施例でのシリコン基板の
開口部深さは０．６μｍである。

この際開口部のシリコン部底面はＭＯＳトランジスタの
ゲート部分となるのでダメージを与えないように、通常
異方性の強いエツチングとして知られるＲＩＢ（反応性
イオンエツチング）よりはマグネトロンＲＩＢ（磁場を
利用しプラズマ内のイオン解離率を高め、低エネルギー
のイオンでエツチングを行なう反応性イオンエツチング
）やＸＯＲプラズマエツチングなどで低ダメージなエツ
チングを行なう方が望ましい。

また比較的高エネルギーのイオンでエツチングする必要
のあるシリコン酸化膜を最初にエツチングし、その後シ
リコン基板のエツチングを行なうことによりゲート部と
なるシリコン部底面には高エネルギーのイオン照射が行
なわれないよう配慮する。また開口部形成の際、シリコ
ン酸化膜がシリコン基板より深くエツチングさｎると後
にゲート材料がこの開口部に埋め込まれた場合、ゲート
部エツジでのＨｖｍｐ現象（電界集中によりしきい値電
圧がシフトする現象）が発生してしまう。このため、こ
の実施例では第３図すで示すようにシリコン酸化膜部分
の開口部深さはシリコン基板の開口部深さより浅くなる
ようエツチングしている。

（ｄ）　　次にシリコン基板に対して垂直にしきい値電
圧制御用のイオン注入を行なう。注入条件は従来法と同
様で構わないが、この場合注入イオンはボロンであり、
イオン注入条件は４０　ＫｅＶ　１’　　　Ｘ　１０　
　Ａｔｏｍ／ｃｆｄ程度を用いている。基板に対して垂
直はイオン注入を行なっているのでイオンは開口部側面
には注入されず、開口部底面と基板表面にのみＰ−１ｉ
５が形成される。なお基板表面の注入層は後の工程でソ
ース・トンイン高濃度不純物領域となることになる。

（ｅｌ）　　次に今度は基板に対してソース・ドレイン
方向に斜めからソース・ドレインと同型の不純物の低濃
度イオン注入を行なう。開口部が垂直な形状であるため
、斜めからイオン注入を行なうことにより、開口部上端
が注入マスクとなり底面にはイオンは注入されず、開口
部側面にのみ注入され開口部側面に沿ってｎ一層６が形
成される。このイオン注入は電界集中緩和のため従来の
ＬＤＤ構造でのソース・ドレイン低濃度拡散層を形成す
るものであり、本実施例はｎチャネルであるので注入イ
オンはリン、イオン注入条件としてｔｌ’ｉ　４０１Ｃ
ｅＶ　、　１０　”ムｔｏｗ／ａｄ　ｋ用い、注入角度
は４０’である。

（０この後、ゲート酸化を行ない１ｏｏ人のゲート酸化
膜７ｆｔ形成する。開口部側面で（１１ｏ）面が出るよ
う開口部を形成しているが、これは（１００）面と（１
１０）面の酸化速度の違いから開口部側面の酸化膜が１
５０人程１となり、ソース・ドレインとゲート間の耐圧
全向上させる為である。

（ｇ′）続いて、ゲート材料としてポリシリコン８ｆｔ
減圧ＣＶＤ法で堆積する０減圧ｃｖｎ法ではポリシリコ
ンは段差上でも表面・側面共等方的に堆積されるので、
本実施例で示した開口部幅０．４μｍの開口部では０．
２μｍ以上のポリシリコンを堆積すれば図示したように
開口部にポリシリコンが埋め込まれる。ここでは０．３
μｍのポリシリコンを堆積した。

巾）　次にこのポリシリコンの全面エツチングを行ない
、開口部４内のみにポリシリコン８を埋め込まれた形で
残留させる。ゲート長が短くなるにつれ、短チヤネル効
果を薄める為ゲート酸化膜を薄くする必要性が出てきて
いる。通常の自己整合プロセスではゲート材料１ＲＩＩ
ｃ等の異方性エツチングでエツチングする為イオン照射
等によりどうしても下地のゲート酸化膜や牛導体基板に
ダメージを与えてしまう。また異方性エツチングを用い
ると断差がある場合には断差部でゲート材料を完全に除
去する為にオーバーエッチを行なわなければならず、ゲ
ート材料とゲート酸化膜の選択比の良いエツチング条件
が必要となる。本発明ではゲート長は開口部幅により既
に決めているので、等方向なエツチングを適用してもゲ
ート寸法は変わらず、また等方性エツチングを適用する
ことによυオーバーエッチをすることなく断差部等での
エッチ残りを防ぐことが可能となるという利点もでてく
る〇ここではａｙ４ｏ２ガスを用いたマイクロ波放電を
利用したラジカルによる等方性エツチングを適用し異方
性エツチングでのダメージの発生・オーバーエッチの必
要性等の問題点全解決している。

（ｉ）　　この後、埋め込まれたポリシリコンゲート８
をマスクとして、この場合はひ素の高濃度イオン注入を
行ない自己整合的にソース・ドレイン拡散層ｅ全形成す
る。第３図Ｃには参考の為ゲート方向の断面図を示して
いる。なお、ひ素のイオン注入条件は４ｏｘ６ｖ　、　
５　ｘ　１０　　ムｔｏｗ／＜ゴである。

ｄ）　最後に眉間絶縁膜１ｏを堆積し、所定の位置にコ
ンタクト穴１１を形成し、アルミ配線でソース・ドレイ
ン電極１２・ゲート電極１３を形成して完了する。ポリ
シリコンゲートが埋め込まれている為、従来例（第６図
ｇ）と比べて非常に平坦なＭＯ３型半導体装置が形成さ
れ、コンタクト穴深さが一定で層間絶縁膜・アルミ配線
も平坦に形成されていることがわかる。

なお本実施例では開口部４内にポリシリコン８を埋め込
んだ後に高濃度イオン注入を行ない、ソース・ドレイン
領域９を自己整合的に形成したが、開口部４を形成する
前に高濃度イオン注入を行ない開口部を形成することに
より自己整合的にソース・ドレイン領域を形成すること
ももちろん可能である。

第４図で本発明の他の実施例について説明する。

（２Ｌｌ　　Ｐ型（１００）シリコン基板２１上にシリ
コン酸化膜２２を用いた横掘り分離を適用した後、ＣＶ
Ｄ法でシリコン酸化膜２３を堆積し、トランジスタゲー
トとなる位置が開口するようフォトレジスト２４をパタ
ーン出しする。

（ｂ）　　フォトレジスト２４をマスクとしてシリコン
酸化膜２３を異方性エツチングによりエツチングし、フ
ォトレジスト全除去した後、シリコン酸化膜２３をマス
クとしてシリコン基板２１の異方性エツチングを行ない
開口部２６全形成し、シリコン酸化膜２３をマスクとし
て基板に対してソース・ドレイン方向に斜めからソース
・ドレインと同型の不純物（この場合はリン）の低濃度
イオン注入全行ないｎ一層２６全形成する。

前記の実施例と異なりシリコン酸化膜２３を堆積したの
はシリコン基板エツチング時の開口部幅を正確に制御す
る為と、イオン注入の際基板表面にソース・ドレイン領
域への他の不純物の注入を妨ぐ為である。

（Ｃ）　　次に酸化あるいは減圧ＣＶＤ法でシリコン酸
化膜を堆積させることにより、開口部底面および側面に
シリコン酸化膜２７を形成する。この場合は酸化により
１ｏｏＯ人のシリコン酸化膜全形成している。このシリ
コン酸化膜は第２図。

の実施例で記したのと同様、ソース・ドレインとゲート
間の耐圧を向上させる為のものである。

（ｄ）　　次にシリコン酸化膜２７の異方性エツチング
を行ない、さらにシリコン基板２１の異方性エツチング
を行ない、しきい値制御用に垂直方向からボロンのイオ
ン注入を行ないＰ″″層２８を形成する。この場合のシ
リコン基板のエツチングは、開口部幅が狭くなるにつれ
ｎ一層２６を形成する際のイオン注入で開口部側壁での
イオンの反射により開口部２５底面に多少のイオンが注
入されているためでアリ、このシリコン基板のエツチン
グによりそのイオン層を除去し、しきい値制御欠正確に
行なうことを目的としたものである。また、このシリコ
ン基板エツチングにより、シリコン酸化膜２７の異方性
エツチングを行なった際のダメージ層を除去する効果も
ある。

（６）　　次にゲート酸化により、１００人のゲート酸
化膜２９全形成し、 （ｊ　　ゲート材料としてポリシリコン３０ｉ減圧ＣＶ
Ｄ法で堆積する。

（ｆＫｉ　　後は第２図の実施例で説明したのと同様に
ポリシリコン３０の等方性エツチングを行ない、ポリシ
リコンを開口部２５内に残存させ、埋め込まれたポリシ
リコンゲー）３０’ｉマスクとしてひ素のイオン注入を
行ない自己製金的にソース・ドレイン領域３２を形成す
る。

なお、本実施例でも開口部２６を形成する前にソース・
ドレインのイオン注入を行ない、高濃度拡散層をシリコ
ン基板表面全面に形成した後、開口部を形成し、ソース
・ドレイン領域を自己整合的に形成することができるの
はいうまでもない。

第６図にさらに本発明の別の実施例を示す。この実施例
は第４図で示した実施例と同時にゲート長の長い高耐圧
のトランジスタを形成するものでアル。ゲート長の長い
トランジスタすなわち開口部幅が広くなると、開口部は
ゲート材料で完全に埋め込まれず段差ができてしまう０
ことではさまざまなゲート長の混在するＭＯＳ型半導体
集積回路の平坦化方法について説明する０ （２Ｌ）第４図ｅでポリシリコン３１を堆積した後、平
坦な表面を形成することが可能な材料を堆積あるいは塗
布する。この実施例ではＢＰＳ（ｒ３１を堆積する。こ
の実施例で説明する半導体装置のゲート長は１．２μｍ
であり、ポリシリコン３１を堆積させただけでは開口部
上に段差が形成されてしまうことがわかる。

（１））　　この後、ｓｏｏ’ｃ前後の熱処理を行ない
ＢＰＳＧ３１の表面を平坦化する。なお、この実施例で
はＢＰＳＧＯ熱処理で平坦な表面を形成したが、ＢＰＳ
Ｇの代わりに５ｏＣ１，フォトレジストの塗布を使用す
ることも可能である。

（０）　　次にＢＰＳＧ３１の全面エッチを行ないポリ
シリコン３ｏ上の段差部にＢＰＳＧｇ残存させる０ 第２図で示したようなゲート長の短い半導体装置ではこ
の工程でＢＰＳＧは完全に除去され、第４図ｆと同じ形
になっている。

（ｄｌ　　次に第４図で示した実施例と同様にポリシリ
コン３０の等方性エツチングを行ない、開口部のみにポ
リシリコン３０を残存させる。

（ｅ）　　コ（７）後、ポリシリコン３ｏとＢＰＳＧ３
１をマスクとしてひ素のイオン注入を行ないソース・ド
レイン領域を形成し、再度９００℃前後の熱処理により
ＢＰＳＧ３１の平坦イヒを行なう。このようにＢＰＳＧ
Ｏ熱処理によるリフローを利用してさまざまなゲート長
の混在する半導体集積回路においても同一のプロセスで
平坦な形状を得ることができる。

発明の効果 以上の説明から明らかなように、本発明はＭＯＳ型半導
体装置のゲートとなる部分に垂直な側面を持つ開口部を
形成し、開口部表面にゲート酸化膜全形成し開口部内に
ゲート材料を埋め込むことにより、ソース・ドレインと
ゲート間に段差のない半導体装置を形成し、コンタクト
開孔部形成工程や配線形成工程を容易にする効果を有す
るものである。

また、開口部を形成した後、ソース・ドレイン方向に対
して斜め方向からソース・ドレインと同一導電型の不純
物全イオン注入することにより開口部側面にのみ選択的
に不純物を注入し従来のＬＤＤ構造等のソース・ドレイ
ン低濃度不純物層全開口部側面に沿って縦方向に形成す
ることにより、低濃度不純物層の半導体装置内の占有面
積を解消する。

ますます高密度化する半導体集積回路技術の中で、平坦
かつ面積の低減が可能な産業上価値の高いＭＯＳ型半導
体製造技術である。

【図面の簡単な説明】

第１図は本発明に係るシリコン基板の溝堀り分離後の状
態を示す斜視図、第２図は本発明の一実施例にかかるＭ
ＯＳ型半導体装置の製造工程を示す断面図、第３図は第
２図の工程における斜視図、第４図はしきい値電圧制御
を容易にしかつソース・ドレインとゲート間耐圧を高め
た本発明の他の実施例の工程を示す断面図、第６図はゲ
ート長の長いＭＯ３型半導体装置におけるさらに他の実
施例の要部工程金示す断面図、第６図は従来の工程を示
す断面図である。 １・・・・・・シリコン基板、２・・・・・・シリコン
酸化膜（埋め込み絶縁物）、３・・・・・・フォトレジ
スト、４・・・・・・開口部、５・・・・・・Ｐ一層、
６・・・・・・ｎ″″層、７・・・・・・ゲート酸化膜
、８・・・・・・ポリシリコン、９・・・・・・ソース
・ドレイン拡散層、１０・・・・・・層間絶縁膜、１１
・・・・・・コンタクト穴、１２・・・・・・ソース・
ドレイン電極、１３・・・・・・ゲート電極。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名ｌ　
−シリコン基板 ２−ジノコン酸化辰 第１図 ｑ−ソースト１，４ン Ｉｏ−眉閣想清１倶 １１−フ２クグト穴 Ｉ？−ソーストしイン電電 第２図　　　　　　　　１３−ゲート電柩６３図 第３図 第４図 第５図 第５図 第６図 第６図

Claims (8)

【特許請求の範囲】
1. （１）素子領域のゲートとなる位置の半導体基板を異方
   性エッチングによりエッチングし開口部を形成する工程
   と、ゲート絶縁膜を形成する工程と、ゲート材料を堆積
   し、エッチングすることにより前記開口部にゲート材料
   を残存させる工程と、前記半導体基板に不純物を導入し
   てソース・ドレインを形成する工程を含んでなるＭＯＳ
   型半導体装置の製造方法。
2. （２）開口部の開口幅の１／２以上の厚さにゲート材料
   を堆積し、前記ゲート材料の全面エッチングを行なうこ
   とにより、前記開口部に前記ゲート材料を埋め込まれた
   形で残存させる特許請求の範囲第１項記載のＭＯＳ型半
   導体装置の製造方法。
3. （３）開口部にゲート材料を堆積した後、フォトレジス
   ト、あるいはリンガラス等のリフローが可能な平坦化材
   料を塗布し溝部の平坦化材料膜厚が半導体基板表面部よ
   り厚く残った状態にするべく平坦化を行った後、この平
   坦化材料と前記ゲート材料の全面エッチングを順に行な
   うことにより、フォトレジスト等によるゲートのパター
   ン出しを行なわずに前記開口部にゲート材料を埋め込ま
   れた形で残存させる特許請求の範囲第１項記載のＭＯＳ
   型半導体装置の製造方法。
4. （４）ゲート材料のエッチング工程に等方性エッチング
   を適用する特許請求の範囲第１項記載のＭＯＳ型半導体
   装置の製造方法。
5. （５）素子間分離に溝堀り分離を適用した場合、半導体
   基板の異方性エッチングにより開口部を形成する工程に
   おいて、同時に分離溝に埋め込まれている素子間分離膜
   のエッチングを行なうことにより、前記開口部を半導体
   基板と素子間分離膜にまたがって形成し、ゲート形成時
   にゲート材料を前記半導体基板と素子間分離膜上にまた
   がって残存させる特許請求の範囲第１項記載のＭＯＳ型
   半導体装置の製造方法。
6. （６）半導体基板に開口部を形成した後、基板と同一導
   電型の不純物を基板に対して垂直にイオン注入し、溝底
   部に選択的に不純物拡散層を形成する特許請求の範囲第
   １項記載のＭＯＳ型半導体装置の製造方法。
7. （７）半導体基板に開口部を形成した後、ソース・ドレ
   インと同一導電型の不純物をソース・ドレイン方向に対
   して斜め方向からイオン注入し、溝側面のみに選択的に
   不純物層を形成する特許請求の範囲第１項記載のＭＯＳ
   型半導体装置の製造方法。
8. （８）溝側面の絶縁膜を溝底面のゲート絶縁膜より厚く
   形成する特許請求の範囲第１項記載のＭＯＳ型半導体装
   置の製造方法。