JPH10125916A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＭＩＳ型半導体装置の微細化に対して、スケ
ーリング則に沿った各不純物拡散層の深さ等の縮小を実
現する。 【解決手段】 ｐ型シリコン基板１の上に、ゲート絶縁
膜４と、ゲート電極５と、サイドウォール７とを形成す
る。ゲート電極５及びサイドウォール７をマスクとして
用い、ｐ型シリコン基板１内に砒素イオンを注入し、ソ
ース・ドレイン用不純物拡散領域１０を形成する。同様
に炭素イオンの注入を行って、ソース・ドレイン用不純
物拡散領域１０とオーバーラップする炭素ドープ領域Ｒ
ｃｄを形成する。熱処理による不純物の活性化を行っ
て、低抵抗のｎ型ゲート電極５ａと、ｎ型ソース・ドレ
イン領域１０ａとを形成する。その際、炭素により砒素
の拡散が抑制されるので、ｎ型ソース・ドレイン領域１
０ａの深さが抑制され、スケーリング則に沿った深さの
縮小が可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、微細化に応じて短
チャネル効果等を抑制しうる半導体装置及びその製造方
法とを提供するものである。

【０００２】

【従来の技術】近年、高密度の半導体装置いわゆるＬＳ
Ｉの開発において、構成要素であるトランジスタ等の半
導体素子の微細化が益々求められている。ここで、半導
体素子例えばＭＯＳトランジスタの微細化を進めるに
は、各世代におけるＭＯＳトランジスタ内のゲート長等
の各部の寸法をスケーリング則に従って縮小していくの
であるが、不純物イオンの注入によって形成されるソー
ス・ドレイン領域等の不純物拡散層の深さをゲート長に
比例して浅くしていくのは困難である。そのため、ゲー
ト長の縮小が進行するにつれて、しきい値電圧の低下や
パンチスルーの発生等のいわゆる短チャネル効果等の問
題が生じる。そこで、この短チャネル効果を抑制するた
めに、例えば半導体基板の不純物濃度を増加させる等の
手段が講じられているが、不純物拡散層の深さを浅くで
きないと短チャネル効果を根本的に解消することは困難
である。

【０００３】そこで、従来より、ソース・ドレイン領域
の深さをスケーリング則にしたがった深さに近付けるべ
く、ＭＯＳトランジスタの構造やその製造方法に関して
いくつかの提案がなされている。

【０００４】以下、図面を参照しながら、従来のＭＯＳ
トランジスタの構造及び製造方法の一例について説明す
る。

【０００５】図２１（ａ）−（ｃ）は、それぞれ従来の
ｎチャネル型ＭＯＳトランジスタの構造の例を示すもの
であり、便宜上、図２１（ａ）に示すトランジスタをシ
ングルドレイン型、図２１（ｂ）に示すトランジスタを
extension 型、図２１（ｃ）に示すトランジスタをポケ
ット付きextension 型と呼ぶことにする。

【０００６】図２１（ａ）に示すように、シングルドレ
イン型のＭＯＳトランジスタは、ｐ型シリコン基板（ｐ
型ウエル）１と、ｐ型シリコン基板１上に形成されたゲ
ート絶縁膜４と、ゲート絶縁膜４上に形成されたｎ型ゲ
ート電極５ａと、ｎ型ゲート電極５ａを挟んでｐ型シリ
コン基板１内に形成されたｎ型ソース・ドレイン領域１
０ａと、ｎ型ゲート電極５ａの直下方に位置するシリコ
ン基板１内の領域に形成されたｐ型チャネル領域１６ａ
とにより構成されている。ＭＯＳトランジスタが微細化
されてゲート長が短くなると、スケーリング則にしたが
って、ソース・ドレイン領域１０ａの深さを浅くし、ｐ
型シリコン基板１のｐ型不純物濃度を増加すれば、短チ
ャネル効果は抑制できるはずである。

【０００７】また、図２１（ｂ）に示すextension 型の
ＭＯＳトランジスタは、上述の図２１（ａ）に示すトラ
ンジスタの構造に加えて、各ｎ型ソース・ドレイン領域
１０ａとｐ型チャネル領域１６ａとの間に低濃度のｎ型
不純物を導入して形成されたｎ型低濃度ソース・ドレイ
ン領域（ｎ型extension ）１２ａを備えている。このよ
うに、ｎ型ソース・ドレイン領域１０ａよりも浅いｎ型
低濃度ソース・ドレイン領域１２ａ（ｎ型extension ）
をｎ型ソース・ドレイン領域１０ａの内側に設けること
により、シングルゲートドレイン型のＭＯＳトランジス
タよりも短チャネル効果を改善することができる利点が
ある。

【０００８】また、図２１（ｃ）に示すポケット付きex
tension 型のＭＯＳトランジスタは、上記図２１（ｂ）
に示すextension 型ＭＯＳトランジスタの構成に加え
て、ｎ型低濃度ソース・ドレイン領域（ｎ型extension
）１２ａの下方にｐ型不純物を導入して形成されたパ
ンチスルーを抑制するためのｐ型ポケット領域１５ａを
備えている。このように、ｎ型低濃度ソース・ドレイン
領域１２ａ（ｎ型extension ）の下にｐ型ポケット領域
１５ａを備えていることで、ｎ型ソース・ドレイン領域
１０ａからの空乏層の伸びを抑えることが可能となり、
パンチスルーを抑制できるので、さらに短チャネル効果
を抑制することが可能である。

【０００９】さらに、これらのＭＯＳトランジスタが形
成されるシリコン基板は、通常レトログレードウエルと
呼ばれるウエル構造を採用することが多い。レトログレ
ードウエルは、シリコン基板の深くに不純物濃度のピー
クを持ち、シリコン基板表面では不純物濃度の低いウエ
ルであり、通常、高エネルギーのイオン注入によって形
成される。レトログレードウエル構造を採用することに
より、ＭＯＳトランジスタ形成領域近辺の不純物濃度を
増加させることなくウエルのシート抵抗を下げることが
できるので、ラッチアップ耐性を向上することができ
る。

【００１０】図２２（ａ）−（ｆ）は、従来のｎチャン
ネル型ＭＯＳトランジスタの製造方法の１例を示すもの
であり、特に、ここではポケット付きextension 型ＭＯ
Ｓトランジスタ（図２１（ｃ）参照）の製造方法の例を
示す。

【００１１】図２２（ａ）に示すように、ｐ型シリコン
基板１にホウ素イオンを注入し、ウエル用不純物拡散領
域２を形成する。注入条件は、加速エネルギーが３００
−２０００ｋｅＶで、注入量が１×１０¹³〜１×１０¹⁴
ｃｍ^-2である。このようなエネルギー範囲で注入される
と、ウエル用不純物拡散領域２は上述のようないわゆる
レトログレードウエルとなる。次に、ウエル用不純物拡
散領域２内の表面付近の領域にホウ素イオンを注入し、
チャネル用不純物拡散領域１６を形成する。このときの
注入条件は、加速エネルギーが２０−６０ｋｅＶで、注
入量が４−６×１０¹²ｃｍ^-2である。

【００１２】次に、図２２（ｂ）に示すように、ｐ型シ
リコン基板１の表面を酸化して厚みが８−１２ｎｍのゲ
ート絶縁膜４を形成する。

【００１３】次に、図２２（ｃ）に示すように、基板の
全面上に２００−３００ｎｍのポリシリコン膜を堆積し
た後、通常のフォト、エッチング工程を経てゲート電極
５を形成する。

【００１４】次に、図２２（ｄ）に示すように、ゲート
電極５をマスクとして用い、ｐ型ウエル２ａ内のゲート
電極５の両側方に位置する領域に低濃度の砒素イオンを
注入し、低濃度ソース・ドレイン用不純物拡散領域１２
を形成する。注入条件は、加速エネルギーが１０−３０
ｋｅＶで、注入量が１−５×１０¹⁴ｃｍ^-2である。ま
た、同様にゲート電極５をマスクとして用い、低濃度ソ
ース・ドレイン用不純物拡散領域１２の下方の領域に弗
化ホウ素イオンを注入し、ポケット用不純物拡散領域１
５を形成する。このときの注入条件は、加速エネルギー
が８０−１２０ｋｅＶで、注入量が１−４×１０¹³ｃｍ
^-2である。

【００１５】次に、図２２（ｅ）に示すように、ゲート
電極５の両側面上にサイドウォール７を形成する。

【００１６】次に、図２２（ｆ）に示すように、ゲート
電極５及びサイドウォール７をマスクとして用い、ゲー
ト電極５と、ｐ型ウエル２ａ内のゲート電極５の両側方
に位置する領域とに高濃度のヒ素イオンを注入し、ソー
ス・ドレイン用不純物拡散領域（図示せず）を形成す
る。次に、上記各工程で導入された不純物を活性化し結
晶欠陥を回復させるため８５０℃、３０分の熱処理を行
い、低抵抗のｎ型ゲート電極５ａを形成するとととも
に、ｐ型シリコン基板１内に、ｐ型ウエル２ａと、ｎ型
ソース・ドレイン領域１６ａと、ｎ型低濃度ソース・ド
レイン領域１２ａ（ｎ型extension ）と、ｐ型ポケット
領域１５ａと、ｐ型チャネル領域１６ａとを形成する。
ただし、サイドウォール７の形成時に高温でのＣＶＤに
よってシリコン酸化膜を堆積する場合には、その時まで
に導入された不純物は活性化される。その場合には、図
２２（ｅ）に示す工程で、ｐ型ウエル２ａ，ｎ型低濃度
ソース・ドレイン領域１２ａ，ｐ型ポケット領域１５ａ
が形成される。そして、図２２（ｆ）に示す工程で、ｐ
型ウエル２ａ，ｎ型低濃度ソース・ドレイン領域１２
ａ，ｐ型ポケット領域１５ａ内の不純物が再び拡散す
る。

【００１７】なお、図２２（ｄ）における弗化ホウ素イ
オンの注入を省略すれば、図２１（ｂ）に示すextensio
n 型ＭＯＳトランジスタが得られ、弗化ホウ素イオンの
注入と砒素イオンの注入とを省略すれば、図２１（ｃ）
に示すシングルドレイン型ＭＯＳトランジスタが得られ
る。

【００１８】

【発明が解決しようとする課題】しかしながら、上記従
来のＭＯＳ型半導体装置においては、以下に述べるよう
な問題があった。

【００１９】（１） ソース・ドレイン領域を形成する
ために、ｎチャンネル型ＭＯＳトランジスタの場合には
ｎ型の不純物イオンを、ｐチャンネル型ＭＯＳトランジ
スタの場合にはｐ型の不純物を注入した後、不純物を活
性化するために熱処理を行うが、注入時に発生した点欠
陥（空孔や格子間シリコン）によって、不純物が増速拡
散するため、所望の浅い接合が得られない。また、ゲー
ト長の小さいデバイスにおいては、注入時に発生した格
子間シリコンがゲート酸化膜に向かって拡散し格子間シ
リコンの濃度勾配が形成されるため、チャネル領域の基
板表面の不純物は表面に向かって移流し、いわゆる逆短
チャネル効果を生じさせ、しきい値電圧を変化させる。

【００２０】（２） 同じ理由で、低濃度ソース・ドレ
イン領域（extension ）についても、所望の浅い接合が
得られない。また、ポケット領域に関しても同様に、不
純物イオンの注入後における熱処理の際、イオン注入時
に発生した点欠陥によって不純物が増速拡散しその分布
領域が拡大されるため、効果的にパンチスルーを抑制す
ることが困難である。特に、低濃度ソース・ドレイン領
域やポケット領域の形成後に形成されるサイドウォール
を形成する際に、通常のＣＶＤ法によって７００℃から
８５０℃の温度で数時間かけてシリコン酸化膜を堆積す
る場合には、この工程で不純物が増速拡散する距離が大
きく、所望のトランジスタ構造を実現することは困難で
ある。また、ソース・ドレイン領域形成の場合と同様
に、ゲート長の小さいデバイスにおいては、注入時に発
生した格子間シリコンがゲート酸化膜に向かって拡散し
格子間シリコンの濃度勾配が形成されるため、チャネル
領域の基板表面の不純物は表面に向かって移流し、いわ
ゆる逆短チャネル効果を生じさせ、しきい値電圧を変化
させる。

【００２１】（３） チャネル領域を形成するために、
ｎ型あるいはｐ型の不純物イオンを注入した後、ゲート
酸化工程や不純物の活性化のための熱処理を行うが、チ
ャネル領域用の不純物注入時に発生した点欠陥によっ
て、不純物が増速拡散しその分布領域が広がりをもつた
め、深さ方向に急峻なプロファイルを得ることが難し
い。そのために、半導体装置の微細化に伴い、あらかじ
め設定されたしきい値電圧を正確に実現することが困難
になっていく。特に、ウエルとしてレトログレードウエ
ル構造を採用している場合には、ウエルを形成するため
に高エネルギーでイオン注入を行うと、半導体基板深く
に点欠陥（空孔と格子間シリコン）が発生する。この点
欠陥のうち格子間シリコンは、その後の熱処理によって
半導体基板表面に向かって拡散し濃度勾配が形成される
ため、チャネル領域の基板表面の不純物は表面に向かっ
て移流し、チャネル領域の半導体基板表面における不純
物濃度が高くなり、しきい値電圧が変化する。

【００２２】本発明は斯かる問題に鑑みてなされたもの
であり、その目的は、ソース・ドレイン領域等の不純物
拡散層の深さ方向の広がりを抑制する手段を講ずること
により、正確なしきい値電圧を有しながら微細化された
トランジスタを搭載した半導体装置及びその製造方法を
提供することにある。

【００２３】

【課題を解決するための手段】上記目的を達成するため
に、本発明では、請求項１−１１に記載される半導体装
置に関する手段と、請求項１２−２２に記載される半導
体装置の製造方法に関する手段とを講じている。

【００２４】本発明の第１の半導体装置は、請求項１に
記載されるように、半導体基板と、上記半導体基板内に
形成された第１導電型の基板領域と、上記半導体基板上
に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形
成されたゲート電極と、上記半導体基板内の上記ゲート
電極の両側方に位置する領域に形成された第２導電型の
ソース・ドレイン領域と、上記半導体基板内の少なくと
も上記ソース・ドレイン領域とオーバーラップする領域
に形成された炭素ドープ領域とを備えている。

【００２５】これにより、ソース・ドレイン領域内の炭
素ドープ領域とオーバーラップする領域では、炭素によ
って半導体基板を構成する半導体の格子間原子がトラッ
プされる。したがって、ソース・ドレイン領域内の格子
間原子の濃度が薄くなり、格子間原子とのペアを構成す
ることにより拡散する第２導電型不純物の拡散が抑制さ
れる。その結果、半導体装置の微細化に伴い現れやすく
なる短チャネル効果を確実に防止することができる。ま
た、ソース・ドレイン領域の深さ方向への広がりが抑制
され、半導体装置のゲート長の微細化に応じスケーリン
グ則に沿った深さ方向の微細化が可能となる。

【００２６】請求項２に記載されるように、請求項１に
おいて、上記炭素ドープ領域は、上記ソース・ドレイン
領域の内部にのみ形成されていることが好ましい。

【００２７】これにより、ソース・ドレイン領域と基板
領域との間のｐｎ接合部に炭素が導入されていないの
で、接合リークの増大を確実に防止することができる。

【００２８】本発明の第２の半導体装置は、請求項３に
記載されるように、半導体基板と、上記半導体基板内に
形成された第１導電型の基板領域と、上記半導体基板上
に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形
成されたゲート電極と、上記半導体基板内の上記ゲート
電極の両側方に位置する領域に形成された第２導電型の
ソース・ドレイン領域と、上記基板領域内の上記ゲート
電極直下に位置する領域と上記ソース・ドレイン領域と
の間の領域に形成された第２導電型の低濃度ソース・ド
レイン領域と、少なくとも上記低濃度ソース・ドレイン
領域とオーバーラップする領域に形成された炭素ドープ
領域とを備えている。

【００２９】これにより、低濃度ソース・ドレイン領域
に炭素が導入されているので、上述の作用により低濃度
ソース・ドレイン領域の広がりが抑制され、半導体装置
の微細化に伴い現れやすくなる短チャネル効果を確実に
防止することができる。また、ソース・ドレイン領域や
低濃度ソース・ドレイン領域内の過剰な格子間原子のゲ
ート絶縁膜方向への濃度勾配を抑制することができるの
で、逆短チャネル効果の発生を抑制することができる。

【００３０】請求項４に記載されるように、請求項３に
おいて、上記低濃度ソース・ドレイン領域の下方で低濃
度ソース・ドレイン領域と接する領域に形成された第１
導電型のポケット領域をさらに備え、上記炭素ドープ領
域が上記ポケット領域の一部に亘って形成されている構
成とすることができる。

【００３１】これにより、ポケット領域における不純物
分布の広がりを抑制できる。したがって、請求項３の作
用効果に加えて、ポケット領域による短チャネル効果の
抑制と、拡散容量の増大の抑制とを図ることができる。

【００３２】請求項５に記載されるように、請求項３に
おいて、上記炭素ドープ領域は、上記低濃度ソース・ド
レイン領域の内部にのみ形成されていることが好まし
い。

【００３３】これにより、低濃度ソース・ドレイン領域
と基板領域との間のｐｎ接合部に炭素が導入されていな
いので、接合リークの増大を確実に防止することができ
る。

【００３４】請求項６に記載されるように、請求項５に
おいて、上記低濃度ソース・ドレイン領域の下方で低濃
度ソース・ドレイン領域と接する領域に形成された第１
導電型のポケット領域をさらに備えることができる。

【００３５】これにより、請求項４と同様の作用効果を
得ることができる。

【００３６】本発明の第３の半導体装置は、請求項７に
記載されるように、半導体基板と、上記半導体基板内に
形成された第１導電型の基板領域と、上記半導体基板上
に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形
成されたゲート電極と、上記半導体基板内の上記ゲート
電極の両側方に位置する領域に形成された第２導電型の
ソース・ドレイン領域と、上記半導体基板内の上記ゲー
ト電極直下方に位置する領域に形成されたしきい値制御
レベルの不純物を含むチャネル領域と、少なくとも上記
チャネル領域とオーバーラップする領域に形成された炭
素ドープ領域とを備えている。

【００３７】これにより、チャネル領域のゲート絶縁膜
方向への不純物分布の広がりを抑制することができるの
で、深さ方向への急峻な不純物分布が得られ、微細化さ
れた半導体装置において、飽和電流値を高く維持するこ
とができる。また、チャネル領域に導入された炭素によ
りソース・ドレイン領域で発生する過剰な格子間原子の
ゲート絶縁膜方向への濃度勾配が抑制されるので、基板
表面付近の不純物濃度が過剰に高くなるのを防止するこ
とができ、逆短チャネル効果の発生を抑制することがで
きる。

【００３８】請求項８に記載されるように、請求項７に
おいて、上記炭素ドープ領域は、上記チャネル領域の内
部にのみ形成されていることが好ましい。

【００３９】これにより、ｐｎ接合部に炭素が導入され
ることがないので、接合リークの増大を確実に防止する
ことができる。

【００４０】請求項９に記載されるように、請求項８に
おいて、上記炭素ドープ領域は、上記ゲート絶縁膜とは
離れていることが好ましい。

【００４１】これにより、ゲート絶縁膜が酸化膜で構成
されている場合にも、酸化膜中に炭素が取り込まれる虞
れがなくなる。したがって、ゲート絶縁膜の耐圧の劣化
を確実に防止しつつ、請求項８の作用効果を得ることが
できる。

【００４２】本発明の第４の半導体装置は、請求項１０
に記載されるように、半導体基板と、上記半導体基板内
に形成された第１導電型のウエル領域と、上記ウエル領
域の上方かつ上記半導体基板の上に形成されたゲート絶
縁膜と、上記ゲート絶縁膜上に形成されたゲート電極
と、上記半導体基板内の上記ゲート電極の両側方に位置
する領域に上記ウエル領域と下端で接するように形成さ
れた第２導電型のソース・ドレイン領域と、上記半導体
基板内の上記ソース・ドレイン間に位置する領域に上記
ウエル領域と下端で接するように形成され、しきい値制
御レベルの不純物を含むチャネル領域と、上記ウエル領
域内の奥方の一部を含みかつ上記チャネル領域及びソー
ス・ドレイン領域とは離れた領域に形成された炭素ドー
プ領域とを備えている。

【００４３】これにより、ウエル領域内の不純物濃度が
最大となる領域付近で発生する格子間原子の基板表面へ
の拡散が抑制されるので、チャネル領域近傍における格
子間原子濃度の傾きを抑制することができる。したがっ
て、チャネル領域における深さ方向への不純物分布を急
峻に保つことができ、微細化された半導体装置におい
て、逆短チャネル効果の発生や飽和電流値の減小を抑制
することができる。

【００４４】請求項１１に記載されるように、請求項１
０において、上記炭素ドープ領域の炭素濃度のピーク位
置が、上記ウエル領域の第１導電型不純物濃度のピーク
位置よりも浅いことが好ましい。

【００４５】これにより、ウエル領域内の格子間原子の
チャネル領域方向への拡散をより確実に抑制することが
できる。

【００４６】本発明の第１の半導体装置の製造方法は、
請求項１２に記載されるように、半導体基板内に第１導
電型の基板領域を形成する第１の工程と、上記基板領域
の上方かつ上記半導体基板の上にゲート絶縁膜及びゲー
ト電極を形成する第２の工程と、少なくとも上記ゲート
電極をマスクとして用いて上記半導体基板内に第２導電
型不純物を導入し、上記半導体基板内の上記基板領域の
上方かつ上記ゲート電極の両側方に位置する領域にソー
ス・ドレイン用不純物拡散領域を形成する第３の工程
と、上記第３の工程の後又は前に、少なくとも上記ゲー
ト電極をマスクとして用いて上記半導体基板内に炭素を
導入し、上記ソース・ドレイン用不純物拡散領域とオー
バーラップする領域に炭素ドープ領域を形成する第４の
工程と、上記半導体基板の熱処理を行って、少なくとも
上記ソース・ドレイン用不純物拡散領域内の第２導電型
不純物を活性化させる第５の工程とを備えている。

【００４７】この方法により、第５の工程においてソー
ス・ドレイン用不純物拡散領域内の第２導電型不純物を
活性化させる際に、炭素の存在により、上述の作用によ
って第２導電型不純物の拡散が抑制される。すなわち、
微細な半導体装置を形成する場合にも、形成されるソー
ス・ドレイン領域の不純物濃度を濃くしその深さを浅く
することが可能となり、横方向だけでなく深さ方向にも
微細化され、かつ短チャネル効果の小さい半導体装置が
形成される。

【００４８】請求項１３に記載されるように、請求項１
２において、上記第４の工程では、上記ソース・ドレイ
ン用不純物拡散領域の内部のみに上記炭素ドープ領域を
形成することが好ましい。

【００４９】この方法により、接合リークの小さい半導
体装置が確実に得られる。

【００５０】請求項１４に記載されるように、請求項１
２において、上記第２の工程の後上記第３の工程の前
に、上記ゲート電極の両側面上にサイドウォールを形成
する工程をさらに備え、上記第３の工程では、上記ゲー
ト電極及び上記サイドウォールをマスクとして用いて上
記基板領域内に第２導電型不純物を導入し、上記第４の
工程では、上記ゲート電極及び上記サイドウォールをマ
スクとして用いて上記基板領域内に炭素を導入すること
ができる。

【００５１】この方法により、半導体装置の種類等に応
じてチャネル長さを適宜調整することができる。

【００５２】請求項１５に記載されるように、請求項１
３において、上記第２の工程の後上記第３の工程の前
に、上記ゲート電極をマスクとして用いて上記基板領域
内に低濃度の第２導電型不純物を導入し、上記半導体基
板内の上記ゲート電極の両側方に位置する領域に低濃度
ソース・ドレイン用不純物拡散領域を形成する工程をさ
らに備え、上記第４の工程では、上記ゲート電極をマス
クとして用いて上記基板領域内に炭素を導入することが
できる。

【００５３】この方法により、低濃度ソース・ドレイン
用不純物拡散領域及びソース・ドレイン用不純物拡散領
域に炭素が導入されているので、第５の工程における活
性化のための熱処理の際、形成されるソース・ドレイン
領域及び低濃度ソース・ドレイン領域の横方向及び縦方
向への不純物分布の広がりが抑制されるので、短チャネ
ル効果及び逆短チャネル効果の小さい半導体装置が得ら
れる。また、過剰な格子間原子のゲート絶縁膜方向への
濃度勾配も抑制されるので、逆短チャネル効果の発生の
少ない半導体装置が得られる。

【００５４】請求項１６に記載されるように、請求項１
５において、上記第２の工程の後上記第３の工程の前
に、上記ゲート電極をマスクとして用いて上記基板領域
内に第１導電型不純物を導入し、上記基板領域内の上記
低濃度ソース・ドレイン用不純物拡散領域の下方かつ上
記低濃度ソース・ドレイン領域と隣接する領域にポケッ
ト領域を形成する工程をさらに備えることができる。

【００５５】この方法により、さらに短チャネル効果の
小さい，かつ拡散容量の小さい半導体装置が形成され
る。

【００５６】本発明の第２の半導体装置の製造方法は、
請求項１７に記載されるように、半導体基板内に第１導
電型の基板領域を形成する第１の工程と、上記半導体基
板内にしきい値制御レベルの不純物を導入し、上記半導
体基板内の表面付近の領域にチャネル用不純物拡散領域
を形成する第２の工程と、上記第２の工程の後又は前
に、上記半導体基板内に炭素を導入し、上記半導体基板
内の上記チャネル用不純物拡散領域とオーバーラップす
る領域に炭素ドープ領域を形成する第３の工程と、上記
チャネル用不純物拡散領域の上にゲート絶縁膜及びゲー
ト電極を形成する第４の工程と、少なくとも上記ゲート
電極をマスクとして用いて上記半導体基板内に第２導電
型不純物を導入し、上記半導体基板内の上記ゲート電極
の両側方に位置する領域にソース・ドレイン用不純物拡
散領域を形成する第５の工程と、上記半導体基板の熱処
理を行い、上記各不純物拡散領域に導入された不純物を
活性化させる第６の工程とを備えている。

【００５７】この方法により、チャネル用不純物拡散領
域に炭素が導入されているので、第６の工程の際、形成
されるチャネル領域の深さ方向への不純物分布の広がり
が抑制され、急峻な濃度分布を持ったチャネル領域が形
成される。したがって、微細な半導体装置を形成する場
合にも、飽和電流値の大きい，かつ短チャネル効果の小
さい半導体装置が形成される。

【００５８】請求項１８に記載されるように、請求項１
７において、上記第３の工程では、上記炭素ドープト領
域が上記半導体基板の表面から離れて形成されるような
加速エネルギーで炭素イオンを注入することが好まし
い。

【００５９】この方法により、第６の工程等において、
炭素がゲート絶縁膜に侵入する虞れがなくなる。したが
って、酸化膜で構成されたゲート絶縁膜を有する半導体
装置においても、ゲート絶縁膜の耐圧の高い半導体装置
が形成される。

【００６０】本発明の第３の半導体装置の製造方法は、
請求項１９に記載されるように、半導体基板上に炭素を
含む半導体単結晶をエピタキシャル成長させて炭素ドー
プエピ層を形成する第１の工程と、上記炭素ドープエピ
層の上に半導体単結晶をエピタキシャル成長させて表面
エピ層を形成する第２の工程と、上記表面エピ層と上記
炭素ドープエピ層の少なくとも一部を含む領域とにしき
い値制御レベルの不純物イオンを導入することによりチ
ャネル用不純物拡散領域を形成する第３の工程と、上記
チャネル用不純物拡散領域の上にゲート絶縁膜及びゲー
ト電極を形成する第４の工程と、少なくとも上記ゲート
電極をマスクとして用いて上記表面エピ層及び上記炭素
ドープエピ層内に第２導電型不純物を導入し、上記表面
エピ層及び上記炭素ドープエピ層内の上記ゲート電極の
両側方に位置する領域にソース・ドレイン用不純物拡散
領域を形成する第５の工程と、上記半導体基板の熱処理
を行い、上記各不純物拡散領域に導入された不純物を活
性化させる第６の工程とを備えている。

【００６１】この方法により、炭素ドープエピ層とゲー
ト絶縁膜との間には、炭素が導入されていない表面エピ
層が存在することになる。したがって、第６の工程等に
おいて、炭素がゲート絶縁膜に侵入するのが確実に防止
され、微細な半導体装置を形成する場合にも、短チャネ
ル効果，逆短チャネル効果が小さく飽和電流値が大き
い、かつゲート絶縁膜の耐圧性の良好な半導体装置が確
実に得られる。

【００６２】本発明の第４の半導体装置の製造方法は、
請求項２０に記載されるように、半導体基板内に第１導
電型不純物イオンを注入してウエル用不純物拡散領域を
形成する第１の工程と、上記半導体基板内にしきい値制
御レベルの不純物を導入し、上記半導体基板の表面付近
の領域にチャネル用不純物拡散領域を形成する第２の工
程と、上記第２の工程の後又は前に、上記半導体基板内
に炭素イオンの注入を行って、上記ウエル用不純物拡散
領域の奥方の一部を含みかつ上記チャネル用不純物拡散
領域とは離れた領域に炭素ドープ領域を形成する第３の
工程と、上記チャネル用不純物拡散領域の上にゲート絶
縁膜及びゲート電極を形成する第４の工程と、少なくと
も上記ゲート電極をマスクとして用いて上記半導体基板
内に第２導電型不純物を導入し、上記半導体基板内の上
記ゲート電極の両側方に位置する領域にソース・ドレイ
ン用不純物拡散領域を形成する第５の工程と、上記半導
体基板の熱処理を行い、上記各不純物拡散領域に導入さ
れた不純物を活性化させる第６の工程とを備えている。

【００６３】この方法により、ウエル用不純物拡散領域
の奥方の一部に炭素ドープ領域が形成されるので、第６
の工程において、ウエル領域に存在する過剰な格子間原
子のチャネル方向への拡散が抑制される。したがって、
微細な半導体装置を形成する場合にも、飽和電流値の大
きい、かつ逆短チャネル効果のほとんどない半導体装置
が形成される。

【００６４】請求項２１に記載されるように、請求項２
０において、上記炭素ドープ領域内の炭素濃度が最大と
なる位置は、上記ウエル用不純物拡散領域内の第１導電
型不純物濃度が最大となる位置よりも上方にある。

【００６５】この方法により、請求項２０の作用効果が
確実に得られる。

【００６６】本発明の第５の半導体装置の製造方法は、
請求項２２に記載されるように、半導体基板上に炭素が
ドープされた半導体単結晶をエピタキシャル成長させて
炭素ドープエピ層を形成する第１の工程と、上記炭素ド
ープエピ層の上に半導体単結晶をエピタキシャル成長さ
せて表面エピ層を形成する第２の工程と、上記表面エピ
層と上記炭素ドープエピ層と上記半導体基板の一部とに
亘る領域に第１導電型の不純物イオンを注入してウエル
用不純物拡散領域を形成する第３の工程と、上記表面エ
ピ層の上部にしきい値制御レベルの不純物イオンを注入
して、チャネル用不純物拡散領域を形成する第４の工程
と、上記チャネル用不純物拡散領域の上にゲート絶縁膜
及びゲート電極を形成する第５の工程と、少なくとも上
記ゲート電極をマスクとして用いて上記表面エピ層内に
第２導電型不純物を導入し、上記表面エピ層内の上記ゲ
ート電極の両側方に位置する領域にソース・ドレイン用
不純物拡散領域を形成する第６の工程と、上記半導体基
板の熱処理を行い、上記各不純物拡散領域に導入された
不純物を活性化させる第７の工程とを備えている。

【００６７】この方法により、半導体基板内における炭
素の導入された領域の深さ方向の位置の制御を容易かつ
正確に行うことができる。したがって、第７の工程にお
いて、炭素ドープエピ層の存在によりウエル領域内の過
剰な格子間原子がチャネル方向に拡散するのが確実に抑
制され、微細な半導体装置を形成する場合にも、飽和電
流値が大きく，逆短チャネル効果のほとんどない半導体
装置が形成される。

【００６８】

【発明の実施の形態】

（第１の実施形態）以下、電界効果型トランジスタに関
する第１の実施形態について、図１及び図２（ａ）〜
（ｄ）を参照しながら説明する。図１は炭素ドープ領域
を有するｎチャネル型ＭＯＳトランジスタの断面図であ
り、図２（ａ）〜（ｄ）はその製造工程を示す断面図で
ある。

【００６９】図１に示すように、ｐ型シリコン基板（又
はｐ型ウエル）１の上には、シリコン酸化膜からなるゲ
ート絶縁膜４と、ポリシリコン膜からなるゲート電極５
ａとが形成されており、このゲート電極５ａの両側面上
にはシリコン酸化膜からなるサイドウォール７が形成さ
れている。さらに、ｐ型シリコン基板１内のゲート電極
５ａの両側方に位置する領域には、高濃度のｎ型不純物
を導入して形成されたｎ型ソース・ドレイン領域１０ａ
が形成されている。そして、本実施形態の特徴は、上記
ソース・ドレイン領域１０ａ内及びその周囲の領域に炭
素ドープ領域Ｒｃｄが形成されている点である。

【００７０】一般に、シリコン基板中の炭素はシリコン
基板中に発生した点欠陥である格子間シリコン原子をト
ラップする働きがあるので、炭素がドープされるとシリ
コン基板内における移動可能な格子間シリコン原子の数
が低減する。一方、燐，砒素，ボロン等の不純物は、シ
リコン基板内では格子間シリコン原子とのペアによって
拡散するため、シリコン基板内の炭素ドープ領域では不
純物の拡散が抑制される。したがって、本実施形態のよ
うに、炭素ドープ領域Ｒｃｄがｎ型ソース・ドレイン領
域１０ａの内部及びその周囲の領域に存在していれば、
ｎ型ソース・ドレイン領域１０ａの深さ方向及び横方向
への拡散が効果的に抑制され、浅いソース・ドレイン領
域１０ａの形成によって短チャネル効果を有効に抑制す
ることができる。

【００７１】また、炭素ドープ領域Ｒｃｄは、ｎ型ソー
ス・ドレイン領域１０ａで発生する過剰な格子間シリコ
ンのゲート酸化膜方向への濃度勾配をも抑制するので、
逆短チャネル効果の発生を抑制することができる。

【００７２】次に、本実施形態に係るｎチャネル型ＭＯ
Ｓトランジスタの製造工程について説明する。

【００７３】まず、図２（ａ）に示すように、ｐ型シリ
コン基板１の表面を酸化して、厚み８−１２ｎｍのシリ
コン酸化膜からなるゲート絶縁膜４を形成する。次に、
基板の全面上に厚み２００−３００ｎｍのポリシリコン
膜を堆積した後、通常のフォト、エッチング工程を経て
ゲート電極５を形成する。

【００７４】次に、図２（ｂ）に示すように、シリコン
酸化膜の堆積と異方性エッチングによるシリコン酸化膜
のエッチバックとによりゲート電極５の両側面上にサイ
ドウォール７を形成する。

【００７５】次に、図２（ｃ）に示すように、ゲート電
極５とそのサイドウォール７をマスクとして用いて、ゲ
ート電極５と、シリコン基板内のゲート電極の両側方に
位置する領域とに砒素イオンを注入し、ソース・ドレイ
ン用不純物拡散領域１０を形成する。注入条件は、加速
エネルギーが３０−４０ｋｅＶで、注入量が５×１０¹⁵
ｃｍ^-2程度である。

【００７６】次に、図２（ｄ）に示すように、ゲート電
極５とサイドウォール７とをマスクとして用いて、ゲー
ト電極５と、シリコン基板１内のゲート電極５の両側方
に位置する領域とに炭素イオンを注入し、炭素ドープ領
域Ｒｃｄを形成する。注入条件は、加速エネルギーが１
０−２０ｋｅＶで、注入量が１×１０¹⁵ｃｍ^-2程度であ
る（３×１０¹⁴−２×１０¹⁵ｃｍ^-2の範囲が好まし
い）。このとき、炭素ドープ領域Ｒｃｄは、砒素イオン
がドープされたソース・ドレイン用不純物拡散領域１０
の内部とその周囲を囲む領域とに亘っている。

【００７７】次に、図２（ｄ）に示す状態で、不純物を
活性化させ結晶欠陥を回復させるべく、８５０℃，３０
分間の熱処理を行って、低抵抗のｎ型ゲート電極５ａ
と、ｎ型ソース・ドレイン領域１０ａとを形成する。そ
の際、砒素イオンが打ち込まれたソース・ドレイン用不
純物拡散領域１０と炭素ドープ領域Ｒｃｄとがオーバー
ラップしているので、熱処理時における砒素の拡散が抑
制され、ｎ型ソース・ドレイン領域１０ａを浅くでき
る。すなわち、ｎ型ソース・ドレイン領域１０ａにおけ
る不純物濃度を高くしながら、ゲート長の縮小に応じス
ケーリング則にしたがった寸法に近い寸法までｎ型ソー
ス・ドレイン領域１０ａの深さを浅くしていくことが可
能となる。

【００７８】ただし、本実施形態及び後述の各実施形態
において、活性化のための熱処理を行う時までにそれと
同等の高温の処理が行われる場合には、その時までに導
入された不純物は活性化されることがある。例えば、図
２（ｂ）に示す工程中で、サイドウォール７を形成する
際、通常のＣＶＤ法によりシリコン酸化膜を全面に堆積
すると、高温に長時間さらされる。この場合には、ＣＶ
Ｄ工程も活性化のための熱処理として機能することにな
る。しかし、低温ＣＶＤ法よるシリコン酸化膜を堆積す
る場合には、不純物は活性化されない。したがって、各
請求項にいう熱処理とは、高温ＣＶＤ法による処理等も
含まれる概念である。

【００７９】（第２の実施形態）次に、第２の実施形態
について説明する。図３は、第２の実施形態におけるｎ
チャネルチャネル型ＭＯＳトランジスタの断面図であ
る。

【００８０】同図に示すように、本実施形態に係るｎチ
ャネル型ＭＯＳトランジスタにおいては、第１の実施形
態に係るトランジスタの炭素ドープ領域Ｒｃｄがｎ型ソ
ース・ドレイン１０ａの内部のみに形成されている。

【００８１】一般に、炭素ドープ領域Ｒｃｄ内の炭素に
よってトラップされた格子間シリコン原子は、炭素とシ
リコン原子のクラスタを形成する。したがって、このよ
うなクラスタがｐｎ接合近辺（特に不純物濃度の低いｐ
型シリコン基板側）に存在すると、空乏層が広がった場
合にｐｎ接合リークを増大させる虞れもある。すなわ
ち、第１の実施形態のように、ｎ型ソース・ドレイン領
域１０ａとｐ型シリコン基板１（基板領域）との間のｐ
ｎ接合を炭素ドープ領域Ｒｃｄが内包していると、トラ
ンジスタの種類や使用条件によっては、接合リークを増
大させることがないとはいえない。

【００８２】そこで、本実施形態のように炭素ドープ領
域Ｒｃｄがソース・ドレイン用不純物拡散領域１０の内
部に存在していることで、ｐｎ接合近辺でｐ型シリコン
基板１側でのクラスタの発生を抑制することができ、ｐ
ｎ接合リークを確実に抑制しつつ短チャネル特性を改善
することができる。

【００８３】なお、本実施形態に係るトランジスタの製
造工程については説明を省略するが、図２（ｄ）に示す
工程で、炭素イオンの注入を行う際の加速エネルギーを
少し弱めにすることで、容易に実現できる。

【００８４】（第３の実施形態）次に、第３の実施形態
について説明する。図４は、第３の実施形態に係るｎチ
ャネル型ＭＯＳトランジスタの断面図である。

【００８５】本実施形態に係るトランジスタは、上記第
１の実施形態に係るトランジスタとは異なり、いわゆる
ＬＤＤ構造を有する。すなわち、高濃度の砒素が導入さ
れたｎ型ソース・ドレイン領域１０ａとゲート電極５ａ
の直下方に位置する領域（チャネル領域）との間に、低
濃度のｎ型不純物を導入してなるｎ型低濃度ソース・ド
レイン領域（ｎ型extension ）１２ａが設けられてい
る。その他のＭＯＳトランジスタの基本的な構成は上記
第１の実施形態と同じである。そして、本実施形態の特
徴部分は、ｎ型低濃度ソース・ドレイン領域１２ａを包
含する領域に炭素ソープと領域Ｒｃｄが形成されている
点である。そして、この炭素ドープ領域Ｒｃｄは、高濃
度のｎ型不純物がドープされたｎ型ソース・ドレイン領
域１０ａの内部にも形成されている。

【００８６】上述のように、炭素ソープと領域Ｒｃｄ内
では不純物の拡散が抑制される。本実施形態では、ｎ型
低濃度ソース・ドレイン領域１２ａ内に炭素がドープさ
れていることにより、ｎ型低濃度ソース・ドレイン領域
１２ａの深さ方向及び横方向への拡散が効果的に抑制さ
れ、短チャネル特性が改善される。

【００８７】さらに、炭素ドープ領域Ｒｃｄはｎ型ソー
ス・ドレイン領域１０ａとも一部重なるため、ｎ型ソー
ス・ドレインの深さ方向及び横方向への拡散をも抑制
し、短チャネル特性がさらに改善される。

【００８８】また、本実施形態では、炭素ドープ領域Ｒ
ｃｄ内の炭素が、ｎ型低濃度ソース・ドレイン領域１２
ａやｎ型ソース・ドレイン領域１０ａで発生する過剰な
格子間シリコンのゲート酸化膜方向への濃度勾配を抑制
する。したがって、格子間シリコンによってチャネル領
域における基板表面付近の不純物濃度が過剰に高くなる
のを有効に防止することができ、しきい値電圧が上昇す
る等の逆短チャネル効果の発生を抑制することができ
る。

【００８９】次に、本実施形態に係るｎチャネル型ＭＯ
Ｓトランジスタの製造工程について、図５（ａ）−
（ｄ）を参照しながら説明する。

【００９０】まず、図５（ａ）に示すように、ｐ型シリ
コン基板１の表面を酸化して、厚み８−１２ｎｍのシリ
コン酸化膜からなるゲート絶縁膜４を形成する。次に、
基板の全面上に厚み２００−３００ｎｍのポリシリコン
膜を堆積した後、通常のフォト、エッチング工程を経て
ゲート電極５を形成する。

【００９１】次に、図５（ｂ）に示すように、ゲート電
極５をマスクとして用いて、ゲート電極５と、シリコン
基板内のゲート電極５の両側方に位置する領域とに砒素
イオンを注入しソース・ドレイン用不純物拡散領域１０
を形成する。注入条件は、加速エネルギーが１０−３０
ｋｅＶで、注入量が１−５×１０¹⁴ｃｍ^-2程度である。

【００９２】次に、図５（ｃ）に示すように、ゲート電
極５をマスクとして用いて、ゲート電極５と、シリコン
基板１内のゲート電極５の両側方に位置する領域とに炭
素イオンを注入し、炭素ドープ領域Ｒｃｄを形成する。
注入条件は、加速エネルギーが１０−２０ｋｅＶで、注
入量が１×１０¹⁵ｃｍ^-2程度である（３×１０¹⁴−２×
１０¹⁵ｃｍ^-2の範囲が好ましい）。このとき、炭素ドー
プ領域Ｒｃｄは、砒素イオンがドープされたソース・ド
レイン用不純物拡散領域１０の内部とその周囲を囲む領
域とに亘っている。

【００９３】次に、図５（ｄ）に示すように、シリコン
酸化膜の堆積と異方性エッチングによるシリコン酸化膜
のエッチバックとによりゲート電極５の両側面上にサイ
ドウォール７を形成する。さらに、図５（ｄ）に示す状
態で、各不純物を活性化させ結晶欠陥を回復させるべ
く、８５０℃，３０分間の熱処理を行って、低抵抗のｎ
型ゲート電極５ａと、ｎ型ソース・ドレイン領域１０ａ
と、ｎ型低濃度ソース・ドレイン領域（ｎ型extension
）１２ａとを形成する。その際、ソース・ドレイン用
不純物拡散領域１０と炭素ドープ領域Ｒｃｄとが互いに
オーバーラップしているので、上述の炭素による不純物
の拡散を抑制する機能によって、ｎ型低濃度ソース・ド
レイン領域１２ａの深さ及び横方向への広がりが抑制さ
れる。したがって、短チャネル効果及び逆短チャネル効
果を確実に抑制することができる。

【００９４】ただし、上述のように、活性化のための熱
処理を行う時までにそれと同等の高温の処理が行われる
場合には、その時までに導入された不純物は活性化され
るので、図５（ｄ）に示す工程中で、サイドウォール７
を形成する際、通常のＣＶＤ法によりシリコン酸化膜を
全面に堆積すると、高温に長時間さらされる（例えば７
００−８５０℃に数時間）。このような高温のＣＶＤを
用いる場合には、その時点でｎ型低濃度ソース・ドレイ
ン領域１２ａが形成されるが、本実施形態では、炭素ド
ープ領域Ｒｃｄが形成されているので、長時間高温にさ
らすＣＶＤ処理が行われても、ｎ型低濃度ソース・ドレ
イン領域１２ａの不純物分布の広がりを十分抑制するこ
とができる。

【００９５】（第４の実施形態）次に、第４の実施形態
について説明する。図６は、本実施形態に係るＬＤＤ構
造のｎチャネル型ＭＯＳトランジスタの断面図である。

【００９６】同図に示すように、本実施形態に係るトラ
ンジスタの基本的な構造は、上記第３の実施形態におけ
るトランジスタの構造と同じである。ただし、本実施形
態においては、炭素ドープ領域Ｒｃｄは、ｎ型低濃度ソ
ース・ドレイン領域１２ａの内部とｎ型ソース・ドレイ
ン領域１０ａの内部に亘って形成されている。

【００９７】本実施形態では、上記第３の実施形態に比
べ、炭素ドープ領域Ｒｃｄが低濃度ソース・ドレイン領
域１２ａと基板領域との間のｐｎ接合部には存在しない
ので、上記第２の実施形態と同様の機能によってｐｎ接
合近辺におけるｐ型シリコン基板側でのクラスタの発生
を抑制することができる。したがって、ｐｎ接合リーク
を抑制しつつ短チャネル特性を改善することができる。

【００９８】なお、本実施形態に係るトランジスタの製
造工程の説明は省略するが、図５（ｃ）に示す工程で、
炭素イオンの注入を行う際の加速エネルギーを少し弱め
にすることで、容易に実現できる。

【００９９】（第５の実施形態）次に、第５の実施形態
について説明する。図７は本実施形態に係るｎチャネル
型ＭＯＳトランジスタの断面図である。

【０１００】同図に示すように、本実施形態に係るトラ
ンジスタもｎ型低濃度ソース・ドレイン領域（ｎ型exte
nsion ）１２ａを備えている点では、上記第３，第４の
実施形態に係るトランジスタとの構造と同じである。た
だし、本実施形態では、最終の仕上がり状態ではサイド
ウォールがなくなっており、かつゲート電極５ａの上と
ｎ型ソース・ドレイン領域１０ａの上とに、それぞれ低
抵抗のシリサイド層２１ａ，２１ｂが形成されている。
そして、炭素ドープ領域Ｒｃｄは、各シリサイド層２１
ａ，２１ｂをマスクとする炭素イオンの注入によって形
成されており、ｎ型低濃度ソース・ドレイン領域１２ａ
とその周囲の領域のみに形成されている。

【０１０１】本実施形態では、短チャネル効果の抑制に
加えて、ゲート電極及びｎ型ソース・ドレイン領域の低
抵抗化を図ることができる。

【０１０２】（第６の実施形態）次に、第６の実施形態
について説明する。図８は本実施形態に係るｎチャネル
型ＭＯＳトランジスタの断面図である。

【０１０３】同図に示すように、本実施形態に係るトラ
ンジスタの構造は、上記第５の実施形態に係るトランジ
スタの構造と基本的に同じである。ただし、本実施形態
では、炭素ドープ領域Ｒｃｄがｎ型低濃度ソース・ドレ
イン領域１２ａの内部のみに形成されており、ｎ型低濃
度ソース・ドレイン領域１２ａとシリコン基板１（基板
領域）との間のｐｎ接合部には炭素が導入されていな
い。したがって、上記第５の実施形態に比べて、接合リ
ークの増大を回避できる利点がある。

【０１０４】特に、ｎ型ソース・ドレイン領域１０ａ内
には炭素ドープ領域Ｒｃｄが形成されていないので、ｎ
型ソース・ドレイン領域１０ａ内における不純物の拡散
には影響を与えることなく、ｎ型低濃度ソース・ドレイ
ン領域１２ａの不純物の拡散のみを抑制したいときに有
利な構造となる。

【０１０５】次に、図９（ａ）−（ｄ）を参照しながら
本実施形態に係るｎチャネル型ＭＯＳトランジスタの製
造方法について説明する。

【０１０６】まず、図９（ａ）に示すように、ｐ型シリ
コン基板１の表面を酸化して、厚み８−１２ｎｍのシリ
コン酸化膜からなるゲート絶縁膜４を形成する。次に、
基板の全面上に厚み２００−３００ｎｍのポリシリコン
膜を堆積した後、通常のフォト、エッチング工程を経て
ゲート電極５を形成する。次に、シリコン酸化膜の堆積
と異方性エッチングによるシリコン酸化膜のエッチバッ
クとによりゲート電極５の両側面上にサイドウォール７
を形成する。

【０１０７】次に、ゲート電極５とそのサイドウォール
７をマスクとして用いて、ゲート電極５と、シリコン基
板内のゲート電極の両側方に位置する領域とに砒素イオ
ンを注入し、ソース・ドレイン用不純物拡散領域１０を
形成する。注入条件は、加速エネルギーが３０−４０ｋ
ｅＶで、注入量が５×１０¹⁵ｃｍ^-2程度である。

【０１０８】次に、図９（ｂ）に示すように、サイドウ
ォール７を選択的にオーバーエッチングして、サイドウ
ォール７を後退させる。

【０１０９】次に、図９（ｃ）に示すように、シリコン
基板１の露出している面とゲート電極５の上とに高融点
金属膜（例えばチタン膜）を形成した後シリサイド化さ
せて、露出しているシリコンと反応させてシリサイド層
を形成した後、チタン膜を除去し、さらに熱処理を行っ
て、ゲート電極５の上とソース・ドレイン用不純物拡散
領域１０との上にシリサイド層２１ａ，２１ｂを形成す
る。

【０１１０】次に、図９（ｄ）に示すように、サイドウ
ォール７を除去した後、各シリサイド層２１ａ，２１ｂ
をマスクとして、基板内に低濃度の燐イオンを注入し、
低濃度ソース・ドレイン用不純物拡散領域を形成する
（図示せず）。注入条件は、加速エネルギーが１０−３
０ｋｅＶで、注入量が１−５×１０¹⁴ｃｍ^-2程度であ
る。さらに、各シリサイド層２１ａ，２１ｂをマスクと
して、基板内に炭素イオンを注入し、炭素ドープ領域Ｒ
ｃｄを形成する。注入条件は、加速エネルギーが１０−
２０ｋｅＶで、注入量が１×１０¹⁵ｃｍ^-2程度である
（３×１０¹⁴−２×１０¹⁵ｃｍ^-2の範囲が好ましい）。
その後、各不純物を活性化させ結晶欠陥を回復させるべ
く、８５０℃，３０分間の熱処理を行って、低抵抗のｎ
型ゲート電極５ａと、ｎ型ソース・ドレイン領域１０ａ
と、ｎ型低濃度ソース・ドレイン領域（ｎ型extension
）１２ａとを形成する。

【０１１１】以上の工程によって、ｎ型低濃度ソース・
ドレイン領域１２ａの内部のみに炭素ドープ領域Ｒｃｄ
を形成することができる。なお、上記第５の実施形態の
ごとく炭素ドープ領域Ｒｃｄがｎ型ソース・ドレイン領
域１０ａに亘っていてもよい場合には、図９（ｂ）に示
すサイドウォールの後退処理は行う必要がない。

【０１１２】なお、本実施形態では、シリサイド化を行
う際に高温に維持されるので、ゲート電極５内及びソー
ス・ドレイン用不純物拡散領域１０内の砒素が活性化さ
れる。

【０１１３】（第７の実施形態）次に、第７の実施形態
について説明する。図１０は、第７の実施形態に係るｎ
チャネル型ＭＯＳトランジスタの断面図である。

【０１１４】同図に示すように、本実施形態に係るトラ
ンジスタは、上記第３の実施形態に係るトランジスタの
構造（図４参照）に加えて、ｎ型低濃度ソース・ドレイ
ン領域（ｎ型extension ）１２ａの下方に形成されたｐ
型ポケット領域１５ａを備えている。ただし、炭素ドー
プ領域Ｒｃｄが形成されている領域は上記第３の実施形
態と同じであるので、ｐ型ポケット領域１５ａの一部に
も炭素がドープされている。

【０１１５】したがって、本実施形態では、上記第３の
実施形態と同様の効果を発揮することができるに加え
て、炭素ドープ領域Ｒｃｄがｐ型ポケット領域１５ａの
一部と重なっているので、ｐ型ポケット領域１５ａにお
ける不純物分布の広がりを抑えることができる。したが
って、効果的に短チャネル効果を抑制した上で拡散容量
の増加も抑制することができる。

【０１１６】なお、本実施形態における製造工程の説明
は省略するが、従来の製造工程（図２２（ａ）−ｆ）参
照）における図２２（ｄ）に示す工程で、炭素イオンの
注入を行うことにより、容易に実現できる。

【０１１７】（第８の実施形態）次に、第８の実施形態
について説明する。図１１は、本実施形態に係るｎチャ
ネルチャネル型ＭＯＳトランジスタの断面図である。

【０１１８】図１１に示すように、ｐ型シリコン基板１
（あるいはｐ型ウエル）の上には、ゲート絶縁膜４とｎ
型ゲート電極５ａとが形成され、シリコン基板１内に
は、ｎ型ソース・ドレイン領域１０ａが形成されてい
る。さらに、シリコン基板１内のｎ型ゲート電極５ａの
直下方に位置する領域にしきい値制御レベルのｐ型不純
物を導入してチャネル用ｐ型半導体領域（以下、ｐ型チ
ャネル領域と呼ぶ）１６ａが形成されている。そして、
本実施形態の特徴は、上記ｎ型ソース・ドレイン領域１
０ａ及びチャネル領域１６ａを含み、かつ両者の下方の
基板領域を含む領域に炭素を導入した炭素ドープ領域Ｒ
ｃｄが形成されている。

【０１１９】上述のように、炭素ドープ領域Ｒｃｄ中の
炭素は不純物の拡散を抑制するので、本実施形態のよう
に炭素ドープ領域Ｒｃｄがｐ型チャネル領域１６ａとｎ
型ソース・ドレイン１０ａとを内包していれば、ｐ型チ
ャネル領域１６ａの不純物分布の広がりを抑えて急峻な
深さ方向分布をもつｐ型チャネル領域１６ａが形成され
ると同時に、ｎ型ソース・ドレイン領域１０ａの深さ方
向及び横方向への拡散を効果的に抑制する。その結果、
高い飽和電流値を確保しつつ短チャネル特性を改善する
ことができる。

【０１２０】さらに、炭素ドープ領域Ｒｃｄは、ｎ型ソ
ース・ドレイン領域１０ａで発生する過剰な格子間シリ
コンのゲート酸化膜方向への濃度勾配を抑制するので、
逆短チャネル効果の発生を抑制するという効果も発揮す
ることができる。

【０１２１】本実施形態では、チャネル領域としてｐ型
チャネル領域を例にしたが、ｎ型チャネル領域の場合で
も同様の効果を発揮することができる。

【０１２２】（第９の実施形態）次に、第９の実施形態
について説明する。図１２は、本実施形態に係るｎチャ
ネル型ＭＯＳトランジスタの断面図である。

【０１２３】同図に示すように、本実施形態に係るトラ
ンジスタの構造は、上記第８の実施形態に係るトランジ
スタの構造とほとんど同じである。ただし、図１１に示
す第８の実施形態では、ドープ領域Ｒｃｄはｐ型シリコ
ン基板１の表面に接していたが、本実施形態において
は、炭素ドープ領域Ｒｃｄはｐ型シリコン基板１の表面
付近の領域を含まないように、つまりｐ型シリコン基板
１の表面に接しないように形成されている。

【０１２４】通常、ゲート絶縁膜４は、ｐ型シリコン基
板１の表面を酸化して形成されるシリコン酸化膜によっ
て構成されているが、上記第８の実施形態のごとく炭素
ドープ領域Ｒｃｄがゲート絶縁膜４に接していると、酸
化膜中に炭素が取り込まれ、ゲート酸化膜の耐圧が劣化
することがある。したがって、本実施形態のごとく炭素
ドープ領域Ｒｃｄがｐ型シリコン基板１の表面に接しな
いように形成されているので、ゲート酸化膜の耐圧を劣
化することなく、上記第８の実施形態と同じ効果を発揮
することができる。

【０１２５】ただし、ゲート絶縁膜がシリコン酸化膜以
外の材料で構成されている場合には、炭素ドープ領域Ｒ
ｃｄがｐ型シリコン基板１の表面に接していても、耐圧
の劣化等を招くことはない。

【０１２６】次に、本実施形態に係るｎチャネルチャネ
ル型ＭＯＳトランジスタの製造工程について、図１３
（ａ）〜（ｅ）を参照しながら説明する。

【０１２７】図１３（ａ）に示すように、ｐ型シリコン
基板１の表面付近の領域に、しきい値制御レベルの濃度
のホウ素イオンを注入し、チャネル用不純物拡散領域１
６を形成する。注入条件は、加速エネルギーが２０−６
０ｋｅＶで、注入量が４−６×１０¹²ｃｍ^-2である。

【０１２８】次に、図１３（ｂ）に示すように、炭素イ
オンをｐ型シリコン基板１内に注入し、ｐ型不純物が導
入されたチャネル用不純物拡散領域１６と一部重なりか
つｐ型シリコン基板１の表面に接しないように炭素ドー
プ領域Ｒｃｄを形成する。このとき、炭素イオンの注入
条件は、加速エネルギーが３０ｋｅＶ程度で、注入量が
１×１０¹⁵ｃｍ^-2程度である（３×１０¹⁴〜２×１０¹⁵
ｃｍ^-2の範囲が好ましい）。

【０１２９】次に、図１３（ｃ）に示すように、ｐ型シ
リコン基板１の表面を酸化して、厚みが８−１２ｎｍの
ゲート絶縁膜４を形成する。

【０１３０】次に、図１３（ｄ）に示すように、全面に
厚みが２００−３００ｎｍのポリシリコン膜を堆積した
後、通常のフォト、エッチング工程を経てゲート電極５
を形成する。次に、ゲート電極５の両側面上にサイドウ
ォール７を形成する。

【０１３１】次に、図１３（ｅ）に示すように、ゲート
電極５及びサイドウォール７をマスクとして用い、ゲー
ト電極５と、ｐ型シリコン基板１内のゲート電極５の両
側方に位置する領域とに高濃度の砒素イオンを注入し、
ソース・ドレイン用不純物拡散領域１０を形成する。こ
のとき、砒素イオンが導入されたソース・ドレイン用不
純物拡散領域１０は炭素ドープ領域Ｒｃｄよりも浅い。
注入条件は、加速エネルギーが３０〜４０ｋｅＶで、注
入量が５×１０¹⁵ｃｍ^-2程度である。次に、導入された
不純物を活性化し結晶欠陥を回復させるため８５０℃、
３０分の熱処理を行って、ゲート電極５を低抵抗のｎ型
ゲート電極５ａにするとともに、シリコン基板１内に、
ｐ型チャネル領域１６ａとｎ型ソース・ドレイン領域１
０ａとを形成する。

【０１３２】ただし、図１３（ｄ）に示す工程で、通常
のＣＶＤ法によりシリコン酸化膜の堆積を行う場合に
は、その時点でチャネル用不純物拡散領域１６内のホウ
素が活性化されかつ拡散するが、その場合にも炭素ドー
プ領域Ｒｃｄが存在することで、上述の効果を発揮する
ことができる。後述の第１０−１３の実施形態において
も同様である。

【０１３３】（第１０の実施形態）次に、第１０の実施
形態について説明する。図１４は、本実施形態に係るｎ
チャネル型ＭＯＳトランジスタの断面図である。

【０１３４】同図に示すように、ｐ型シリコン基板１内
にｐ型ウエル２ａが形成されており、このｐ型ウエル２
ａの上に、シリコン単結晶のエピタキシャル成長と同時
に炭素をドープして形成された炭素ドープエピ領域Ｒｃ
ｄｅが設けられている。そして、この炭素ドープエピ領
域Ｒｃｄｅの上に炭素を含まないシリコン単結晶からな
る表面エピ層３１が形成されている。さらに、表面エピ
層３１と炭素ドープエピ領域Ｒｃｄｅとに亘って、ｐ型
チャネル領域１６ａと、ｎ型ソース・ドレイン領域１０
ａとが形成されている。その他の構成は、上記第９の実
施形態と同じである。

【０１３５】本実施形態に係るトランジスタは、炭素ド
ープエピ領域Ｒｃｄｅが基板表面に接していない点で上
記第９の実施形態に係るトランジスタと本質的に同じ構
造を有している。したがって、上述の第９の実施形態の
効果と同じ効果を発揮することができる。

【０１３６】次に、本実施形態に係るｎチャネル型ＭＯ
Ｓトランジスタの製造工程について、図１５（ａ）−
（ｆ）を参照しながら説明する。

【０１３７】まず、図１５（ａ）に示すように、ｐ型シ
リコン基板１の上に、炭素をドープしながらシリコン単
結晶をエピタキシャル成長させて、炭素ドープエピ領域
Ｒｃｄｅを形成する。

【０１３８】次に、図１５（ｂ）に示すように、炭素ド
ープエピ領域Ｒｃｄｅの上に、炭素のドープを行わずに
シリコン単結晶をエピタキシャル成長させて、表面エピ
層３１を形成する。

【０１３９】次に、図１５（ｃ）に示すように、表面エ
ピ層３１，炭素ドープエピ領域Ｒｃｄｅ及び下方のｐ型
シリコン基板１内にホウ素イオンを注入し、ウエル用不
純物拡散領域２を形成する。このとき、注入条件は、加
速エネルギーが３００−２０００ｋｅＶで、注入量が１
×１０¹³−１×１０¹⁴ｃｍ^-2である。ホウ素イオンがこ
のようなエネルギー範囲で注入されると、ウエル用不純
物拡散領域２は、ｐ型シリコン基板１の表面近傍で不純
物濃度が低く、かつｐ型シリコン基板１の深いところに
不純物濃度のピークがある不純物濃度プロファイルを有
し、いわゆるレトログレードウエルとなる。次に、表面
エピ層３１全体と炭素ドープエピ領域Ｒｃｄｅの一部と
に亘る領域に、しきい値制御レベルの濃度のホウ素イオ
ンを注入し、チャネル用不純物拡散領域１６を形成す
る。注入条件は、加速エネルギーが２０−６０ｋｅＶ
で、注入量が４−６×１０¹²ｃｍ^-2である。

【０１４０】次に、図１５（ｄ）に示すように、基板の
表面を酸化して、厚みが８−１２ｎｍのゲート絶縁膜４
を形成する。

【０１４１】次に、図１５（ｅ）に示すように、全面に
厚みが２００−３００ｎｍのポリシリコン膜を堆積した
後、通常のフォト、エッチング工程を経てゲート電極５
を形成する。次に、ゲート電極５の両側面上にサイドウ
ォール７を形成する。

【０１４２】次に、図１５（ｆ）に示すように、ゲート
電極５とサイドウォール７をマスクとして用い、ゲート
電極５と、表面エピ層３１及び炭素ドープエピ領域Ｒｃ
ｄｅに亘る領域内でゲート電極５の両側方に位置する領
域とに高濃度の砒素イオンを注入し、ソース・ドレイン
用不純物拡散領域１０を形成する。このとき、砒素イオ
ンが導入されたソース・ドレイン用不純物拡散領域１０
の下端は炭素ドープ領域Ｒｃｄの下端よりも上方にあ
る。注入条件は、加速エネルギーが３０〜４０ｋｅＶ
で、注入量が５×１０¹⁵ｃｍ^-2程度である。次に、導入
された不純物を活性化し結晶欠陥を回復させるため８５
０℃、３０分の熱処理を行って、ゲート電極５を低抵抗
のｎ型ゲート電極５ａにするとともに、シリコン基板１
内に、ｐ型ウエル２ａと、ｐ型チャネル領域１６ａとｎ
型ソース・ドレイン領域１０ａとを形成する。

【０１４３】本実施形態の製造方法によれば、上記第９
の実施形態に比べ、炭素ドープエピ領域Ｒｃｄｅを基板
表面から離れるように形成することが容易かつ確実とな
る利点がある。

【０１４４】（第１１の実施形態）次に、第１１の実施
形態について説明する。図１６は、本実施形態に係るｎ
チャネルチャネル型ＭＯＳトランジスタの断面図であ
る。

【０１４５】同図に示すように、本実施形態に係るトラ
ンジスタの構造は、上記第８の実施形態に係るトランジ
スタの構造（図１１参照）とよく似ている。ただし、本
実施形態では、ｐ型チャネル領域ではなくｎ型チャネル
領域１７ａが形成されており、かつ炭素ドープ領域Ｒｃ
ｄがｎ型チャネル領域１７ａよりも浅く形成されてい
る。

【０１４６】本実施形態によれば、以下のような効果が
得られる。上述のように、炭素の存在により不純物の拡
散が抑制されるので、本実施形態のように炭素ドープ領
域Ｒｃｄがｎ型チャネル領域１６ａよりも浅く形成され
ていると、ｎ型チャネル領域１７ａの不純物分布の広が
りを抑えて急峻な深さ方向分布をもつｎ型チャネル領域
１７ａが形成されと同時に、ｎ型ソース・ドレイン１０
ａの深さ方向及び横方向への拡散を効果的に抑制され
る。その結果、飽和電流値を増加させた上で短チャネル
効果を抑制することができる。

【０１４７】さらに、炭素ドープ領域Ｒｃｄは、ｎ型ソ
ース・ドレイン領域１０ａで発生する過剰な格子間シリ
コンのゲート酸化膜方向への濃度勾配を抑制するので、
逆短チャネル効果の発生を抑制することもできる。

【０１４８】また、炭素ドープ領域Ｒｃｄ内の炭素によ
ってトラップされた格子間シリコン原子は、炭素原子と
の間でクラスタを形成する。したがって、このようなク
ラスタがｐｎ接合近辺（特に不純物濃度の低い基板領域
側）に存在すると空乏層が広がった場合にｐｎ接合リー
クを増大させることがある。それに対し、本実施形態の
ように炭素ドープ領域Ｒｃｄがｎ型チャネル領域１７ａ
よりも浅く設けられ、かつｐｎ接合部には導入されてい
ないことにより、ｐｎ接合リークの増大を防止しつつ、
短チャネル効果を抑制できる。

【０１４９】特に、本実施形態のように、チャネル領域
１６ａとソース・ドレイン領域１０ａとが同じ導電型の
場合には、炭素がｐｎ接合に存在しなくなるので、上述
のように、接合リークを抑制しうる利点がある。

【０１５０】なお、本実施形態の製造工程の図示は省略
するが、上述の第９の実施形態における炭素イオンの注
入工程（図１３（ｂ）に示す工程）において、炭素イオ
ンの注入の際の加速エネルギーを弱くすることで、浅い
炭素ドープ領域Ｒｃｄを容易に形成できることはいうま
でもない。他の工程は、図１３（ａ）〜（ｅ）に示す工
程と同じである。

【０１５１】また、図示は省略するが、炭素ドープ領域
を深さ方向だけでなく横方向においてもチャネル領域の
内部のみに形成することもできる。例えば、図１３
（ｂ）に示す工程の前にゲート酸化膜を形成しておき、
ゲート電極の反転パターンを拡張したパターンを有する
レジスト膜をマスクとして、炭素イオンの注入を行うこ
とにより、深さ方向においても横方向においてもチャネ
ル領域からはみでることのない炭素ドープ領域を形成す
ることができる。

【０１５２】（第１２の実施形態）次に、第１２の実施
形態について説明する。図１７は、本実施形態に係るｎ
チャネル型ＭＯＳトランジスタの断面図である。

【０１５３】同図に示すように、ｐ型シリコン基板１内
には、ｐ型ウエル２ａが形成されており、このｐ型ウエ
ル２ａ内におけるｐ型チャネル領域１６ａ及びｎ型ソー
ス・ドレイン領域１０ａよりも深い領域に炭素ドープ領
域Ｒｃｄが形成されている。すなわち、本実施形態で
は、炭素ドープ領域Ｒｃｄは、ｐ型チャネル領域１６ａ
やｎ型ソース・ドレイン領域１０ａとはオーバーラップ
していない。その他の構成は、上記第１０の実施形態と
同様である。

【０１５４】次に、本実施形態に係るトランジスタの不
純物濃度プロファイルについて、図１８を参照しながら
説明する。同図に示すように、本実施形態に係るトラン
ジスタのｐ型ウエル２ａは、ｐ型シリコン基板１の表面
近傍で不純物濃度が低く、かつシリコン基板１の深いと
ころに不純物濃度のピークがある不純物濃度プロファイ
ルを有し、いわゆるレトログレードウエルとなってい
る。そして、炭素ドープト領域Ｒｃｄは、ｐ型チャネル
領域１６ａ及びｎ型ソース・ドレイン領域１０ａとはオ
ーバーラップせず、かつ炭素濃度のピーク位置がｐ型ウ
エル２ａの不純物濃度のピーク位置よりも浅いという濃
度プロファイルを有している。

【０１５５】本実施形態のような構造を採用することに
より、ｐ型ウエル２ａ内の不純物濃度のピーク位置の近
辺で発生する格子間シリコンの基板表面への拡散を抑制
することができるので、ｐ型チャネル領域１６ａの近傍
における格子間シリコン濃度勾配が急になるのを抑制す
ることができる。したがって、ｐ型チャネル領域１６ａ
内の不純物の分布を急峻に保つことができ、飽和電流値
の減少を抑制することができる。

【０１５６】次に、本実施形態に係るｎチャネル型ＭＯ
Ｓトランジスタの製造工程について、図１９（ａ）−
（ｆ）を参照しながら説明する。

【０１５７】まず、図１９（ａ）に示すように、ｐ型シ
リコン基板１内にホウ素イオンを注入し、ウエル用不純
物拡散領域２を形成する。このときの注入条件は、加速
エネルギーが３００−２０００ｋｅＶで、注入量が１×
１０¹³−１×１０¹⁴ｃｍ^-2である。ホウ素イオンがこの
ようなエネルギー範囲で注入されると、ウエル用不純物
拡散領域２は、ｐ型シリコン基板１の表面近傍で不純物
濃度が低く、かつｐ型シリコン基板１の深いところに不
純物濃度のピークがある不純物濃度プロファイルを有
し、いわゆるレトログレードウエルとなる。

【０１５８】次に、図１９（ｂ）に示すように、ウエル
用不純物拡散領域２内に炭素イオンを注入し、炭素ドー
プ領域Ｒｃｄを形成する。このとき、注入条件は、加速
エネルギーが８０ｋｅＶで、注入量が１×１０¹⁵ｃｍ^-2
程度である（３×１０¹⁴〜２×１０¹⁵ｃｍ^-2の範囲が好
ましい）。

【０１５９】次に、図１９（ｃ）に示すように、ｐ型シ
リコン基板１の表面付近の領域に、しきい値制御レベル
の濃度のホウ素イオンを注入し、チャネル用不純物拡散
領域１６を形成する。注入条件は、加速エネルギーが２
０−３０ｋｅＶで、注入量が４−６×１０¹²ｃｍ^-2であ
る。

【０１６０】次に、図１９（ｄ）に示すように、ｐ型シ
リコン基板１の表面を酸化して、厚みが８−１２ｎｍの
ゲート絶縁膜４を形成する。

【０１６１】次に、図１９（ｅ）に示すように、全面に
厚みが２００−３００ｎｍのポリシリコン膜を堆積した
後、通常のフォト、エッチング工程を経てゲート電極５
を形成する。次に、ゲート電極５の両側面上にサイドウ
ォール７を形成する。

【０１６２】次に、図１９（ｆ）に示すように、ゲート
電極５及びサイドウォール７をマスクとして用い、ゲー
ト電極５と、ｐ型シリコン基板１内のゲート電極５の両
側方に位置する領域とに高濃度の砒素イオンを注入し
て、ソース・ドレイン用不純物拡散領域（図示せず）を
形成する。このとき、砒素イオンが導入されたソース・
ドレイン用不純物拡散領域は炭素ドープ領域Ｒｃｄより
も浅い。注入条件は、加速エネルギーが３０〜４０ｋｅ
Ｖで、注入量が５×１０¹⁵ｃｍ^-2程度である。次に、導
入された不純物を活性化し結晶欠陥を回復させるため８
５０℃、３０分の熱処理を行って、ゲート電極５を低抵
抗のｎ型ゲート電極５ａにするとともに、シリコン基板
１内に、ｐ型ウエル２ａと、ｐ型チャネル領域１６ａ
と、ｎ型ソース・ドレイン領域１０ａとを形成する。

【０１６３】（第１３の実施形態）次に、第１３の実施
形態について説明する。本実施形態に係るｎチャネル型
ＭＯＳトランジスタの構造は、上記第１２の実施形態に
係るトランジスタの構造と本質的には同じであるが、本
実施形態では、炭素ドープ領域をエピタキシャル成長と
同時に形成している点が異なる。

【０１６４】以下、本実施形態に係るｎチャネル型ＭＯ
Ｓトランジスタの製造工程について、図２０（ａ）−
（ｆ）を参照しながら説明する。

【０１６５】まず、図２０（ａ）に示すように、ｐ型シ
リコン基板１の上に、炭素をドープしながらシリコン単
結晶をエピタキシャル成長させて、炭素ドープエピ領域
ＲＲｃｄｅを形成する。

【０１６６】次に、図２０（ｂ）に示すように、炭素ド
ープエピ領域Ｒｃｄｅの上に、炭素のドープを行わずに
シリコン単結晶をエピタキシャル成長させて、表面エピ
層３２を形成する。

【０１６７】次に、図２０（ｃ）に示すように、表面エ
ピ層３２，炭素ドープエピ領域Ｒｃｄｅ及び下方のｐ型
シリコン基板１内にホウ素イオンを注入し、ウエル用不
純物拡散領域２を形成する。このとき、注入条件は、加
速エネルギーが３００−２０００ｋｅＶで、注入量が１
×１０¹³−１×１０¹⁴ｃｍ^-2である。ホウ素イオンがこ
のようなエネルギー範囲で注入されると、ウエル用不純
物拡散領域２は、ｐ型シリコン基板１の表面近傍で不純
物濃度が低く、かつｐ型シリコン基板１の深いところに
不純物濃度のピークがある不純物濃度プロファイルを有
し、いわゆるレトログレードウエルとなる。次に、表面
エピ層３２の表面付近の領域に、しきい値制御レベルの
濃度のホウ素イオンを注入し、チャネル用不純物拡散領
域１６を形成する。注入条件は、加速エネルギーが２０
−６０ｋｅＶで、注入量が４−６×１０¹²ｃｍ^-2であ
る。

【０１６８】次に、図２０（ｄ）に示すように、基板の
表面を酸化して、厚みが８−１２ｎｍのゲート絶縁膜４
を形成する。

【０１６９】次に、図２０（ｅ）に示すように、全面に
厚みが２００−３００ｎｍのポリシリコン膜を堆積した
後、通常のフォト、エッチング工程を経てゲート電極５
を形成する。次に、ゲート電極５の両側面上にサイドウ
ォール７を形成する。

【０１７０】次に、図２０（ｆ）に示すように、ゲート
電極５とサイドウォール７をマスクとして用い、ゲート
電極５と、表面エピ層３２内でゲート電極５の両側方に
位置する領域とに高濃度の砒素イオンを注入し、ソース
・ドレイン用不純物拡散領域（図示せず）を形成する。
このとき、砒素イオンが導入されたソース・ドレイン用
不純物拡散領域は炭素ドープ領域Ｒｃｄよりも浅い。注
入条件は、加速エネルギーが３０〜４０ｋｅＶで、注入
量が５×１０¹⁵ｃｍ^-2程度である。次に、導入された不
純物を活性化し結晶欠陥を回復させるため８５０℃、３
０分の熱処理を行って、ゲート電極５を低抵抗のｎ型ゲ
ート電極５ａにするとともに、シリコン基板１内に、ｐ
型ウエル２ａと、ｐ型チャネル領域１６ａと、ｎ型ソー
ス・ドレイン領域１０ａとを形成する。

【０１７１】本実施形態の製造方法によれば、上記第１
２の実施形態に比べ、炭素ドープエピ領域Ｒｃｄｅ内に
おける炭素濃度のピーク位置をｐ型ウエル２ａ内の不純
物濃度のピーク位置よりも浅く形成することが容易かつ
確実となる利点がある。

【０１７２】（その他の実施形態）なお、上記各実施形
態においては、半導体装置として、ｎチャネル型ＭＯＳ
トランジスタについて説明したが、本発明は斯かる実施
形態に限定されるものではなく、ｐチャネル型ＭＯＳト
ランジスタについても同様に適用することができる。し
たがって、ｎチャネル型ＭＯＳトランジスタとｐチャネ
ル型ＭＯＳトランジスタとを搭載したＣＭＯＳ型半導体
装置にも適用できることはいうまでもない。

【０１７３】また、ＭＯＳ型半導体装置だけでなく、ゲ
ート絶縁膜を酸窒化膜等で形成したＭＩＳ型半導体装置
全般についても適用できる。

【０１７４】さらに、炭素ドープ領域を形成する方法
は、必ずしも上記各実施形態のごとくイオン注入法ある
いはＣＶＤ法（エピタキシャル成長法）に限定されるも
のではなく、気体からの拡散法やプラズマによる導入方
法等も用いてもよい。

【０１７５】同様に、ｎ型ソース・ドレイン領域，チャ
ネル領域，低濃度ソース・ドレイン領域（extension
），ポケット注入領域等も気体からの拡散法やプラズ
マからの導入方法を用いることもできる。ただし、拡散
法を用いる場合で炭素による不純物の拡散を抑制しよう
とする場合には、あらかじめ炭素を導入しておく必要が
あることはいうまでもない。

【０１７６】また、上記各実施形態においては、半導体
基板をシリコン基板で構成したが、本発明は斯かる実施
形態に限定されるものではなく、他の種類の半導体基板
についても同様に適用できるものである。

【０１７７】

【発明の効果】請求項１−２によれば、半導体装置のソ
ース・ドレイン領域とオーバーラップするように炭素ド
ープ領域を形成する構成としたので、ソース・ドレイン
領域の濃度を濃くしながらその深さをゲート長の縮小に
応じて浅くすることが可能となり、よって、微細化され
た半導体装置における短チャネル効果の抑制を図ること
ができる。

【０１７８】請求項３−６によれば、ソース・ドレイン
領域とゲート直下領域との間に低濃度ソース・ドレイン
領域を設けた半導体装置において、低濃度ソース・ドレ
イン領域とオーバーラップするように炭素ドープ領域を
形成し、あるいはこの構成に加えたポケット領域に亘っ
て炭素ドープ領域を形成する構成としたので、微細化さ
れた半導体装置において、短チャネル効果の抑制に加
え、逆短チャネル効果の抑制や拡散容量の低減を図るこ
とができる。

【０１７９】請求項７−９によれば、半導体装置のチャ
ネル領域とオーバーラップするようにチャネル領域を形
成する構成としたので、微細化された半導体装置におい
て、短チャネル効果，逆短チャネル効果の抑制に加え、
高い飽和電流値を維持することができる。

【０１８０】請求項１０−１１によれば、半導体装置の
ウエル領域の奥方でチャネル領域と離れるように炭素ド
ープ領域を形成する構成としたので、微細化された半導
体装置において、逆短チャネル効果を抑制し、かつ高い
飽和電流値を維持することができる。

【０１８１】請求項１２−２２によれば、請求項１−１
１の構成を有する半導体装置の製造の容易化を図ること
ができる。

【図面の簡単な説明】

【図１】第１の実施形態に係るｎチャネル型ＭＯＳトラ
ンジスタの断面図である。

【図２】第１の実施形態に係るｎチャネル型ＭＯＳトラ
ンジスタの製造工程を示す断面図である。

【図３】第２の実施形態に係るｎチャネル型ＭＯＳトラ
ンジスタの断面図である。

【図４】第３の実施形態に係るｎチャネル型ＭＯＳトラ
ンジスタの断面図である。

【図５】第３の実施形態に係るｎチャネル型ＭＯＳトラ
ンジスタの製造工程を示す断面図である。

【図６】第４の実施形態に係るｎチャネル型ＭＯＳトラ
ンジスタの断面図である。

【図７】第５の実施形態に係るｎチャネル型ＭＯＳトラ
ンジスタの断面図である。

【図８】第６の実施形態に係るｎチャネル型ＭＯＳトラ
ンジスタの断面図である。

【図９】第６の実施形態に係るｎチャネル型ＭＯＳトラ
ンジスタの製造工程を示す断面図である。

【図１０】第７の実施形態に係るｎチャネル型ＭＯＳト
ランジスタの断面図である。

【図１１】第８の実施形態に係るｎチャネル型ＭＯＳト
ランジスタの断面図である。

【図１２】第９の実施形態に係るｎチャネル型ＭＯＳト
ランジスタの断面図である。

【図１３】第９の実施形態に係るｎチャネル型ＭＯＳト
ランジスタの製造工程を示す断面図である。

【図１４】第１０の実施形態に係るｎチャネル型ＭＯＳ
トランジスタの断面図である。

【図１５】第１０の実施形態に係るｎチャネル型ＭＯＳ
トランジスタの製造工程を示す断面図である。

【図１６】第１１の実施形態に係るｎチャネル型ＭＯＳ
トランジスタの断面図である。

【図１７】第１２の実施形態に係るｎチャネル型ＭＯＳ
トランジスタの断面図である。

【図１８】第１２の実施形態に係るｎチャネル型ＭＯＳ
トランジスタの各領域における不純物濃度と炭素ドープ
領域の炭素濃度との関係を示す図である。

【図１９】第１２の実施形態に係るｎチャネル型ＭＯＳ
トランジスタの製造工程を示す断面図である。

【図２０】第１３の実施形態に係るｎチャネル型ＭＯＳ
トランジスタの製造工程を示す断面図である。

【図２１】従来の各種ｎチャネル型ＭＯＳトランジスタ
の構造をそれぞれ示す断面図である。

【図２２】従来のＬＤＤ構造とポケット注入領域とを備
えたｎチャネル型ＭＯＳトランジスタの製造工程を示す
断面図である。

【符号の説明】

１ ｐ型シリコン基板（基板領域） ２ ウエル用不純物拡散領域 ２ａ ｐ型ウエル（基板領域） ４ ゲート絶縁膜 ５ ゲート電極 ５ａ ｎ型ゲート電極 ７ サイドウォール １０ ソース・ドレイン用不純物拡散領域 １０ａ ｎ型ソース・ドレイン領域 １２ 低濃度ソース・ドレイン用不純物拡散領域 １２ａ ｎ型低濃度ソース・ドレイン領域 １５ａ ｐ型ポケット領域 １６ チャネル用不純物拡散領域 １６ａ ｐ型チャネル領域 １７ａ ｎ型チャネル領域 ２１ａ，２１ｂ シリサイド層 ３１，３２ 表面エピ層 Ｒｃｄ 炭素ドープ領域 Ｒｃｄｅ 炭素ドープエピ領域

Claims (22)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 上記半導体基板内に形成された第１導電型の基板領域
   と、 上記半導体基板上に形成されたゲート絶縁膜と、 上記ゲート絶縁膜上に形成されたゲート電極と、 上記半導体基板内の上記ゲート電極の両側方に位置する
   領域に形成された第２導電型のソース・ドレイン領域
   と、 少なくとも上記ソース・ドレイン領域とオーバーラップ
   する領域に形成された炭素ドープ領域とを備えているこ
   とを特徴とする半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、 上記炭素ドープ領域は、上記ソース・ドレイン領域の内
   部にのみ形成されていることを特徴とする半導体装置。
3. 【請求項３】 半導体基板と、 上記半導体基板内に形成された第１導電型の基板領域
   と、 上記半導体基板上に形成されたゲート絶縁膜と、 上記ゲート絶縁膜上に形成されたゲート電極と、 上記半導体基板内の上記ゲート電極の両側方に位置する
   領域に形成された第２導電型のソース・ドレイン領域
   と、 上記基板領域内の上記ゲート電極直下に位置する領域と
   上記ソース・ドレイン領域との間の領域に形成された第
   ２導電型の低濃度ソース・ドレイン領域と、 上記半導体基板内の少なくとも上記低濃度ソース・ドレ
   イン領域とオーバーラップする領域に形成された炭素ド
   ープ領域とを備えていることを特徴とする半導体装置。
4. 【請求項４】 請求項３記載の半導体装置において、 上記低濃度ソース・ドレイン領域の下方で低濃度ソース
   ・ドレイン領域と接する領域に形成された第１導電型の
   ポケット領域をさらに備え、 上記炭素ドープ領域は、上記ポケット領域の一部に亘っ
   て形成されていることを特徴とする半導体装置。
5. 【請求項５】 請求項３記載の半導体装置において、 上記炭素ドープ領域は、上記低濃度ソース・ドレイン領
   域の内部にのみ形成されていることを特徴とする半導体
   装置。
6. 【請求項６】 請求項５記載の半導体装置において、 上記低濃度ソース・ドレイン領域の下方で低濃度ソース
   ・ドレイン領域と接する領域に形成された第１導電型の
   ポケット領域をさらに備えていることを特徴とする半導
   体装置。
7. 【請求項７】 半導体基板と、 上記半導体基板内に形成された第１導電型の基板領域
   と、 上記半導体基板上に形成されたゲート絶縁膜と、 上記ゲート絶縁膜上に形成されたゲート電極と、 上記半導体基板内の上記ゲート電極の両側方に位置する
   領域に形成された第２導電型のソース・ドレイン領域
   と、 上記半導体基板内の上記ゲート電極直下方に位置する領
   域に形成されたしきい値制御レベルの不純物を含むチャ
   ネル領域と、 少なくとも上記チャネル領域とオーバーラップする領域
   に形成された炭素ドープ領域とを備えていることを特徴
   とする半導体装置。
8. 【請求項８】 請求項７記載の半導体装置において、 上記炭素ドープ領域は、上記チャネル領域の内部にのみ
   形成されていることを特徴とする半導体装置。
9. 【請求項９】 請求項８記載の半導体装置において、 上記炭素ドープ領域は、上記ゲート絶縁膜とは離れてい
   ることを特徴とする半導体装置。
10. 【請求項１０】 半導体基板と、 上記半導体基板内に形成された第１導電型のウエル領域
    と、 上記ウエル領域の上方かつ上記半導体基板の上に形成さ
    れたゲート絶縁膜と、 上記ゲート絶縁膜上に形成されたゲート電極と、 上記半導体基板内の上記ゲート電極の両側方に位置する
    領域に上記ウエル領域と下端で接するように形成された
    第２導電型のソース・ドレイン領域と、 上記半導体基板内の上記ソース・ドレイン間に位置する
    領域に上記ウエル領域と下端で接するように形成され、
    しきい値制御レベルの不純物を含むチャネル領域と、上
    記ウエル領域内の奥方の一部を含みかつ上記チャネル領
    域及びソース・ドレイン領域とは離れた領域に形成され
    た炭素ドープ領域とを備えていることを特徴とする半導
    体装置。
11. 【請求項１１】 請求項１０記載の半導体装置におい
    て、 上記炭素ドープ領域の炭素濃度のピーク位置が、上記ウ
    エル領域の第１導電型不純物濃度のピーク位置よりも浅
    いことを特徴とする半導体装置。
12. 【請求項１２】 半導体基板内に第１導電型の基板領域
    を形成する第１の工程と、 上記基板領域の上方かつ上記半導体基板の上にゲート絶
    縁膜及びゲート電極を形成する第２の工程と、 少なくとも上記ゲート電極をマスクとして用いて上記半
    導体基板内に第２導電型不純物を導入し、上記半導体基
    板内の上記基板領域の上方かつ上記ゲート電極の両側方
    に位置する領域にソース・ドレイン用不純物拡散領域を
    形成する第３の工程と、 上記第３の工程の後又は前に、少なくとも上記ゲート電
    極をマスクとして用いて上記半導体基板内に炭素を導入
    し、上記ソース・ドレイン用不純物拡散領域とオーバー
    ラップする領域に炭素ドープ領域を形成する第４の工程
    と、 上記半導体基板の熱処理を行って、少なくとも上記ソー
    ス・ドレイン用不純物拡散領域内の第２導電型不純物を
    活性化させる第５の工程とを備えていることを特徴とす
    る半導体装置の製造方法。
13. 【請求項１３】 請求項１２記載の半導体装置の製造方
    法において、 上記第４の工程では、上記ソース・ドレイン用不純物拡
    散領域の内部のみに上記炭素ドープ領域を形成すること
    を特徴とする半導体装置の製造方法。
14. 【請求項１４】 請求項１２記載の半導体装置の製造方
    法において、 上記第２の工程の後上記第３の工程の前に、上記ゲート
    電極の両側面上にサイドウォールを形成する工程をさら
    に備え、 上記第３の工程では、上記ゲート電極及び上記サイドウ
    ォールをマスクとして用いて上記基板領域内に第２導電
    型不純物を導入し、 上記第４の工程では、上記ゲート電極及び上記サイドウ
    ォールをマスクとして用いて上記基板領域内に炭素を導
    入することを特徴とする半導体装置の製造方法。
15. 【請求項１５】 請求項１３記載の半導体装置の製造方
    法において、 上記第２の工程の後上記第３の工程の前に、上記ゲート
    電極をマスクとして用いて上記基板領域内に低濃度の第
    ２導電型不純物を導入し、上記半導体基板内の上記ゲー
    ト電極の両側方に位置する領域に低濃度ソース・ドレイ
    ン用不純物拡散領域を形成する工程をさらに備え、 上記第４の工程では、上記ゲート電極をマスクとして用
    いて上記基板領域内に炭素を導入することを特徴とする
    半導体装置の製造方法。
16. 【請求項１６】 請求項１５記載の半導体装置の製造方
    法において、 上記第２の工程の後上記第３の工程の前に、上記ゲート
    電極をマスクとして用いて上記基板領域内に第１導電型
    不純物を導入し、上記基板領域内の上記低濃度ソース・
    ドレイン用不純物拡散領域の下方かつ上記低濃度ソース
    ・ドレイン領域と隣接する領域にポケット領域を形成す
    る工程をさらに備えていることを特徴とする半導体装置
    の製造方法。
17. 【請求項１７】 半導体基板内に第１導電型の基板領域
    を形成する第１の工程と、 上記半導体基板内にしきい値制御レベルの不純物を導入
    し、上記半導体基板内の表面付近の領域にチャネル用不
    純物拡散領域を形成する第２の工程と、 上記第２の工程の後又は前に、上記半導体基板内に炭素
    を導入し、上記半導体基板内の上記チャネル用不純物拡
    散領域とオーバーラップする領域に炭素ドープ領域を形
    成する第３の工程と、 上記チャネル用不純物拡散領域の上にゲート絶縁膜及び
    ゲート電極を形成する第４の工程と、 少なくとも上記ゲート電極をマスクとして用いて上記半
    導体基板内に第２導電型不純物を導入し、上記半導体基
    板内の上記ゲート電極の両側方に位置する領域にソース
    ・ドレイン用不純物拡散領域を形成する第５の工程と、 上記半導体基板の熱処理を行い、上記各不純物拡散領域
    に導入された不純物を活性化させる第６の工程とを備え
    ていることを特徴とする半導体装置の製造方法。
18. 【請求項１８】 請求項１７記載の半導体装置の製造方
    法において、 上記第３の工程では、上記炭素ドープト領域が上記半導
    体基板の表面から離れて形成されるような加速エネルギ
    ーで炭素イオンを注入することを特徴とする半導体装置
    の製造方法。
19. 【請求項１９】 半導体基板上に炭素を含む半導体単結
    晶をエピタキシャル成長させて炭素ドープエピ層を形成
    する第１の工程と、 上記炭素ドープエピ層の上に半導体単結晶をエピタキシ
    ャル成長させて表面エピ層を形成する第２の工程と、 上記表面エピ層と上記炭素ドープエピ層の少なくとも一
    部を含む領域とにしきい値制御レベルの不純物イオンを
    導入することによりチャネル用不純物拡散領域を形成す
    る第３の工程と、 上記チャネル用不純物拡散領域の上にゲート絶縁膜及び
    ゲート電極を形成する第４の工程と、 少なくとも上記ゲート電極をマスクとして用いて上記表
    面エピ層及び上記炭素ドープエピ層内に第２導電型不純
    物を導入し、上記表面エピ層及び上記炭素ドープエピ層
    内の上記ゲート電極の両側方に位置する領域にソース・
    ドレイン用不純物拡散領域を形成する第５の工程と、 上記半導体基板の熱処理を行い、上記各不純物拡散領域
    に導入された不純物を活性化させる第６の工程とを備え
    ていることを特徴とする半導体装置の製造方法。
20. 【請求項２０】 半導体基板内に第１導電型不純物イオ
    ンを注入してウエル用不純物拡散領域を形成する第１の
    工程と、 上記半導体基板内にしきい値制御レベルの不純物を導入
    し、上記半導体基板の表面付近の領域にチャネル用不純
    物拡散領域を形成する第２の工程と、 上記第２の工程の後又は前に、上記半導体基板内に炭素
    イオンの注入を行って、上記ウエル用不純物拡散領域の
    奥方の一部を含みかつ上記チャネル用不純物拡散領域と
    は離れた領域に炭素ドープ領域を形成する第３の工程
    と、 上記チャネル用不純物拡散領域の上にゲート絶縁膜及び
    ゲート電極を形成する第４の工程と、 少なくとも上記ゲート電極をマスクとして用いて上記半
    導体基板内に第２導電型不純物を導入し、上記半導体基
    板内の上記ゲート電極の両側方に位置する領域にソース
    ・ドレイン用不純物拡散領域を形成する第５の工程と、 上記半導体基板の熱処理を行い、上記各不純物拡散領域
    に導入された不純物を活性化させる第６の工程とを備え
    ていることを特徴とする半導体装置の製造方法。
21. 【請求項２１】 請求項２０記載の半導体装置の製造方
    法において、 上記炭素ドープ領域内の炭素濃度が最大となる位置は、
    上記ウエル用不純物拡散領域内の第１導電型不純物濃度
    が最大となる位置よりも上方にあることを特徴とする半
    導体装置の製造方法。
22. 【請求項２２】 半導体基板上に炭素がドープされた半
    導体単結晶をエピタキシャル成長させて炭素ドープエピ
    層を形成する第１の工程と、 上記炭素ドープエピ層の上に半導体単結晶をエピタキシ
    ャル成長させて表面エピ層を形成する第２の工程と、 上記表面エピ層と上記炭素ドープエピ層と上記半導体基
    板の一部とに亘る領域に第１導電型の不純物イオンを注
    入してウエル用不純物拡散領域を形成する第３の工程
    と、 上記表面エピ層の上部にしきい値制御レベルの不純物イ
    オンを注入して、チャネル用不純物拡散領域を形成する
    第４の工程と、 上記チャネル用不純物拡散領域の上にゲート絶縁膜及び
    ゲート電極を形成する第５の工程と、 少なくとも上記ゲート電極をマスクとして用いて上記表
    面エピ層内に第２導電型不純物を導入し、上記表面エピ
    層内の上記ゲート電極の両側方に位置する領域にソース
    ・ドレイン用不純物拡散領域を形成する第６の工程と、 上記半導体基板の熱処理を行い、上記各不純物拡散領域
    に導入された不純物を活性化させる第７の工程とを備え
    ていることを特徴とする半導体装置の製造方法。