JP2012256020A - 半導体装置及びその駆動方法 - Google Patents

Abstract

【課題】フォトセンサと、発光素子を有する表示素子と、の組をマトリクス状に複数有する半導体装置であって、高精細化可能な半導体装置を提供する。
【解決手段】フォトセンサと、発光素子を有する表示素子と、を有し、発光素子を有する表示素子に電気的に接続される電源線と、フォトセンサに電気的に接続される電源線とを共有する半導体装置である。こうして、電源線の幅を狭くすることなく、高精細の半導体装置が得られる。そのため、電源線の電位の安定性を確保しつつ、半導体装置を高精細化することができるため、高精細な半導体装置においても、発光素子を有する表示素子の駆動電圧を安定とし、且つフォトセンサの駆動電圧も安定とすることができる。こうして、高精細化可能であり、且つ、表示品質が高く、被検出物の撮像精度や検出精度の高い半導体装置が得られる。
【選択図】図１

Description

フォトセンサを有する半導体装置に関する。フォトセンサと表示素子とを有する半導体装置に関する。特に表示素子として発光素子を有する半導体装置に関する。また、半導体装置の駆動方法に関する。更に、半導体装置を有する電子機器に関する。

光を検出するセンサ（「フォトセンサ」ともいう）をマトリクス状に複数有する半導体装置としては、例えば、デジタルスチルカメラや携帯電話などの電子機器に用いられている固体撮像装置（イメージセンサともいう）がある。

特に、フォトセンサと表示素子との組をマトリクス状に複数有する半導体装置は、撮像機能に加えて画像表示機能も有し、タッチパネル又はタッチスクリーンなどと呼ばれる（以下、これを単に「タッチパネル」と呼ぶ）。タッチパネルにおいて、フォトセンサと表示素子との組をマトリクス状に配置した領域は、表示領域兼情報入力領域となる。

表示素子として有機発光素子を有する表示素子を用い、フォトセンサと、有機発光素子を有する表示素子と、の組をマトリクス状に配置した表示領域兼情報入力領域を有するタッチパネルが提案されている（特許文献１中、図８や図９参照）。

表示素子として発光素子を有する表示素子を用いたタッチパネルでは、まずマトリクス状に設けられた発光素子を光らせる。被検出物が存在すると、この光は被検出物によって遮断され、一部が反射される。マトリクス状に設けられたフォトセンサは、被検出物によって反射された光の量を検出する。フォトセンサは、検出した光の量を電気信号に変換する。こうして、タッチパネルは、被検出物の撮像画像の取得や、被検出物の存在する領域の検出を行う。

特開２０１０−１５３８３４号公報

特許文献１に記載の構成では、少なくとも、有機発光素子を有する表示素子を制御する信号が入力される配線及び電源線と、フォトセンサを制御する信号が入力される配線及び電源線とが設けられる。そのため、表示領域兼情報入力領域に設ける配線の数が多くなり、半導体装置の高精細化に不利であるという課題がある。

そこで、フォトセンサと、発光素子を有する表示素子と、の組をマトリクス状に複数有する半導体装置であって、高精細化可能な半導体装置を提供することを課題とする。

本発明の半導体装置の一態様は、フォトセンサと、発光素子を有する表示素子と、を有し、発光素子を有する表示素子に電気的に接続される電源線と、フォトセンサに電気的に接続される電源線とを共有する半導体装置である。

本発明の半導体装置の一態様は、フォトセンサと、発光素子を有する表示素子と、の組をマトリクス状に複数有し、複数の組それぞれにおいて、発光素子を有する表示素子に電気的に接続される電源線と、フォトセンサに電気的に接続される電源線とを共有する半導体装置である。

本発明の半導体装置の一態様は、フォトセンサと、発光素子を有する表示素子と、の組を、ｍ（ｍは２以上の自然数）行ｎ（ｎは２以上の自然数）列のマトリクス状に複数有する半導体装置である。フォトセンサは、光電変換素子と、光電変換素子に電気的に接続される増幅回路と、を有する。発光素子を有する表示素子は、発光素子に電気的に接続される制御回路を有する。複数の組それぞれにおいて、増幅回路と制御回路は、同じ電源線に電気的に接続される。

本発明の半導体装置の一態様は、フォトセンサと、発光素子を有する表示素子と、の組を、ｍ（ｍは２以上の自然数）行ｎ（ｎは２以上の自然数）列のマトリクス状に複数と、第１の配線と、第２の配線と、第３の配線と、第４の配線と、第５の配線と、第６の配線と、第７の配線と、第８の配線とを有する半導体装置である。フォトセンサは、光電変換素子と、光電変換素子に電気的に接続される増幅回路と、を有する。発光素子を有する表示素子は、発光素子に電気的に接続される制御回路を有する。増幅回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を有する。第２のトランジスタと第３のトランジスタは第１の配線と第２の配線の間に直列に電気的に接続され、第２のトランジスタのゲートは第１のトランジスタのソースとドレインの一方と電気的に接続され、第１のトランジスタのソースとドレインの他方は光電変換素子の一対の電極のうちの一方と電気的に接続され、光電変換素子の一対の電極のうちの他方は第４の配線と電気的に接続され、第１のトランジスタのゲートは第３の配線と電気的に接続され、第３のトランジスタのゲートは第５の配線と電気的に接続される。制御回路は、第４のトランジスタと、第５のトランジスタと、を有する。第４のトランジスタのゲートは第６の配線と電気的に接続され、第４のトランジスタのソースとドレインの一方は第８の配線と電気的に接続され、第４のトランジスタのソースとドレインの他方は、第５のトランジスタのゲートと電気的に接続され、第５のトランジスタのソースとドレインの一方は、第１の配線と電気的に接続され、第５のトランジスタのソースとドレインの他方は、発光素子の一対の電極のうちの一方と電気的に接続され、発光素子の一対の電極のうちの他方は第７の配線と電気的に接続される。第１の配線は電源線である。

なお、上記構成において、制御回路は、更に第６のトランジスタを有し、第６のトランジスタのソースとドレインの一方は、発光素子の一対の電極のうちの一方と電気的に接続され、第６のトランジスタのソースとドレインの他方は、第１の配線と電気的に接続されていてもよい。第６のトランジスタのゲートは第９の配線と電気的に接続されていてもよい。

なお、上記構成において、制御回路は更に容量素子を有し、容量素子の一対の電極のうちの一方は、第５のトランジスタのゲートと電気的に接続され、容量素子の一対の電極のうちの他方は、第５のトランジスタのソースとドレインの一方と電気的に接続されていてもよい。なお、容量素子の一対の電極のうちの他方は、第１の配線に電気的に接続されていてもよい。なお、容量素子の一対の電極のうちの他方は、第５のトランジスタのソースとドレインの一方ではなく、第１０の配線に電気的に接続されていてもよい。

第１のトランジスタ乃至第６のトランジスタのいずれかは、チャネルが酸化物半導体層に形成されるトランジスタとすることができる。第１のトランジスタ乃至第６のトランジスタ全てを、チャネルが酸化物半導体層に形成されるトランジスタとすることもできる。第１のトランジスタ乃至第６のトランジスタのいずれかを、チャネルが酸化物半導体層に形成されるトランジスタとし、残りのトランジスタは、チャネルがシリコン層に形成されるトランジスタとすることもできる。

なお、複数の組それぞれは、表示素子１つとフォトセンサ１つによって構成されていても良いし、表示素子２つ以上とフォトセンサ１つによって構成されていても良いし、フォトセンサ２つ以上と表示素子１つによって構成されていても良いし、表示素子２つ以上とフォトセンサ２つ以上によって構成されていても良い。つまり、１つの組に含まれる表示素子とフォトセンサの数は、任意の数とすることができる。

また、発光素子は、電流または電圧によって発光の輝度が制御される素子であり、発光ダイオード、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ：有機発光素子）等とすることができる。

光電変換素子はフォトダイオードやフォトトランジスタとすることができる。

本発明の半導体装置の駆動方法の一態様は、フォトセンサと、発光素子を有する表示素子と、の組を、ｍ（ｍは２以上の自然数）行ｎ（ｎは２以上の自然数）列のマトリクス状に複数有し、フォトセンサは、光電変換素子と、光電変換素子に電気的に接続される増幅回路と、を有し、発光素子を有する表示素子は、発光素子に電気的に接続される制御回路を有し、複数の組それぞれにおいて、増幅回路と制御回路は、同じ電源線に電気的に接続される半導体装置における、以下の駆動方法１または駆動方法２である。

（駆動方法１）
増幅回路は、増幅回路に蓄積された電荷を放電させるリセット動作と、光電変換素子に流れる光電流の電流量に対応した電荷を蓄積する蓄積動作と、当該電荷の量を情報として含む出力信号を読み出す選択動作とを行う。全ての発光素子を発光させて被検出物に光を照射し、被検出物により反射された光の量を第ｐ（ｐはｍ以下の自然数）行目のフォトセンサで検出する。第ｐ（ｐはｍ以下の自然数）行目のフォトセンサでリセット動作及び蓄積動作を行った後、全ての発光素子を非発光（つまり、発光させない）として第（ｐ＋１）行目のフォトセンサでリセット動作及び蓄積動作を行う。このようなフォトセンサの選択動作を全行について順次行い、隣接する行のフォトセンサで得られた出力信号の差分を取得する。この差分を用いて被検出物の撮像画像の生成や被検出物の存在する領域の検出を行う。

上記駆動方法１では、全ての発光素子を発光させて被検出物に光を照射し、被検出物により反射された光の量を検出するため、第ｐ行目のフォトセンサでリセット動作及び蓄積動作を行う。その後、全ての発光素子を非発光として第（ｐ＋１）行目のフォトセンサでリセット動作及び蓄積動作を行う。しかしながら以下のように、全ての発光素子を発光させて被検出物に光を照射して第ｑ（ｑはｎ以下の自然数）列目のフォトセンサでリセット動作及び蓄積動作を行った後、全ての発光素子を非発光として第（ｑ＋１）列目のフォトセンサでリセット動作及び蓄積動作を行う駆動方法２であってもよい。

（駆動方法２）
増幅回路は、増幅回路に蓄積された電荷を放電させるリセット動作と、光電変換素子に流れる光電流の電流量に対応した電荷を蓄積する蓄積動作と、当該電荷の量を情報として含む出力信号を読み出す選択動作とを行う。全ての発光素子を発光させて被検出物に光を照射し、被検出物により反射された光の量を第ｑ（ｑはｎ以下の自然数）列目のフォトセンサで検出する。第ｑ列目のフォトセンサでリセット動作及び蓄積動作を行った後、全ての発光素子を非発光（つまり、発光させない）として第（ｑ＋１）列目のフォトセンサでリセット動作及び蓄積動作を行う。このようなフォトセンサの選択動作を全列について順次行い、隣接する列のフォトセンサで得られた出力信号の差分を取得する。この差分を用いて被検出物の撮像画像の生成や被検出物の存在する領域の検出を行う。

（発光素子の発光のタイミングのバリエーション）
また、駆動方法１において、全ての発光素子を同じタイミングで発光させ、第ｐ行目のフォトセンサでリセット動作及び蓄積動作を行ってもよいし、１行ずつ順に発光素子を発光させはじめ、全ての発光素子が発光している期間において、第ｐ行目のフォトセンサでリセット動作及び蓄積動作を行ってもよい。

また、駆動方法２において、全ての発光素子を同じタイミングで発光させ、第ｑ列目のフォトセンサでリセット動作及び蓄積動作を行ってもよいし、１行ずつ順に発光素子を発光させはじめ、全ての発光素子が発光している期間において、第ｑ列目のフォトセンサでリセット動作及び蓄積動作を行ってもよい。

更に、駆動方法１において、第ｐ行目のフォトセンサにおけるリセット動作及び蓄積動作では、第ｐ行目の発光素子及びその周辺に配置された発光素子のみ発光させ、それ以外の発光素子を発光させなくてもよい。また、第（ｐ＋１）行目のフォトセンサにおけるリセット動作及び蓄積動作では、第（ｐ＋１）行目の発光素子及びその周辺に配置された発光素子のみ非発光とし、それ以外の発光素子を発光させてもよい。

（フォトセンサのリセット動作及び蓄積動作のタイミングのバリエーション）
上記駆動方法１及び駆動方法２では、リセット動作及び蓄積動作を行うタイミングを隣接する行または列で異ならせる駆動方法であり、ローリングシャッタ方式である。なお、リセット動作及び蓄積動作を行うタイミングを全ての行または列で同じとする駆動方法は、グローバルシャッタ方式である。

なお、駆動方法１において、リセット動作及び蓄積動作は１行毎に順に行ってもよいし、複数の行で同時に行ってもよい。例えば、発光素子を発光させて奇数行のフォトセンサにおいて１行ずつ順にリセット動作及び蓄積動作を行い、発光素子を非発光として偶数行のフォトセンサにおいて１行ずつ順にリセット動作及び蓄積動作を行うことができる。この場合、奇数行のフォトセンサのみ、または偶数行のフォトセンサのみに注目しても、ローリングシャッタ方式で駆動していると言うことができる。または、発光素子を発光させて奇数行のフォトセンサにおいて一斉にリセット動作及び蓄積動作を行い、発光素子を非発光として偶数行のフォトセンサにおいて一斉にリセット動作及び蓄積動作を行うことができる。この場合、奇数行のフォトセンサのみ、または偶数行のフォトセンサのみに注目すると、グローバルシャッタ方式で駆動していると言うこともできる。

なお、駆動方法２において、リセット動作及び蓄積動作は１列毎に順に行ってもよいし、複数の列で同時に行ってもよい。例えば、発光素子を発光させて奇数列のフォトセンサにおいて１列ずつ順にリセット動作及び蓄積動作を行い、発光素子を非発光として偶数列のフォトセンサにおいて１列ずつ順にリセット動作及び蓄積動作を行うことができる。この場合、奇数列のフォトセンサのみ、または偶数列のフォトセンサのみに注目しても、ローリングシャッタ方式で駆動していると言うことができる。または、発光素子を発光させて奇数列のフォトセンサにおいて一斉にリセット動作及び蓄積動作を行い、発光素子を非発光として偶数列のフォトセンサにおいて一斉にリセット動作及び蓄積動作を行うことができる。この場合、奇数列のフォトセンサのみ、または偶数列のフォトセンサのみに注目すると、グローバルシャッタ方式で駆動していると言うこともできる。

なお、上記駆動方法１及び駆動方法２において、発光素子の発光及び非発光のタイミングは逆にしてもよい。

フォトセンサに電気的に接続される電源線と、発光素子を有する表示素子に電気的に接続される電源線とを共有することで、半導体装置に含まれる電源線の数を減らすことができる。こうして、１本あたりの電源線の幅を広くすることができ、且つ高精細の半導体装置が得られる。そのため、電源線の電位の安定性を確保しつつ、半導体装置を高精細化することができる。電源線の電位の安定性を確保することによって、発光素子を有する表示素子の駆動電圧、及びフォトセンサの駆動電圧を安定とすることができる。つまり、高精細な半導体装置においても、発光素子を有する表示素子の駆動電圧を安定とし、且つフォトセンサの駆動電圧も安定とすることができる。こうして、高精細化可能であり、且つ、表示品質が高く、被検出物の撮像精度や検出精度の高い半導体装置が得られる。

フォトセンサと発光素子を有する表示素子との組の構成を示す回路図、及びマトリクス状に配置された複数組の構成を示す回路図。 フォトセンサと発光素子を有する表示素子との組の構成を示す回路図。 マトリクス状に配置された複数組のうち隣接する２組の構成を示す回路図。 発光素子を有する表示素子の構成を示す回路図。 フォトセンサの構成を示す回路図。 フォトセンサと発光素子を有する表示素子との組の構成を示す上面図。 マトリクス状に配置された複数組のうち隣接する２組の構成を示す上面図。 フォトセンサ及び表示素子の構成を示す断面図。 フォトセンサの動作を説明するタイミングチャート。 フォトセンサと発光素子を有する表示素子との組の動作を説明するタイミングチャート。 フォトセンサと発光素子を有する表示素子との組の動作を説明するタイミングチャート。 フォトセンサと発光素子を有する表示素子との組の動作を説明するタイミングチャート。 フォトセンサと発光素子を有する表示素子との組の動作を説明するタイミングチャート。 発光素子を有する表示素子の動作を説明するタイミングチャート。 発光素子を有する表示素子の動作を説明するタイミングチャート。 酸化物材料の結晶構造を説明する図。 酸化物材料の結晶構造を説明する図。 酸化物材料の結晶構造を説明する図。 計算によって得られた移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算に用いたトランジスタの断面構造を説明する図。 酸化物半導体膜を用いたトランジスタ特性のグラフ。 試料１のトランジスタのＢＴ試験後のＶ_ｇ−Ｉ_ｄ特性を示す図。 試料２のトランジスタのＢＴ試験後のＶ_ｇ−Ｉ_ｄ特性を示す図。 Ｉ_ｄおよび電界効果移動度のＶ_ｇ依存性を示す図。 しきい値電圧および電界効果移動度と基板温度との関係を示す図。 試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。 トランジスタのオフ電流と測定時基板温度との関係を示す図。 トランジスタの構成を表す図。 トランジスタの構成を表す図。

本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、トランジスタが有するソース電極とドレイン電極は、トランジスタの極性及び各電極に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる電極がソース電極と呼ばれ、高い電位が与えられる電極がドレイン電極と呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる電極がドレイン電極と呼ばれ、高い電位が与えられる電極がソース電極と呼ばれる。以下、ソース電極とドレイン電極のいずれか一方を第１端子、他方を第２端子として説明を行う。

また、本明細書中において、電気的な接続とは、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、電気的に接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して間接的に接続している状態も、その範疇に含む。

また、回路図上は独立している構成要素同士が接続されている場合であっても、実際には、例えば配線の一部が電極として機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。

本明細書において、トランジスタが直列に電気的に接続されている状態とは、例えば、あるトランジスタの第１端子と第２端子のいずれか一方のみが、別のトランジスタの第１端子と第２端子のいずれか一方のみに電気的に接続されている状態を意味する。また、トランジスタが並列に電気的に接続されている状態とは、あるトランジスタの第１端子が別のトランジスタの第１端子に電気的に接続され、且つ、あるトランジスタの第２端子が別のトランジスタの第２端子に電気的に接続されている状態を意味する。

なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも高い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が０Ｖ以下であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも低い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が０Ｖ以上であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。

（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構成について説明する。

（半導体装置の構成の一態様）
図１（Ａ）は、半導体装置が有する、フォトセンサ３０１と、発光素子１０２を有する表示素子１０１との組１１０の構成を示す回路図である。フォトセンサ３０１は、光電変換素子３０２と、光電変換素子３０２に電気的に接続される増幅回路３０３と、を有し、発光素子１０２を有する表示素子１０１は、発光素子１０２に電気的に接続される制御回路１０３を有し、増幅回路３０３と制御回路１０３は、同じ電源線ＶＲに電気的に接続されている。フォトセンサ３０１と表示素子１０１とにおいて電源線ＶＲを共有することによって、半導体装置を高精細化することができる。

なお、図１（Ｂ）に示すように、更に、隣り合う２つの組（組１１０ａ及び組１１０ｂ）において、共通に電源線として機能する配線ＶＲを共有することもできる。複数の組１１０において、電源線として機能する配線ＶＲを共有することによって、半導体装置を更に高精細化することができる。なお、組１１０ａ及び組１１０ｂの構成は組１１０と同様であり、以下の説明において、組１１０ａ及び組１１０ｂを、組１１０とも呼ぶ。

図１（Ｃ）は、図１（Ａ）に示した構成の組１１０を、ｍ（ｍは２以上の自然数）行ｎ（ｎは２以上の自然数）列のマトリクス状に複数有する半導体装置の構成を示す回路図である。図１（Ｃ）では、ｍが４、ｎが４の場合を例示している。図面中、縦に並んだ１列の組において電源線として機能する配線ＶＲを共有している。

図１（Ｄ）は、図１（Ｂ）に示した構成の組１１０を、ｍ（ｍは２以上の自然数）行ｎ（ｎは２以上の自然数）列のマトリクス状に複数有する半導体装置の構成を示す回路図である。図１（Ｄ）では、ｍが４、ｎが４の場合を例示している。図面中、縦に並んだ１列の組と、隣り合った１列の組において共通に電源線として機能する配線ＶＲを共有している。

なお、図１では、複数の組１１０それぞれは、表示素子１０１が１つとフォトセンサ３０１が１つによって構成された例を示したがこれに限定されない。表示素子１０１が２つ以上とフォトセンサ３０１が１つによって構成されていても良いし、フォトセンサ３０１が２つ以上と表示素子１０１が１つによって構成されていても良いし、表示素子１０１が２つ以上とフォトセンサ３０１が２つ以上によって構成されていても良い。つまり、１つの組１１０に含まれる表示素子１０１とフォトセンサ３０１の数は、任意の数とすることができる。

また、発光素子１０２は、電流または電圧によって発光の輝度が制御される素子であり、発光ダイオード、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ：有機発光素子）等とすることができる。

光電変換素子３０２はフォトダイオードやフォトトランジスタとすることができる。

（増幅回路と制御回路の具体的な構成の一態様）
図２（Ａ）は、図１（Ａ）に示した構成において、増幅回路３０３と、制御回路１０３の具体的構成の一例を示した図である。

増幅回路３０３は、トランジスタ３０４と、トランジスタ３０５と、トランジスタ３０６と、を有する。トランジスタ３０５とトランジスタ３０６は配線ＯＵＴと配線ＶＲの間に直列に電気的に接続される。トランジスタ３０５のゲートはトランジスタ３０４のソースとドレインの一方と電気的に接続される。トランジスタ３０４のソースとドレインの他方は光電変換素子３０２の一対の電極のうちの一方と電気的に接続される。光電変換素子３０２の一対の電極のうちの他方は配線ＰＲと電気的に接続される。トランジスタ３０４のゲートは配線ＴＸと電気的に接続される。トランジスタ３０６のゲートは配線ＳＥと電気的に接続される。トランジスタ３０４のソースとドレインの一方とトランジスタ３０５のゲートが電気的に接続されているノードを、ノードＦＤとして示している。ノードＦＤに蓄積される電荷の量によって、増幅回路３０３の出力信号（配線ＯＵＴから出力される信号）の電位が定まる。ノードＦＤにおいて電荷をより確実に保持するために、ノードＦＤに容量素子を電気的に接続しても良い。

制御回路１０３は、トランジスタ２０１とトランジスタ２０２と、を有する。トランジスタ２０１のゲートは配線ＧＬと電気的に接続される。トランジスタ２０１のソースとドレインの一方は配線ＳＬと電気的に接続される。トランジスタ２０１のソースとドレインの他方は、トランジスタ２０２のゲートと電気的に接続される。トランジスタ２０２のソースとドレインの一方は、配線ＶＲと電気的に接続される。トランジスタ２０２のソースとドレインの他方は、発光素子１０２の一対の電極のうちの一方と電気的に接続される。発光素子１０２の一対の電極のうちの他方は配線ＶＢと電気的に接続される。配線ＶＲは電源線である。

なお、図２（Ａ）では、制御回路１０３は容量素子２０３を有し、容量素子２０３の一対の電極のうちの一方はトランジスタ２０２のゲート及びトランジスタ２０１のソースとドレインの他方と電気的に接続され、容量素子２０３の一対の電極のうちの他方は、配線ＣＳと電気的に接続される構成を示したがこれに限定されない。図４（Ａ）に示すとおり、配線ＣＳを設けずに、容量素子２０３の一対の電極のうちの他方が、トランジスタ２０２のソースとドレインの一方（または、配線ＶＲ）と電気的に接続されていてもよい。なお、図４（Ａ）〜図４（Ｄ）中では、表示素子１０１の構成のみを抽出し図示しているが、実際には、図２（Ａ）と同様に、フォトセンサ３０１を有し、フォトセンサ３０１と表示素子１０１とは同じ配線ＶＲに電気的に接続されている。

また、図４（Ｂ）に示すとおり、容量素子２０３を設けなくてもよい。例えば、トランジスタ２０１としてオフ電流が著しく小さいトランジスタを用いることによって、トランジスタ２０２のゲートの電位を長期間にわたって保持することができるため、保持容量として機能する容量素子２０３を省略することができる。オフ電流が著しく小さいトランジスタとしては、チャネルが酸化物半導体層に形成されるトランジスタを用いることができる。なお、容量素子２０３を設ける代わりに、トランジスタ２０２等の寄生容量を積極的に利用することもできる。

また、制御回路１０３の構成は、図２（Ａ）や、図４（Ａ）、図４（Ｂ）に示した構成に限定されない。例えば、図４（Ｃ）に示すような構成とすることができる。図４（Ｃ）の構成における制御回路１０３は、図２（Ａ）に示した構成に加えて、更にトランジスタ２０４を有する。トランジスタ２０４のソースとドレインの一方は、発光素子１０２の一対の電極のうちの一方と電気的に接続される。トランジスタ２０４のソースとドレインの他方は、配線ＶＲに電気的に接続される。トランジスタ２０４のゲートは配線ＳＡと電気的に接続される。トランジスタ２０４は、トランジスタ２０２と並列に設けられているということもできる。

また例えば、制御回路１０３の構成は、図４（Ｄ）に示すような構成とすることができる。図４（Ｄ）の構成における制御回路１０３は、図２（Ａ）に示した構成に加えて、更にトランジスタ２０５を有する。トランジスタ２０５のソースとドレインの一方は、配線ＶＲと電気的に接続される。トランジスタ２０５のソースとドレインの他方は、トランジスタ２０２のソースとドレインの一方に電気的に接続される。トランジスタ２０５のゲートは配線ＥＲと電気的に接続される。トランジスタ２０５は、トランジスタ２０２と直列に設けられているということもできる。

なお、図４（Ｃ）や図４（Ｄ）で示した構成において、図４（Ａ）のように容量素子２０３を設けることもできるし、図４（Ｂ）のように容量素子２０３を省略することもできる。

また、増幅回路３０３の構成は、図２（Ａ）に示した構成に限定されない。例えば、図５（Ａ）に示すような構成とすることができる。図２（Ａ）では、配線ＯＵＴと配線ＶＲの間に、トランジスタ３０６及びトランジスタ３０５がこの順に直列に電気的に接続されている。一方、図５（Ａ）では、配線ＯＵＴと配線ＶＲの間に、トランジスタ３０５及びトランジスタ３０６がこの順に直列に電気的に接続される。

また例えば、増幅回路３０３の構成は、図５（Ｂ）や図５（Ｃ）に示すような構成とすることができる。図５（Ｂ）や図５（Ｃ）の構成における増幅回路３０３は、図２（Ａ）や図５（Ａ）に示した構成に加えて、更にトランジスタ３０７を有する。図５（Ｂ）は、図２（Ａ）に示した構成にトランジスタ３０７を追加した例であり、図５（Ｃ）は図５（Ａ）に示した構成にトランジスタ３０７を追加した例である。図５（Ｂ）および図５（Ｃ）において、トランジスタ３０７のソースとドレインの一方は、配線ＶＲと電気的に接続される。トランジスタ３０７のソースとドレインの他方は、トランジスタ３０５のゲートと電気的に接続される。トランジスタ３０７のゲートは配線ＲＥと電気的に接続される。

トランジスタ２０１、トランジスタ２０２、トランジスタ２０４、トランジスタ２０５、トランジスタ３０４、トランジスタ３０５、トランジスタ３０６、及びトランジスタ３０７のいずれかは、チャネルが酸化物半導体層に形成されるトランジスタとすることができる。トランジスタ２０１、トランジスタ２０２、トランジスタ２０４、トランジスタ２０５、トランジスタ３０４、トランジスタ３０５、トランジスタ３０６、及びトランジスタ３０７の全てを、チャネルが酸化物半導体層に形成されるトランジスタとすることもできる。トランジスタ２０１、トランジスタ２０２、トランジスタ２０４、トランジスタ２０５、トランジスタ３０４、トランジスタ３０５、トランジスタ３０６、及びトランジスタ３０７のいずれかを、チャネルが酸化物半導体層に形成されるトランジスタとし、残りのトランジスタは、チャネルがシリコン層に形成されるトランジスタとすることもできる。

（配線の配置のバリエーション）
また、図２（Ｂ）は、図２（Ａ）に示した構成において、配線ＶＲ，配線ＳＥ、配線ＯＵＴ、配線ＴＸ、配線ＰＲ、配線ＳＬ、配線ＧＬ、配線ＶＢ、配線ＣＳが延びて配置される様子を示した図である。図２（Ｂ）において、配線ＰＲ、配線ＴＸ、配線ＳＥ、配線ＧＬ、配線ＣＳ、配線ＶＢは互いに並列に配置され、これらの配線と交差するように、配線ＳＬ、配線ＯＵＴ、配線ＶＲが互いに並列に配置されている。

隣り合う２組において電源線として機能する配線ＶＲを共有する図１（Ｂ）に示した構成において、図２（Ｂ）の構成を適用した例を図３に示す。各配線の配置の仕方は図２（Ｂ）と同様である。

各配線が延びている方向や、配線同士の配置関係（例えば、並列に配置されている、または交差するように配置されている等）には様々なパターンがあり、図２（Ｂ）や図３に示した構成に限定されない。

また、図２（Ａ）における制御回路１０３や増幅回路３０３を、上述した図４や図５に示した構成に変えた場合にも、図２（Ｂ）や図３と同様に各配線を特定の方向に延ばして配置することができる。

なお、図１（Ｃ）や図１（Ｄ）に示したように、表示素子１０１とフォトセンサ３０１との組を複数マトリクス状に配置する場合には、配線が延びた方向に配置される１列もしくは１行の組１１０において、当該配線を共有することができる。

また、複数の組において、同じ電位や同じ信号が入力される配線を共有することができる。例えば、配線ＶＢは、全ての組において共有することもできる。この場合、配線ＶＢは「配線」ではなく「電極」と呼ぶこともできる。また例えば、配線ＰＲは、複数の組で共有することもできる。例えば、フォトセンサ３０１におけるリセット動作及び蓄積動作を同時に行う組において、配線ＰＲを共有することもできる。

上述のとおり、フォトセンサに電気的に接続される電源線と、発光素子を有する表示素子に電気的に接続される電源線とを共有することで、半導体装置に含まれる電源線の数を減らすことができる。こうして、１本あたりの電源線の幅を広くすることができ、且つ高精細の半導体装置が得られる。そのため、電源線の電位の安定性を確保しつつ、半導体装置を高精細化することができる。電源線の電位の安定性を確保することによって、発光素子を有する表示素子の駆動電圧、及びフォトセンサの駆動電圧を安定とすることができる。つまり、高精細な半導体装置においても、発光素子を有する表示素子の駆動電圧を安定とし、且つフォトセンサの駆動電圧も安定とすることができる。こうして、高精細化可能であり、且つ、表示品質が高く、被検出物の撮像精度や検出精度の高い半導体装置が得られる。

本実施の形態は、他の実施の形態と自由に組み合わせて実施することが可能である。

（実施の形態２）
本実施の形態では、半導体装置のより具体的な構成例について上面図及び断面図を用いて説明する。

図６は、図２（Ｂ）に示した構成の半導体装置の上面図の一例である。図６において、図２（Ｂ）と同じ部分は同じ符号を用いて示し、説明は省略する。図７は、図３に示した構成の半導体装置の上面図の一例である。図７において、図３と同じ部分は同じ符号を用いて示し、説明は省略する。また、図６及び図７における線分Ａ１−Ａ２を図８（Ａ）に、線分Ｂ１−Ｂ２を図８（Ｂ）に、線分Ｃ１−Ｃ２の断面図を図８（Ｃ）に示す。なお、図６乃至図８では、実際の寸法と異なる構成要素を含む。なお、図６及び図７において、図面を見やすくするために、発光素子１０２、基板、及び層間膜として機能する絶縁層等は図示していない。

図６乃至図８を参照して、半導体装置のより具体的な構成例について説明する。

基板５００の上に、絶縁層５０１が設けられ、その上に、半導体層５１１ａ乃至半導体層５１１ｄが設けられる。

半導体層５１１ａは、ｐ型又はｎ型の導電型を付与する不純物元素を含有する不純物領域を有する。半導体層５１１ａは、制御回路１０３におけるトランジスタ２０１のチャネルが形成される層（チャネル形成層ともいう）及び、容量素子２０３の一対の電極のうちの一方としての機能を有する。

半導体層５１１ｂは、ｐ型又はｎ型の導電型を付与する不純物元素を含有する不純物領域を有する。半導体層５１１ｂは、制御回路１０３におけるトランジスタ２０２のチャネル形成層としての機能を有する。

半導体層５１１ｃは、ｐ型及びｎ型の一方の導電型を付与する不純物元素を含有する不純物領域５０３ａ、ｐ型及びｎ型の他方の導電型を付与する不純物元素を含有する不純物領域５０３ｂ、ｐ型及びｎ型の他方の導電型を付与する不純物元素を含有する不純物領域５０３ｃ、不純物領域５０３ａ及び不純物領域５０３ｂの間に設けられた第１の半導体領域、並びに不純物領域５０３ｂ及び不純物領域５０３ｃの間に設けられた第２の半導体領域を有する。なお、半導体層５１１ｃにおいて、第１の半導体領域が不純物領域５０３ａ又は不純物領域５０３ｂより濃度が低いｐ型又はｎ型の導電型を付与する不純物元素を含有していてもよい。不純物領域５０３ａ及び不純物領域５０３ｂとその間に設けられた第１の半導体領域とによって、光電変換素子３０２が形成される。つまり、半導体層５１１ｃは、光電変換素子３０２としての機能を有する。光電変換素子３０２に入射する光の方向を図８（Ａ）中、白矢印で示す。また、半導体層５１１ｃは、増幅回路３０３におけるトランジスタ３０４のチャネル形成層としての機能も有する。なお、光電変換素子３０２は、ｐ型不純物領域及びｎ型不純物領域を含有する半導体層を用いて形成されることに限定されず、ｐ型半導体層及びｎ型半導体層を含む積層を用いて構成することもできる。

半導体層５１１ｄは、ｐ型又はｎ型の導電型を付与する不純物元素を含む不純物領域を有する。半導体層５１１ｄは、増幅回路３０３におけるトランジスタ３０５及びトランジスタ３０６のチャネル形成層としての機能を有する。

なお、基板５００上に複数の半導体層を形成する例を示したがこれに限定されない。半導体基板に、互いに絶縁分離された半導体領域を形成することにより、半導体層５１１ａ乃至半導体層５１１ｄの代わりとなる複数の半導体領域を設けてもよい。このとき、半導体基板としては、例えば単結晶半導体基板を用いることができ、例えば単結晶シリコン基板を用いることができる。

絶縁層５１２は、半導体層５１１ａ乃至半導体層５１１ｄの上に設けられる。絶縁層５１２は、トランジスタ２０１、トランジスタ２０２、トランジスタ３０４、トランジスタ３０５、トランジスタ３０６のゲート絶縁層、容量素子２０３の誘電体層としての機能を有する。

導電層５１３ａは、絶縁層５１２を介して半導体層５１１ａの一部に重畳する。なお、半導体層５１１ａにおいて導電層５１３ａと重畳する領域がトランジスタ２０１のチャネル形成領域になる。導電層５１３ａは、トランジスタ２０１のゲートとしての機能を有する。また、導電層５１３ａは配線ＧＬとしても機能する。なお、図８において、導電層５１３ａは、複数の箇所で半導体層５１１ａの一部に重畳している。必ずしも導電層５１３ａが複数の箇所で半導体層５１１ａの一部に重畳していなくてもよいが、導電層５１３ａが複数の箇所で半導体層５１１ａの一部に重畳することにより、トランジスタ２０１のスイッチング特性を向上させることができる。なお、導電層５１３ａと重畳する半導体層５１１ａの領域が半導体層５１１ａに設けられた不純物領域（導電層５１３ａ、導電層５１３ｂ及び導電層５１３ｃのいずれとも重畳しない領域）の不純物元素の濃度より低い濃度でｐ型又はｎ型の導電型を付与する不純物元素を含有していてもよい。

導電層５１３ｂは、絶縁層５１２を介して半導体層５１１ａの一部の上に設けられる。導電層５１３ｂは、容量素子２０３の一対の電極のうちの他方としての機能を有する。なお、導電層５１３ｂと重畳する半導体層５１１ａの領域が半導体層５１１ａに設けられた不純物領域（導電層５１３ａ、導電層５１３ｂ及び導電層５１３ｃのいずれとも重畳しない領域）の不純物元素の濃度より低い濃度でｐ型又はｎ型の導電型を付与する不純物元素を含有していてもよい。導電層５１３ｂは配線ＣＳとしても機能する。

導電層５１３ｃは、絶縁層５１２を介して半導体層５１１ａの一部の上及び半導体層５１１ｂの一部の上に重畳する。なお、導電層５１３ｃと重畳する半導体層５１１ｂの領域がトランジスタ２０２のチャネル形成領域になる。導電層５１３ｃは、トランジスタ２０２のゲートとしての機能を有する。なお、導電層５１３ｃと重畳する半導体層５１１ａ及び半導体層５１１ｂの領域が半導体層５１１ａ及び半導体層５１１ｂに設けられた不純物領域（導電層５１３ａ、導電層５１３ｂ及び導電層５１３ｃのいずれとも重畳しない領域）の不純物元素の濃度より低い濃度でｐ型又はｎ型の導電型を付与する不純物元素を含有していてもよい。

導電層５１３ｄは、絶縁層５１２を介して半導体層５１１ｃの一部に重畳する。導電層５１３ｄは配線ＰＲとして機能する。なお、導電層５１３ｄと重畳する半導体層５１１ｃの領域が半導体層５１１ｃに設けられた不純物領域（不純物領域５０３ａ、不純物領域５０３ｂ、不純物領域５０３ｃ）の不純物元素の濃度より低い濃度でｐ型又はｎ型の導電型を付与する不純物元素を含有していてもよい。

導電層５１３ｅは、絶縁層５１２を介して半導体層５１１ｃの一部に重畳する。導電層５１３ｅと重畳する半導体層５１１ｃの領域がトランジスタ３０４のチャネル形成領域になる。導電層５１３ｅは、トランジスタ３０４のゲートとしての機能を有する。また、導電層５１３ｅは配線ＴＸとしても機能する。なお、導電層５１３ｅと重畳する半導体層５１１ｃの領域が半導体層５１１ｃに設けられた不純物領域（不純物領域５０３ａ、不純物領域５０３ｂ、不純物領域５０３ｃ）の不純物元素の濃度より低い濃度でｐ型又はｎ型の導電型を付与する不純物元素を含有していてもよい。

導電層５１３ｆは、絶縁層５１２を介して半導体層５１１ｄの一部に重畳する。導電層５１３ｆと重畳する半導体層５１１ｄの領域がトランジスタ３０５のチャネル形成領域になる。導電層５１３ｆはトランジスタ３０５のゲートとしての機能を有する。なお、導電層５１３ｆと重畳する半導体層５１１ｄの領域が半導体層５１１ｄに設けられた不純物領域（導電層５１３ｆ、導電層５１３ｇのいずれとも重畳しない領域）の不純物元素の濃度より低い濃度でｐ型又はｎ型の導電型を付与する不純物元素を含有していてもよい。

導電層５１３ｇは、絶縁層５１２を介して半導体層５１１ｄの一部に重畳する。導電層５１３ｇと重畳する半導体層５１１ｄの領域がトランジスタ３０６のチャネル形成領域になる。導電層５１３ｇはトランジスタ３０６のゲートとしての機能を有する。また、導電層５１３ｇは配線ＳＥとしても機能する。なお、導電層５１３ｇと重畳する半導体層５１１ｄの領域が半導体層５１１ｄに設けられた不純物領域（導電層５１３ｆ、導電層５１３ｇのいずれとも重畳しない領域）の不純物元素の濃度より低い濃度でｐ型又はｎ型の導電型を付与する不純物元素を含有していてもよい。

絶縁層５１４は、導電層５１３ａ乃至導電層５１３ｇを介して絶縁層５１２の上に設けられる。

導電層５１５ａは、絶縁層５１２及び絶縁層５１４を貫通する開口部を介して、半導体層５１１ａにおける複数の不純物領域の一つに電気的に接続される。導電層５１５ａは配線ＳＬとしての機能を有する。

導電層５１５ｂは、絶縁層５１２及び絶縁層５１４を貫通する開口部を介して、半導体層５１１ｄにおける複数の不純物領域の一つに電気的に接続される。導電層５１５ｂは配線ＯＵＴとしての機能を有する。

導電層５１５ｃは、絶縁層５１４を貫通する開口部を介して導電層５１３ｃに電気的に接続され、絶縁層５１２及び絶縁層５１４を貫通する開口部を介して半導体層５１１ａにおける複数の不純物領域の一つに電気的に接続される。

導電層５１５ｄは、絶縁層５１２及び絶縁層５１４を貫通する開口部を介して半導体層５１１ｂにおける複数の不純物領域の一つに電気的に接続され、絶縁層５１２及び絶縁層５１４を貫通する開口部を介して半導体層５１１ｄにおける複数の不純物領域の一つに電気的に接続される。導電層５１５ｄは配線ＶＲとしての機能を有する。

導電層５１５ｅは、絶縁層５１２及び絶縁層５１４を貫通する開口部を介して半導体層５１１ｃにおける不純物領域５０３ａに電気的に接続され、絶縁層５１４を貫通する開口部を介して配線ＰＲとして機能する導電層５１３ｄに電気的に接続される。

導電層５１５ｆは、絶縁層５１２及び絶縁層５１４を貫通する開口部を介して半導体層５１１ｃにおける不純物領域５０３ｃに電気的に接続され、絶縁層５１４を貫通する開口部を介して導電層５１３ｆに電気的に接続される。

導電層５１５ｇは、絶縁層５１２及び絶縁層５１４を貫通する開口部を介して半導体層５１１ｂにおける複数の不純物領域の一つに電気的に接続される。

絶縁層５１６は、導電層５１５ａ乃至導電層５１５ｇを介して絶縁層５１４の上に設けられる。

導電層５１７は、絶縁層５１６の上に設けられ、絶縁層５１６を貫通して設けられた開口部を介して導電層５１５ｇに電気的に接続される。導電層５１７は、発光素子１０２の一対の電極のうちの一方としての機能を有する。

絶縁層５１８は、導電層５１７の上に設けられる。

電界発光層５１９は、絶縁層５１８の上に設けられる。導電層５１７が設けられ、かつ絶縁層５１８が設けられていない領域において、電界発光層５１９は導電層５１７に電気的に接続される。電界発光層５１９は発光素子１０２の電界発光層としての機能を有する。

導電層５２０は、電界発光層５１９の上に設けられ、電界発光層５１９に電気的に接続される。導電層５２０は発光素子１０２の一対の電極のうちの他方としての機能を有する。また、導電層５２０は配線ＶＢとしての機能も有する。配線ＶＢは基板５００上において特定の形状に加工されていてもよいし、特定の形状に加工されておらず一面に形成された膜状であってもよい。

導電層５１７、電界発光層５１９、及び導電層５２０によって発光素子１０２が構成される。隣り合う組１１０の発光素子１０２は絶縁層５１８によって互いに分離されている。発光素子１０２は、上面方向に光を射出する構造とした。光の射出方向を図８（Ｂ）中において白矢印で示す。

なお、本実施の形態では発光素子１０２の構造を、上面方向（基板５００とは逆の方向）に光を射出する構造としているが、これに限定されず、上面及び下面方向（基板５００の方向）に光を射出する構造にすることもできる。

着色層５２２は、電界発光層５１９からの光を透過するように基板５２１の一平面に設けられる。着色層５２２は、電界発光層５１９から発せられた光の特定の波長のみ透過して、所定の色の光とするために設けられている。着色層５２２はカラーフィルタとしての機能を有する。なお、電界発光層５１９の材料等を適宜選択することによって、所定の色の光で発光素子１０２を発光させる場合は、着色層５２２は必ずしも設ける必要はない。着色層５２２を設けないことによって光の損失を減らし、半導体装置の消費電力を低減することができる。

絶縁層５２３は、着色層５２２を介して基板５２１の一平面に設けられる。絶縁層５２３は、着色層５２２等に含まれる不純物が発光素子１０２等に進入するのを防止するパッシベーション膜として機能する。また、絶縁層５２３は、基板５２１上において、着色層５２２が設けられた領域と設けられない領域との凹凸を緩和する平坦化膜としての機能も有する。

絶縁層５２４は、絶縁層５２３と、導電層５２０の間に設けられる。なお、絶縁層５２４は、発光素子１０２の封止材として機能し、また基板５００と基板５２１のシール材としても機能する。絶縁層５２４を設ける代わりに、絶縁層５２３と導電層５２０の間に気体を充填した構造であってもよい。

基板５００及び基板５２１としては、例えばガラス基板又はプラスチック基板を用いることができる。なお、必ずしも基板５００及び基板５２１を設けなくてもよい。

絶縁層５０１としては、例えば、酸化ガリウム層、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができる。例えば、絶縁層５０１としては、酸化シリコン層又は酸化窒化シリコン層などを用いることができる。また、これらの層がハロゲンを含んでいてもよい。また、絶縁層５０１に適用可能な材料の層の積層により絶縁層５０１を構成することもできる。また、必ずしも絶縁層５０１を設けなくてもよい。

半導体層５１１ａ乃至半導体層５１１ｄとしては、例えば非晶質半導体、微結晶半導体、多結晶半導体、又は単結晶半導体を含む層を用いることができる。また、半導体層５１１ａ乃至半導体層５１１ｄとしては、例えば元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を用いることができる。

半導体層５１１ａ乃至半導体層５１１ｄとして、酸化物半導体層を用いることもできる。

酸化物半導体層を用いる場合、用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。

また、酸化物半導体として、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ_３ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）^２＋（ｂ―Ｂ）^２＋（ｃ―Ｃ）^２≦ｒ^２を満たすことを言い、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。

酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。

アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。

また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。

なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。

なお、上記において、Ｓ_０は、測定面（座標（ｘ_１，ｙ_１）（ｘ_１，ｙ_２）（ｘ_２，ｙ_１）（ｘ_２，ｙ_２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ_０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。

酸化物半導体層は、スパッタリング法によって形成することが好ましい。例えば、上述した系の酸化物ターゲットを用いて、スパッタリング法により酸化物半導体層を形成することができる。

ここで、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体層に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体層において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。

また、酸化物半導体層としてＩｎ−Ｓｎ−Ｚｎ系酸化物を用いる場合、ターゲットの組成比が、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５などとなる酸化物ターゲットを用いることができる。

また、酸化物半導体層の形成時に、スパッタリング装置の処理室の圧力を０．４Ｐａ以下とすることで、被成膜面及び被成膜物への、アルカリ金属、水素等の不純物の混入を低減することができる。なお、被成膜物に含まれる水素は、水素原子の他、水素分子、水、水酸基、または水素化物として含まれる場合もある。

また、スパッタリング装置の処理室の排気系として吸着型の真空ポンプ（例えばクライオポンプなど）を用いることで、排気系からアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減することができる。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。

酸化物半導体層の形成後、必要であれば、水素及び水分をほとんど含まない雰囲気下（窒素雰囲気、酸素雰囲気、乾燥空気雰囲気（例えば、水分については露点−４０℃以下、好ましくは露点−６０℃以下）など）で加熱処理（温度範囲２００℃以上４５０℃以下）を行ってもよい。この加熱処理は、酸化物半導体層中からＨ、ＯＨなどを脱離させる脱水化または脱水素化とも呼ぶことができ、不活性雰囲気下で昇温し、途中で切り替え酸素を含む雰囲気下とする加熱処理を行う場合や、酸素雰囲気下で加熱処理を行う場合は、加酸化処理とも呼べる。

酸化物半導体層には、電子供与体（ドナー）となる水分または水素、アルカリ金属元素（ナトリウムやリチウム等）などの不純物が低減された酸化物半導体層を用いる。酸化物半導体層は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）による水素濃度の測定値が、５×１０^１９／ｃｍ^３以下、好ましくは５×１０^１８／ｃｍ^３以下、より好ましくは５×１０^１７／ｃｍ^３以下、さらに好ましくは１×１０^１６／ｃｍ^３以下とする。また、ホール効果測定により測定できる酸化物半導体層のキャリア密度は、１×１０^１４／ｃｍ^３未満、好ましくは１×１０^１２／ｃｍ^３未満、さらに好ましくは１×１０^１１／ｃｍ^３未満とする。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。

なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちナトリウム（Ｎａ）は、酸化物半導体層に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ^＋となる。また、Ｎａは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体層中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体層中の水素濃度が１×１０^１８／ｃｍ^３以下、より好ましくは１×１０^１７／ｃｍ^３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０^１６／ｃｍ^３以下、好ましくは１×１０^１６／ｃｍ^３以下、更に好ましくは１×１０^１５／ｃｍ^３以下とするとよい。同様に、リチウム（Ｌｉ）濃度の測定値は、５×１０^１５／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。同様に、カリウム（Ｋ）濃度の測定値は、５×１０^１５／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。

層中のアルカリ金属元素濃度や水素濃度の測定をＳＩＭＳで行う場合、その原理上、試料表面近傍や、材質が異なる層との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、層中におけるアルカリ金属元素濃度や水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる層が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域における平均値を、アルカリ金属元素濃度や水素濃度として採用する。また、測定の対象となる層の厚さが小さい場合、隣接する層内のアルカリ金属元素濃度や水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該層が存在する領域における、アルカリ金属元素濃度や水素濃度の最大値または最小値を、当該層中のアルカリ金属元素濃度や水素濃度として採用する。さらに、当該層が存在する領域において、最大値を有する山型のピーク、最小値を有する谷型のピークが存在しない場合、変曲点の値をアルカリ金属元素濃度や水素濃度として採用する。

酸化物半導体層にチャネルが形成されるトランジスタのオフ電流密度は、１００ｙＡ／μｍ以下、好ましくは１０ｙＡ／μｍ以下、更に好ましくは１ｙＡ／μｍ以下にすることができる。

また、Ｓｎなどのｐ型の導電性を付与する不純物を酸化物半導体層にドープすることで、酸化物半導体層を弱いｐ型とし、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流の低減を図ってもよい。

また、酸化物半導体として、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌともいう。）を含む酸化物を用いることができる。

ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む結晶をいう。

ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。

ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。

ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。

このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。

ＣＡＡＣに含まれる結晶構造の一例について図１６乃至図１８を用いて詳細に説明する。なお、特に断りがない限り、図１６乃至図１８は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１６において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。

図１６（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１６（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１６（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１６（Ａ）に示す小グループは電荷が０である。

図１６（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１６（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１６（Ｂ）に示す構造をとりうる。図１６（Ｂ）に示す小グループは電荷が０である。

図１６（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１６（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１６（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１６（Ｃ）に示す小グループは電荷が０である。

図１６（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１６（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１６（Ｄ）に示す小グループは電荷が＋１となる。

図１６（Ｅ）に、２個のＺｎを含む小グループを示す。図１６（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１６（Ｅ）に示す小グループは電荷が−１となる。

ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。

ここで、これらの小グループ同士が結合する規則について説明する。図１６（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図１６（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図１６（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。

これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。

図１７（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１７（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１７（Ｃ）は、図１７（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。

図１７（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１７（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１７（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。

図１７（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。

ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１６（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。

具体的には、図１７（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ_２ＳｎＺｎ_３Ｏ_８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ_２ＳｎＺｎ_２Ｏ_７（ＺｎＯ）_ｍ（ｍは０または自然数。）とする組成式で表すことができる。

また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物、などを用いた場合も同様である。

例えば、図１８（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。

図１８（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。

図１８（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１８（Ｃ）は、図１８（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。

ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。

また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１８（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。

絶縁層５１２としては、例えば絶縁層５０１に適用可能な材料の層を用いることができる。また、絶縁層５１２に適用可能な材料の層の積層により絶縁層５１２を構成してもよい。

導電層５１３ａ乃至導電層５１３ｇとしては、例えばモリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料を含む材料の層を用いることができる。例えば、Ｃｕ−Ｍｇ−Ａｌ合金を用いることもできる。また、導電層５１３ａ乃至導電層５１３ｇとしては、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例えば酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ_２Ｏ_３―ＳｎＯ_２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛（Ｉｎ_２Ｏ_３―ＺｎＯ）などの金属酸化物、又はシリコン、酸化シリコン、窒素を含む該金属酸化物を用いることができる。また、導電層５１３ａ乃至導電層５１３ｇに適用可能な材料の層の積層により、導電層５１３ａ乃至導電層５１３ｇを構成することもできる。例えば、Ｃｕ−Ｍｇ−Ａｌ合金でなる層とＣｕでなる層との積層構造で形成することができる。例えば、窒化タンタル層及びタングステン層の積層により導電層５１３ａ乃至導電層５１３ｇを構成することもできる。なお、導電層５１３ａ乃至導電層５１３ｇの側面は、テーパ状でもよい。

絶縁層５１４としては、例えば絶縁層５０１に適用可能な材料の層を用いることができる。また、絶縁層５０１に適用可能な材料の層の積層により絶縁層５１４を構成してもよい。例えば、窒化酸化シリコン層及び酸化窒化シリコン層の積層により絶縁層５１４を構成することもできる。

導電層５１５ａ乃至導電層５１５ｇとしては、導電層５１３ａ乃至導電層５１３ｇに適用可能な材料の層を用いることができる。また、導電層５１５ａ乃至導電層５１５ｇに適用可能な材料の層の積層により導電層５１５ａ乃至導電層５１５ｇを構成することもできる。例えば、チタン層、アルミニウム層、及びチタン層の積層により導電層５１５ａ乃至導電層５１５ｇを構成することもできる。なお、導電層５１５ａ乃至導電層５１５ｇの側面は、テーパ状でもよい。

絶縁層５１６としては、例えば絶縁層５１２に適用可能な材料の層を用いることができる。また、絶縁層５１６に適用可能な材料の層の積層により絶縁層５１６を構成してもよい。

導電層５１７としては、導電層５１３ａ乃至導電層５１３ｇに適用可能な材料の層のうち、光を反射する材料の層を用いることができる。また、導電層５１７に適用可能な材料の層の積層により導電層５１７を構成することもできる。なお、これに限定されず、上面及び下面方向に光を射出する構造の場合には、導電層５１７として、導電層５１３ａ乃至導電層５１３ｇに適用可能な材料の層のうち、光を透過する材料の層を用いることもできる。なお、導電層５１７の側面は、テーパ状でもよい。

絶縁層５１８としては、例えば有機絶縁層又は無機絶縁層を用いることができる。

電界発光層５１９は、特定の色の光を呈する単色光を射出する層である。電界発光層５１９としては、例えば特定の色を呈する光を射出する発光材料を用いた発光層を用いることができる。なお、互いに異なる特性の色を呈する光を射出する発光層の積層を用いて電界発光層５１９を構成してもよい。発光材料としては、蛍光材料又は燐光材料などのエレクトロルミネセンス材料を用いることができる。また、複数のエレクトロルミネセンス材料を含む材料を用いて発光材料を構成してもよい。例えば青色を呈する光を射出する蛍光材料の層、橙色を呈する光を射出する第１の燐光材料の層、及び橙色を呈する光を射出する第２の燐光材料の層の積層により、白色を呈する光を射出する発光層を構成してもよい。また、エレクトロルミネセンス材料としては、有機エレクトロルミネセンス材料又は無機エレクトロルミネセンス材料を用いることができる。また、上記発光層に加え、例えばホール注入層、ホール輸送層、電子注入層、及び電子輸送層の一つ又は複数を設けて電界発光層を構成してもよい。

導電層５２０としては、導電層５１３ａ乃至導電層５１３ｇに適用可能な材料の層のうち、光を透過する材料の層を用いることができる。また、導電層５２０に適用可能な材料の層の積層により導電層５２０を構成することもできる。なお、導電層５２０の側面は、テーパ状でもよい。

着色層５２２としては、例えば赤色を呈する光、緑色を呈する光、又は青色を呈する光を透過し、染料又は顔料を含む層を用いることができる。また、着色層５２２として、シアン、マゼンタ、又はイエローの色を呈する光を透過し、染料又は顔料を含む層を用いてもよい。

絶縁層５２３としては、例えば絶縁層５０１に適用可能な材料の層を用いることができる。また、絶縁層５２３に適用可能な材料の層の積層により絶縁層５２３を構成してもよい。なお、絶縁層５２３を必ずしも設けなくてもよい。

絶縁層５２４としては、例えば絶縁層５０１に適用可能な材料の層又は樹脂材料の層を用いることができる。また、絶縁層５２４に適用可能な材料の層の積層により絶縁層５２４を構成してもよい。

また、基板５００上や基板５２１上の一部に遮光層を設けてもよい。当該遮光層によって、トランジスタ等への不要な光の入射を抑制してもよい。

また、図８では、トランジスタ（トランジスタ２０１、トランジスタ２０２、トランジスタ３０４、トランジスタ３０５、トランジスタ３０６）がゲートを半導体層の上側にのみ有している場合を示している。しかしながら、これに限定されず、トランジスタ（トランジスタ２０１、トランジスタ２０２、トランジスタ３０４、トランジスタ３０５、トランジスタ３０６）がゲートを半導体層の下側にのみ有していてもよい。また、トランジスタ（トランジスタ２０１、トランジスタ２０２、トランジスタ３０４、トランジスタ３０５、トランジスタ３０６）が半導体層を間に挟んで存在する一対のゲートを有していてもよい。半導体層を間に挟んで存在する一対のゲートを有している場合、一方のゲートにはトランジスタのスイッチングを制御するための信号が与えられ、他方のゲートは電位が与えられた状態とすることができる。この場合、一対のゲートに同じ高さの電位が与えられていても良いし、他方のゲートにのみグラウンドなどの固定電位が与えられていても良い。他方のゲートに与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。なお、トランジスタのしきい値電圧に影響を与えないならば、他方のゲートは電気的に絶縁されたフローティングの状態であっても良い。

なお、図４におけるトランジスタ２０４、トランジスタ２０５や、図５におけるトランジスタ３０７も、上記トランジスタ２０１、トランジスタ２０２、トランジスタ３０４、トランジスタ３０５、トランジスタ３０６と同様の構成とすることができる。

フォトセンサに電気的に接続される電源線（導電層５１５ｄに対応）と、発光素子を有する表示素子に電気的に接続される電源線（導電層５１５ｄに対応）とを共有することで、半導体装置に含まれる電源線の数を減らすことができる。こうして、１本あたりの電源線の幅を広くすることができ、且つ高精細の半導体装置が得られる。そのため、電源線の電位の安定性を確保しつつ、半導体装置を高精細化することができる。電源線の電位の安定性を確保することによって、発光素子を有する表示素子の駆動電圧、及びフォトセンサの駆動電圧を安定とすることができる。つまり、高精細な半導体装置においても、発光素子を有する表示素子の駆動電圧を安定とし、且つフォトセンサの駆動電圧も安定とすることができる。こうして、高精細化可能であり、且つ、表示品質が高く、被検出物の撮像精度や検出精度の高い半導体装置が得られる。

本実施の形態は、他の実施の形態と自由に組み合わせて実施することが可能である。

（実施の形態３）
本実施の形態では、半導体装置の駆動方法の一例について説明する。

（フォトセンサの駆動方法）
フォトセンサの駆動方法の一例について説明する。

（フォトセンサの駆動方法その１）
図２、図３、図５（Ａ）に示した構成のフォトセンサ３０１の駆動方法について説明する。図９（Ａ）は、図２、図３、図５（Ａ）に示した各配線（配線ＴＸ、配線ＰＲ、配線ＳＥ、配線ＯＵＴ）及びノードＦＤの電位の変化を示すタイミングチャートの一例である。なお、本実施の形態では、光電変換素子３０２としてフォトダイオードを用いる例について説明する。

なお、図９（Ａ）に示すタイミングチャートでは、フォトセンサ３０１の動作を分かりやすく説明するため、配線ＴＸ、配線ＳＥ、配線ＰＲには、ハイレベルまたはローレベルの電位が与えられるものと仮定する。具体的に、配線ＴＸには、ハイレベルの電位ＨＴＸと、ローレベルの電位ＬＴＸが与えられるものとし、配線ＳＥには、ハイレベルの電位ＨＳＥと、ローレベルの電位ＬＳＥが与えられるものとし、配線ＰＲには、ハイレベルの電位ＨＰＲと、ローレベルの電位ＬＰＲが与えられるものとする。なお配線ＶＲには、所定の電位、例えば、ハイレベルの電源電位ＶＤＤが与えられている。

なお、トランジスタ３０４、トランジスタ３０５及びトランジスタ３０６は全てｎチャネル型トランジスタであるとして説明を行う。しかながら、本発明はこれに限定されず、トランジスタ３０４、トランジスタ３０５及びトランジスタ３０６のいずれか、または全てがｐチャネル型トランジスタであってもよい。仮に、トランジスタ３０４、トランジスタ３０５及びトランジスタ３０６のいずれか、または全てがｐチャネル型トランジスタである場合においても、各トランジスタのオン状態またはオフ状態が以下の説明と同様になるように各配線の電位を定めればよい。

まず、時刻Ｔ１において、配線ＴＸの電位を、電位ＬＴＸから電位ＨＴＸに変化させる。配線ＴＸの電位が電位ＨＴＸになると、トランジスタ３０４はオン状態になる。なお、時刻Ｔ１において、配線ＳＥには電位ＬＳＥが与えられ、配線ＰＲには電位ＬＰＲが与えられている。

時刻Ｔ２において、配線ＰＲの電位を、電位ＬＰＲから電位ＨＰＲに変化させる。また、時刻Ｔ２において、配線ＴＸの電位は電位ＨＴＸのままであり、配線ＳＥの電位は電位ＬＳＥのままである。光電変換素子３０２に順バイアスの電圧が印加される。こうして、ノードＦＤには配線ＰＲの電位ＨＰＲが与えられるため、ノードＦＤに保持されている電荷は放電される。

時刻Ｔ３において、配線ＰＲの電位を、電位ＨＰＲから電位ＬＰＲに変化させる。時刻Ｔ３の直前まで、ノードＦＤの電位は電位ＨＰＲに保たれているため、配線ＰＲの電位が電位ＬＰＲになると、光電変換素子３０２に逆方向バイアスの電圧が印加されることになる。そして、光電変換素子３０２に逆バイアスの電圧が印加された状態で、光電変換素子３０２に光（被検出物において反射した光等）が入射すると、光電変換素子３０２の陰極から陽極に向かって電流（光電流）が流れる。光電流の電流値は入射した光の強度に従って変化する。すなわち、光電変換素子３０２に入射する光の強度が高いほど光電流の電流値は高くなり、ノードＦＤと光電変換素子３０２の間を移動する電荷の量も大きくなる。逆に、光電変換素子３０２に入射する光の強度が低いほど光電流の電流値は低くなり、ノードＦＤと光電変換素子３０２の間を移動する電荷の量も小さくなる。よって、ノードＦＤの電位は、光の強度が高いほど変化が大きく、光の強度が低いほど変化が小さい。

時刻Ｔ４において、配線ＴＸの電位を電位ＨＴＸから電位ＬＴＸに変化させると、トランジスタ３０４はオフ状態になる。よって、ノードＦＤと光電変換素子３０２の間での電荷の移動が止まるため、ノードＦＤの電位が定まる。

時刻Ｔ５において、配線ＳＥの電位を電位ＬＳＥから電位ＨＳＥに変化させると、トランジスタ３０６はオン状態になる。すると、ノードＦＤの電位に応じて配線ＶＲと配線ＯＵＴの間で電荷の移動が生じる。

なお、時刻Ｔ５以前に、配線ＯＵＴの電位を所定の電位にする動作（プリチャージ動作）を完了させておく。なお、図９（Ａ）では、配線ＯＵＴの電位は時刻Ｔ５以前にローレベルの電位にプリチャージされ、時刻Ｔ５から時刻Ｔ６の間に光強度に応じて配線ＯＵＴの電位が上昇する場合を示したがこれに限定されない。配線ＯＵＴの電位は時刻Ｔ５以前にハイレベルの電位にプリチャージされ、時刻Ｔ５から時刻Ｔ６の間に光強度に応じて配線ＯＵＴの電位が低下してもよい。

プリチャージ動作は、例えば、配線ＯＵＴと、所定の電位が与えられる配線とをトランジスタ等のスイッチング素子を介して電気的に接続し、当該トランジスタをオン状態とすることによって行うことができる。プリチャージ動作を完了した後は、当該トランジスタはオフ状態とする。

時刻Ｔ６において、配線ＳＥの電位を電位ＨＳＥから電位ＬＳＥに変化させると、配線ＶＲから配線ＯＵＴへの電荷の移動が停止し、配線ＯＵＴの電位が決定する。この配線ＯＵＴの電位が、フォトセンサ３０１の出力信号の電位に相当する。そして、出力信号の電位には、被検出物の情報が含まれている。

ここで、時刻Ｔ１や時刻Ｔ４において配線ＴＸの電位を変化させるときに、配線ＴＸとノードＦＤとの間の寄生容量によって、ノードＦＤの電位が変化する。この電位の変化が大きい場合、出力信号を正確に出力することができない。配線ＴＸの電位を変化させるときのノードＦＤの電位の変化を抑制するために、トランジスタ３０４のゲートとソースの間、またはゲートとドレインの間の容量を低減することが有効である。また、トランジスタ３０５のゲート容量を増大することが有効である。更に、ノードＦＤに容量素子を電気的に接続することが有効である。なお、図９（Ａ）では、これらの対策を施す等して、配線ＴＸの電位を変化させるときのノードＦＤの電位の変化は無視できるものとしている。

以上が、図２、図３、図５（Ａ）に示した構成のフォトセンサ３０１の駆動方法である。

（フォトセンサの駆動方法その２）
次いで、図５（Ｂ）及び図５（Ｃ）に示した構成のフォトセンサ３０１の駆動方法について説明する。図９（Ｂ）は、図５（Ｂ）及び図５（Ｃ）に示した各配線（配線ＴＸ、配線ＲＥ、配線ＳＥ、配線ＯＵＴ）及びノードＦＤの電位の変化を示すタイミングチャートの一例である。なお、本実施の形態では、光電変換素子３０２としてフォトダイオードを用いる例について説明する。

なお、図９（Ｂ）に示すタイミングチャートでは、フォトセンサ３０１の動作を分かりやすく説明するため、配線ＴＸ、配線ＲＥ、配線ＳＥには、ハイレベルまたはローレベルの電位が与えられるものと仮定する。具体的に、配線ＴＸには、ハイレベルの電位ＨＴＸと、ローレベルの電位ＬＴＸが与えられるものとし、配線ＳＥには、ハイレベルの電位ＨＳＥと、ローレベルの電位ＬＳＥが与えられるものとし、配線ＲＥには、ハイレベルの電位ＨＲＥと、ローレベルの電位ＬＲＥが与えられるものとする。なお、配線ＰＲには、一定の電位、例えば、ローレベルの電源電位ＶＳＳが与えられている。

なお、トランジスタ３０４、トランジスタ３０５、トランジスタ３０６及びトランジスタ３０７は全てｎチャネル型トランジスタであるとして説明を行う。しかながら、本発明はこれに限定されず、トランジスタ３０４、トランジスタ３０５、トランジスタ３０６及びトランジスタ３０７のいずれか、または全てがｐチャネル型トランジスタであってもよい。仮に、トランジスタ３０４、トランジスタ３０５、トランジスタ３０６及びトランジスタ３０７のいずれか、または全てがｐチャネル型トランジスタである場合においても、各トランジスタのオン状態またはオフ状態が以下の説明と同様になるように各配線の電位を定めればよい。

まず、時刻Ｔ１において、配線ＴＸの電位を、電位ＬＴＸから電位ＨＴＸに変化させる。配線ＴＸの電位が電位ＨＴＸになると、トランジスタ３０４はオン状態になる。なお、時刻Ｔ１において、配線ＳＥには電位ＬＳＥが与えられ、配線ＲＥには電位ＬＲＥが与えられている。

次いで、時刻Ｔ２において、配線ＲＥの電位を、電位ＬＲＥから電位ＨＲＥに変化させる。配線ＲＥの電位が電位ＨＲＥになると、トランジスタ３０７はオン状態になる。また、時刻Ｔ２において、配線ＴＸの電位は電位ＨＴＸのままであり、配線ＳＥの電位は電位ＬＳＥのままである。よって、ノードＦＤには電源電位ＶＤＤが与えられるため、ノードＦＤに保持されている電荷はリセットされる。また、光電変換素子３０２には、逆バイアスの電圧が印加される。

次いで、時刻Ｔ３において、配線ＲＥの電位を、電位ＨＲＥから電位ＬＲＥに変化させる。時刻Ｔ３の直前まで、ノードＦＤの電位は電源電位ＶＤＤに保たれているため、配線ＲＥの電位が電位ＬＲＥになった後も、光電変換素子３０２に逆バイアスの電圧が印加された状態が続く。そして、この状態で、光電変換素子３０２に光が入射すると、光電変換素子３０２の陰極から陽極に向かって光電流が流れる。光電流の値は光の強度に従って変化する。すなわち、光電変換素子３０２に入射する光の強度が高いほど光電流の電流値は高くなり、ノードＦＤと光電変換素子３０２の間を移動する電荷の量も大きくなる。逆に、光電変換素子３０２に入射する光の強度が低いほど光電流の電流値は低くなり、ノードＦＤと光電変換素子３０２の間を移動する電荷の量は小さくなる。よって、ノードＦＤの電位は、光の強度が高いほど変化が大きく、光の強度が低いほど変化が小さい。

次いで、時刻Ｔ４において、配線ＴＸの電位を電位ＨＴＸから電位ＬＴＸに変化させると、トランジスタ３０４はオフ状態になる。よって、ノードＦＤと光電変換素子３０２の間の電荷の移動が止まるため、ノードＦＤの電位が定まる。

次いで、時刻Ｔ５において、配線ＳＥの電位を電位ＬＳＥから電位ＨＳＥに変化させると、トランジスタ３０６はオン状態になる。すると、ノードＦＤの電位に応じて配線ＶＲと配線ＯＵＴの間で電荷の移動が生じる。

なお、時刻Ｔ５以前に、配線ＯＵＴの電位を所定の電位にする動作（プリチャージ動作）を完了させておく。なお、図９（Ｂ）では、配線ＯＵＴの電位は時刻Ｔ５以前にローレベルの電位にプリチャージされ、時刻Ｔ５から時刻Ｔ６の間に光強度に応じて配線ＯＵＴの電位が上昇する場合を示したがこれに限定されない。配線ＯＵＴの電位は時刻Ｔ５以前にハイレベルの電位にプリチャージされ、時刻Ｔ５から時刻Ｔ６の間に光強度に応じて配線ＯＵＴの電位が低下してもよい。

プリチャージ動作は、例えば、配線ＯＵＴと、所定の電位が与えられる配線とをトランジスタ等のスイッチング素子を介して電気的に接続し、当該トランジスタをオン状態とすることによって行うことができる。プリチャージ動作を完了した後は、当該トランジスタはオフ状態とする。

時刻Ｔ６において、配線ＳＥの電位を電位ＨＳＥから電位ＬＳＥに変化させると、配線ＶＲから配線ＯＵＴへの電荷の移動が停止し、配線ＯＵＴの電位が決定する。この配線ＯＵＴの電位が、フォトセンサ３０１の出力信号の電位に相当する。そして、出力信号の電位には、被検出物の情報が含まれている。

ここで、時刻Ｔ１や時刻Ｔ４において配線ＴＸの電位を変化させるときに、配線ＴＸとノードＦＤとの間の寄生容量によって、ノードＦＤの電位が変化する。この電位の変化が大きい場合、出力信号を正確に出力することができない。配線ＴＸの電位を変化させるときのノードＦＤの電位の変化を抑制するために、トランジスタ３０４のゲートとソースの間、またはゲートとドレインの間の容量を低減することが有効である。また、トランジスタ３０５のゲート容量を増大することが有効である。更に、ノードＦＤに容量素子を電気的に接続することが有効である。なお、図９（Ｂ）では、これらの対策を施す等して、配線ＴＸの電位を変化させるときのノードＦＤの電位の変化は無視できるものとしている。

以上が、図５（Ｂ）及び図５（Ｃ）に示した構成のフォトセンサ３０１の駆動方法である。

図９（Ａ）や図９（Ｂ）のタイミングチャートで示したフォトセンサ３０１の上記一連の動作は、リセット動作、蓄積動作、選択動作に分類することができる。すなわち、時刻Ｔ２から時刻Ｔ３までの動作がリセット動作、時刻Ｔ３から時刻Ｔ４までの動作が蓄積動作、時刻Ｔ５から時刻Ｔ６までの動作が選択動作に相当する。また、蓄積動作が終了してから選択動作が開始されるまでの期間、すなわち、時刻Ｔ４から時刻Ｔ５までの期間が、ノードＦＤにおいて電荷が保持されている電荷保持期間に相当する。ここで、リセット動作を行う期間をＴＲと表記し、蓄積動作を行う期間をＴＩと表記し、選択動作を行う期間をＴＳと表記する。

以上が、フォトセンサ３０１の駆動方法の説明である。

（発光素子を有する表示素子の駆動方法）
発光素子を有する表示素子の駆動方法の一例について説明する。

（発光素子を有する表示素子の駆動方法その１）
図２、図３、図４（Ａ）、図４（Ｂ）に示した構成の表示素子１０１の駆動方法について説明する。図１４（Ａ）は、図２、図３、図４（Ａ）、図４（Ｂ）に示した各配線（配線ＧＬ、配線ＳＬ）の電位と、発光素子１０２の一対の電極間に印加される電圧（ＥＬ）と、の変化を示すタイミングチャートの一例である。

なお、図１４（Ａ）に示すタイミングチャートでは、表示素子１０１の動作を分かりやすく説明するため、配線ＧＬ、配線ＳＬには、ハイレベルまたはローレベルの電位が与えられるものと仮定する。なお配線ＶＲ及び配線ＶＢには、それぞれ所定の電位が与えられている。なお、配線ＶＲに与えられる電位と配線ＶＢに与えられる電位の電位差は、当該電位差に対応する電圧を発光素子１０２の一対の電極間に印加した際に、発光素子１０２が発光する程度に定められている。例えば、配線ＶＲにハイレベルの電源電位ＶＤＤが与えられ、配線ＶＢにはローレベルの電源電位ＶＳＳが与えられているとする。

なお、トランジスタ２０１、トランジスタ２０２は全てｎチャネル型トランジスタであるとして説明を行う。しかしながら、本発明はこれに限定されず、トランジスタ２０１、トランジスタ２０２のいずれか、または全てがｐチャネル型トランジスタであってもよい。仮に、トランジスタ２０１、トランジスタ２０２のいずれか、または全てがｐチャネル型トランジスタである場合においても、各トランジスタのオン状態またはオフ状態が以下の説明と同様になるように各配線の電位を定めればよい。

時刻Ｔ１において、配線ＧＬの電位をハイレベルとすると、トランジスタ２０１はオン状態になる。このとき、配線ＳＬの電位がハイレベルとなるとトランジスタ２０２もオン状態となる。すると、トランジスタ２０２を介して、配線ＶＲの電位が発光素子１０２の一対の電極のうちの一方に入力される。こうして、発光素子１０２の一対の電極間に所定の電圧が印加され、発光素子１０２は発光する。時刻Ｔ１の後も、容量素子２０３や寄生容量等によって、トランジスタ２０２のゲートの電位は維持されるため、配線ＧＬの電位がローレベルとなってトランジスタ２０１がオフ状態となった後も、発光素子１０２は発光し続ける。

その後、時刻Ｔ２において、再び配線ＧＬの電位をハイレベルとすると、トランジスタ２０１はオン状態になる。このとき、配線ＳＬの電位をローレベルとすることによってトランジスタ２０２をオフ状態とすることができる。こうして、発光素子１０２を非発光状態とすることができる。

ここで、発光素子１０２が発光している期間をＴＬと表記する。

（発光素子を有する表示素子の駆動方法その２）
次いで、図２、図３、図４（Ａ）、図４（Ｂ）に示した構成の表示素子１０１の駆動方法について上述した駆動方法とは別の駆動方法の一例を説明する。図１４（Ｂ）は、図２、図３、図４（Ａ）、図４（Ｂ）に示した各配線（配線ＧＬ、配線ＳＬ、配線ＶＢ）の電位と、発光素子１０２の一対の電極間に印加される電圧（ＥＬ）と、の変化を示すタイミングチャートの一例である。

なお、図１４（Ｂ）に示すタイミングチャートでは、表示素子１０１の動作を分かりやすく説明するため、配線ＧＬ、配線ＳＬ、配線ＶＢには、ハイレベルまたはローレベルの電位が与えられるものと仮定する。なお配線ＶＲには、所定の電位が与えられている。例えば、配線ＶＲにハイレベルの電源電位ＶＤＤが与えられているとする。

なお、トランジスタ２０１、トランジスタ２０２は全てｎチャネル型トランジスタであるとして説明を行う。しかながら、本発明はこれに限定されず、トランジスタ２０１、トランジスタ２０２のいずれか、または全てがｐチャネル型トランジスタであってもよい。仮に、トランジスタ２０１、トランジスタ２０２のいずれか、または全てがｐチャネル型トランジスタである場合においても、各トランジスタのオン状態またはオフ状態が以下の説明と同様になるように各配線の電位を定めればよい。

時刻Ｔ０において、配線ＧＬの電位をハイレベルとすると、トランジスタ２０１はオン状態になる。このとき、配線ＳＬの電位がハイレベルとなるとトランジスタ２０２もオン状態となる。すると、トランジスタ２０２を介して、配線ＶＲの電位が発光素子１０２の一対の電極のうちの一方に入力される。しかし、配線ＶＢの電位が配線ＶＲの電位と同程度となっており、発光素子１０２は発光しない。

時刻Ｔ１において、配線ＶＢの電位を変化させる（図１４（Ｂ）に示すタイミングチャートではハイレベルからローレベルの電位に変化させる）ことによって、発光素子１０２の一対の電極間に発光素子１０２が発光する程度の電圧を印加する。こうして発光素子１０２は発光する。

時刻Ｔ２において、配線ＶＢの電位を変化させる（図１４（Ｂ）に示すタイミングチャートではローレベルからハイレベルの電位に変化させる）ことによって、配線ＶＢの電位を配線ＶＲの電位と同程度とする。こうして発光素子１０２を非発光状態とすることができる。

ここで、発光素子１０２が発光している期間をＴＬと表記する。

（発光素子を有する表示素子の駆動方法その３）
次いで、図４（Ｄ）に示した構成の表示素子１０１の駆動方法の一例を説明する。図１５（Ａ）は、図４（Ｄ）に示した各配線（配線ＧＬ、配線ＳＬ、配線ＥＲ）の電位と、発光素子１０２の一対の電極間に印加される電圧（ＥＬ）と、の変化を示すタイミングチャートの一例である。

なお、図１５（Ａ）に示すタイミングチャートでは、表示素子１０１の動作を分かりやすく説明するため、配線ＧＬ、配線ＳＬ、配線ＥＲには、ハイレベルまたはローレベルの電位が与えられるものと仮定する。なお配線ＶＲ及び配線ＶＢには、それぞれ所定の電位が与えられている。なお、配線ＶＲに与えられる電位と配線ＶＢに与えられる電位の電位差は、当該電位差に対応する電圧を発光素子１０２の一対の電極間に印加した際に、発光素子１０２が発光する程度に定められている。例えば、配線ＶＲにハイレベルの電源電位ＶＤＤが与えられ、配線ＶＢにはローレベルの電源電位ＶＳＳが与えられているとする。

なお、トランジスタ２０１、トランジスタ２０２、トランジスタ２０５は全てｎチャネル型トランジスタであるとして説明を行う。しかながら、本発明はこれに限定されず、トランジスタ２０１、トランジスタ２０２、トランジスタ２０５のいずれか、または全てがｐチャネル型トランジスタであってもよい。仮に、トランジスタ２０１、トランジスタ２０２、トランジスタ２０５のいずれか、または全てがｐチャネル型トランジスタである場合においても、各トランジスタのオン状態またはオフ状態が以下の説明と同様になるように各配線の電位を定めればよい。

時刻Ｔ１において、配線ＧＬの電位をハイレベルとすると、トランジスタ２０１はオン状態になる。このとき、配線ＳＬの電位がハイレベルとなるとトランジスタ２０２もオン状態となる。なおこのとき、配線ＥＲの電位はハイレベルとしてトランジスタ２０５はオン状態としておく。すると、トランジスタ２０２及びトランジスタ２０５を介して、配線ＶＲの電位が発光素子１０２の一対の電極のうちの一方に入力される。こうして、発光素子１０２の一対の電極間に所定の電圧が印加され、発光素子１０２は発光する。時刻Ｔ１の後も、容量素子２０３や寄生容量等によって、トランジスタ２０２のゲートの電位は維持されるため、配線ＧＬの電位がローレベルとなってトランジスタ２０１がオフ状態となった後も、発光素子１０２は発光し続ける。

その後、時刻Ｔ２において、配線ＥＲの電位をローレベルとすることによってトランジスタ２０５をオフ状態とし、発光素子１０２を非発光状態とすることができる。

ここで、発光素子１０２が発光している期間をＴＬと表記する。

（発光素子を有する表示素子の駆動方法その４）
次いで、図４（Ｃ）に示した構成の表示素子１０１の駆動方法の一例を説明する。図１５（Ｂ）は、図４（Ｃ）に示した配線（配線ＳＡ）の電位と、発光素子１０２の一対の電極間に印加される電圧（ＥＬ）と、の変化を示すタイミングチャートの一例である。

なお、図１５（Ｂ）に示すタイミングチャートでは、表示素子１０１の動作を分かりやすく説明するため、配線ＳＡには、ハイレベルまたはローレベルの電位が与えられるものと仮定する。なお配線ＶＲ及び配線ＶＢには、それぞれ所定の電位が与えられている。なお、配線ＶＲに与えられる電位と配線ＶＢに与えられる電位の電位差は、当該電位差に対応する電圧を発光素子１０２の一対の電極間に印加した際に、発光素子１０２が発光する程度に定められている。例えば、配線ＶＲにハイレベルの電源電位ＶＤＤが与えられ、配線ＶＢにはローレベルの電源電位ＶＳＳが与えられているとする。

なお、トランジスタ２０１、トランジスタ２０２、トランジスタ２０４は全てｎチャネル型トランジスタであるとして説明を行う。しかながら、本発明はこれに限定されず、トランジスタ２０１、トランジスタ２０２、トランジスタ２０４のいずれか、または全てがｐチャネル型トランジスタであってもよい。仮に、トランジスタ２０１、トランジスタ２０２、トランジスタ２０４のいずれか、または全てがｐチャネル型トランジスタである場合においても、各トランジスタのオン状態またはオフ状態が以下の説明と同様になるように各配線の電位を定めればよい。

図４（Ｃ）に示した構成の表示素子１０１は、トランジスタ２０４がオフ状態であれば、上述した（発光素子を有する表示素子の駆動方法その１）、（発光素子を有する表示素子の駆動方法その２）によって駆動することができる。しかし、トランジスタ２０１やトランジスタ２０２の状態（オン状態またはオフ状態）にかかわらず、配線ＳＡの電位をハイレベルとすることによってトランジスタ２０４をオン状態として、発光素子１０２を発光状態とすることもできる。トランジスタ２０４がオン状態の間は、発光素子１０２は発光し続ける。

ここで、発光素子１０２が発光している期間をＴＬと表記する。

以上が、発光素子を有する表示素子の駆動方法の説明である。次いで、フォトセンサと発光素子を有する表示素子との組の駆動方法について説明する。

（フォトセンサと発光素子を有する表示素子との組の駆動方法）
発光素子１０２を所定の輝度で発光させている間に、フォトセンサ３０１においてリセット動作と蓄積動作とを行う。つまり、上述した期間ＴＬの間に、期間ＴＲと期間ＴＩを設ける。こうして、発光素子１０２から射出された光を被検出物に照射し、被検出物によって反射された光をフォトセンサ３０１によって検出することができる。なお、リセット動作を行う間は、発光素子１０２は所定の輝度で発光させていてもよいし、任意の輝度で発光させていてもよいし、発光させていなくてもよい。

（フォトセンサと発光素子を有する表示素子との組をマトリクス状に複数有する半導体装置の駆動方法）
マトリクス状に複数配置された発光素子１０２を、一斉にまたは順次、同じ輝度で発光させ、発光した光を被検出物に照射する。また、マトリクス状に複数配置されたフォトセンサ３０１において、一斉にまたは順次、リセット動作と蓄積動作とを行う。ここで、少なくとも隣接する発光素子１０２が発光しているフォトセンサにおいて、当該発光素子１０２が発光している間にリセット動作と蓄積動作とを行うようにする。例えば、同じ組に含まれる発光素子１０２とフォトセンサ３０１において、当該発光素子１０２が発光している間にフォトセンサ３０１においてリセット動作と蓄積動作とを行うようにする。こうして、被検出物の撮像画像の生成や被検出物の存在する領域の検出を行う。なお、複数のフォトセンサ３０１において、蓄積動作を行う期間の長さは同じとすることができる。

ここで、外光のノイズを軽減するために、以下の駆動方法を適用することができる。

発光素子１０２を発光させて被検出物に光を照射して、特定の行（または特定の列）のフォトセンサ３０１でリセット動作及び蓄積動作を行い、その後、発光素子１０２を発光させず別の行（または別の列）のフォトセンサ３０１でリセット動作及び蓄積動作を行う。特定の行と別の行（または、特定の列と別の列）の間の距離はできるだけ近い方が好ましい。例えば、特定の行と別の行とは隣接する行とすることができる。また例えば、特定の列と別の列とは隣接する列とすることができる。ここで、発光素子の発光と非発光の切り替えが速い場合には、発光素子１０２の発光時と非発光時とで被検出物はほとんど移動しないとみなすことができる。そして、全行のフォトセンサ３０１の選択動作を順次行う。特定の行と別の行（または、特定の列と別の列）とのフォトセンサ３０１で得られた出力信号の差分をとる。この差分は、外光のノイズが相殺され、Ｓ／Ｎ比の向上した信号成分である。この差分によって、被検出物の撮像画像の生成を行う。こうして、より精度の高い撮像画像の生成を行うことができる。

以下に、フォトセンサ３０１と、発光素子１０２を有する表示素子１０１と、の組１１０を、ｍ（ｍは２以上の自然数）行ｎ（ｎは２以上の自然数）列のマトリクス状に複数有し、フォトセンサ３０１は、光電変換素子３０２と、光電変換素子３０２に電気的に接続される増幅回路３０３と、を有し、発光素子１０２を有する表示素子１０１は、発光素子１０２に電気的に接続される制御回路１０３を有し、複数の組１１０それぞれにおいて、増幅回路と制御回路は、同じ電源線に電気的に接続される半導体装置において、外光のノイズを軽減するための駆動方法の具体例を示す。説明には、図１０乃至図１３のタイミングチャートを用いる。

ここで、図１０乃至図１３において、（ｐ，ｑ）は、ｍ行ｎ列のマトリクス状に配置された複数の組１１０のうち、第ｐ（ｐはｍ以下の自然数）行目第ｑ（ｑはｎ以下の自然数）列目の組１１０を示す。図１０乃至図１３において、隣接する７つの組（（ｐ，ｑ）、（ｐ＋１，ｑ）、（ｐ＋２，ｑ）、（ｐ＋３，ｑ）、（ｐ，ｑ＋１）、（ｐ，ｑ＋２）、（ｐ，ｑ＋３））を代表で示す。また横軸方向は、時刻を示す。図９、図１４、図１５を用いて説明したとおり、期間ＴＬは発光素子１０２が発光している期間、期間ＴＲはフォトセンサ３０１がリセット動作を行う期間、期間ＴＩはフォトセンサ３０１が蓄積動作を行う期間、期間ＴＳはフォトセンサ３０１が選択動作を行う期間である。

なお、被検出物の撮像画像の生成や被検出物の存在する領域の検出を行う場合には、発光している発光素子１０２はすべて同じ輝度で発光しているものとする。また、半導体装置において、画像表示を行う場合には、発光している発光素子１０２の輝度はそれぞれ画像信号に応じて制御される。画像表示を行う場合の表示素子１０１の駆動方法は、公知の駆動方法と同様であるため説明は省略する。

（駆動方法１）
図１０（Ａ）のタイミングチャートに示す駆動方法を用いる。発光素子１０２の駆動方法は、図１４及び図１５いずれの駆動方法を用いてもよい。フォトセンサ３０１の駆動方法は、図９に示したいずれの駆動方法を用いてもよい。

各行の発光素子１０２を順次発光状態にする。そして、発光素子１０２が発光している間に、第ｐ行目のフォトセンサと第（ｐ＋２）行目のフォトセンサとにおいて同時に、リセット動作と蓄積動作とを行う。その後、発光素子１０２を発光させない状態で、第（ｐ＋１）行目のフォトセンサと第（ｐ＋３）行目のフォトセンサとにおいて同時に、リセット動作と蓄積動作とを行う。そして、全行のフォトセンサ３０１の選択動作を行毎に順次行う。隣接する行のフォトセンサで得られた出力信号の差分を取得する。この差分を用いて被検出物の撮像画像の生成や被検出物の存在する領域の検出を行う。

なお、図１０（Ａ）に示す駆動方法において、第ｐ行目のフォトセンサと第（ｐ＋２）行目のフォトセンサとにおいて同時に、リセット動作と蓄積動作とを行う際、第（ｐ＋１）行目の発光素子１０２と第（ｐ＋３）行目の発光素子１０２も発光させているが、発光させなくてもよい。

図１０（Ａ）のタイミングチャートに示す駆動方法では、各行の発光素子１０２を順次発光状態にしたが、全ての行の発光素子を同時に発光状態としてもよい。例えば、図１０（Ｂ）のタイミングチャートに示す駆動方法を用いることができる。発光素子１０２の駆動方法は、図１４（Ｂ）、図１５（Ｂ）の駆動方法を用いることができる。フォトセンサ３０１の駆動方法は、図９に示したいずれの駆動方法を用いてもよい。

全ての発光素子１０２を一斉に発光状態にする。そして、発光素子１０２が発光している間に、第ｐ行目のフォトセンサと第（ｐ＋２）行目のフォトセンサとにおいて同時に、リセット動作と蓄積動作とを行う。その後、発光素子１０２を発光させない状態で、第（ｐ＋１）行目のフォトセンサと第（ｐ＋３）行目のフォトセンサとにおいて同時に、リセット動作と蓄積動作とを行う。そして、全行のフォトセンサ３０１の選択動作を行毎に順次行う。隣接する行のフォトセンサで得られた出力信号の差分を取得する。この差分を用いて被検出物の撮像画像の生成や被検出物の存在する領域の検出を行う。

なお、図１０（Ｂ）に示す駆動方法において、第ｐ行目のフォトセンサと第（ｐ＋２）行目のフォトセンサとにおいて同時に、リセット動作と蓄積動作とを行う際、第（ｐ＋１）行目の発光素子１０２と第（ｐ＋３）行目の発光素子１０２も発光させているが、発光させなくてもよい。

図１０（Ａ）及び図１０（Ｂ）のタイミングチャートに示す駆動方法では、第ｐ行目のフォトセンサと第（ｐ＋２）行目のフォトセンサとにおいて同時にリセット動作と蓄積動作とを行い、第（ｐ＋１）行目のフォトセンサと第（ｐ＋３）行目のフォトセンサとにおいて同時にリセット動作と蓄積動作とを行ったがこれに限定されない。第ｐ行目のフォトセンサのリセット動作と蓄積動作と、第（ｐ＋２）行目のフォトセンサのリセット動作と蓄積動作とを順次行い、第（ｐ＋１）行目のフォトセンサのリセット動作と蓄積動作と、第（ｐ＋３）行目のフォトセンサのリセット動作と蓄積動作とを順次行ってもよい。例えば、図１１（Ａ）のタイミングチャートに示す駆動方法を用いることができる。発光素子１０２の駆動方法は、図１４及び図１５いずれの駆動方法を用いてもよい。フォトセンサ３０１の駆動方法は、図９に示したいずれの駆動方法を用いてもよい。

各行の発光素子１０２を順次発光状態にする。そして、発光素子１０２が発光している間に、第ｐ行目のフォトセンサのリセット動作と蓄積動作と第（ｐ＋２）行目のフォトセンサのリセット動作と蓄積動作とを、順次行う。その後、発光素子１０２を発光させない状態で第（ｐ＋１）行目のフォトセンサのリセット動作と蓄積動作と第（ｐ＋３）行目のフォトセンサのリセット動作と蓄積動作とを、順次行う。そして、全行のフォトセンサ３０１の選択動作を行毎に順次行う。隣接する行のフォトセンサで得られた出力信号の差分を取得する。この差分を用いて被検出物の撮像画像の生成や被検出物の存在する領域の検出を行う。

なお、図１１（Ａ）に示す駆動方法において、第ｐ行目のフォトセンサと第（ｐ＋２）行目のフォトセンサとにおいてリセット動作と蓄積動作とを行う際、第（ｐ＋１）行目の発光素子１０２と第（ｐ＋３）行目の発光素子１０２も発光させているが、発光させなくてもよい。

図１１（Ａ）に示した駆動方法において、図１０（Ｂ）で示した駆動方法と同様に、発光素子１０２を同時に発光させてもよい。この駆動方法のタイミングチャートを図１１（Ｂ）に示す。なお、発光素子１０２の駆動方法は、図１４（Ｂ）、図１５（Ｂ）の駆動方法を用いることができる。フォトセンサ３０１の駆動方法は、図９に示したいずれの駆動方法を用いてもよい。

全ての発光素子１０２を一斉に発光状態にする。そして、発光素子１０２が発光している間に、第ｐ行目のフォトセンサのリセット動作と蓄積動作と第（ｐ＋２）行目のフォトセンサのリセット動作と蓄積動作とを、順次行う。その後、発光素子１０２を発光させない状態で第（ｐ＋１）行目のフォトセンサのリセット動作と蓄積動作と第（ｐ＋３）行目のフォトセンサのリセット動作と蓄積動作とを、順次行う。そして、全行のフォトセンサ３０１の選択動作を行毎に順次行う。隣接する行のフォトセンサで得られた出力信号の差分を取得する。この差分を用いて被検出物の撮像画像の生成や被検出物の存在する領域の検出を行う。

なお、図１１（Ｂ）に示す駆動方法において、第ｐ行目のフォトセンサと第（ｐ＋２）行目のフォトセンサとにおいてリセット動作と蓄積動作とを行う際、第（ｐ＋１）行目の発光素子１０２と第（ｐ＋３）行目の発光素子１０２も発光させているが、発光させなくてもよい。

図１０及び図１１に示した駆動方法において、発光素子１０２の発光及び非発光のタイミングは逆にしてもよい。

（駆動方法２）
上記駆動方法１では、発光素子を発光させて被検出物に光を照射して第ｐ行目のフォトセンサでリセット動作及び蓄積動作を行った後、発光素子を非発光として第（ｐ＋１）行目のフォトセンサでリセット動作及び蓄積動作を行う。しかしながら以下のように、発光素子を発光させて被検出物に光を照射して第ｑ（ｑはｎ以下の自然数）列目のフォトセンサでリセット動作及び蓄積動作を行った後、発光素子を非発光として第（ｑ＋１）列目のフォトセンサでリセット動作及び蓄積動作を行う駆動方法２であってもよい。

図１２（Ａ）のタイミングチャートに示す駆動方法を用いる。発光素子１０２の駆動方法は、図１４及び図１５いずれの駆動方法を用いてもよい。フォトセンサ３０１の駆動方法は、図９に示したいずれの駆動方法を用いてもよい。

各行の発光素子１０２を順次発光状態にする。そして、発光素子１０２が発光している間に、第ｑ列目のフォトセンサと第（ｑ＋２）列目のフォトセンサとにおいて同時に、リセット動作と蓄積動作とを行う。その後、発光素子１０２を発光させない状態で、第（ｑ＋１）列目のフォトセンサと第（ｑ＋３）列目のフォトセンサとにおいて同時に、リセット動作と蓄積動作とを行う。そして、全行のフォトセンサ３０１の選択動作を行毎に順次行う。隣接する列のフォトセンサで得られた出力信号の差分を取得する。この差分を用いて被検出物の撮像画像の生成や被検出物の存在する領域の検出を行う。

図１２（Ａ）のタイミングチャートに示す駆動方法では、各行の発光素子１０２を順次発光状態にしたが、全ての行の発光素子を同時に発光状態としてもよい。例えば、図１２（Ｂ）のタイミングチャートに示す駆動方法を用いることができる。発光素子１０２の駆動方法は、図１４（Ｂ）、図１５（Ｂ）の駆動方法を用いることができる。フォトセンサ３０１の駆動方法は、図９に示したいずれの駆動方法を用いてもよい。

全ての発光素子１０２を一斉に発光状態にする。そして、発光素子１０２が発光している間に、第ｑ列目のフォトセンサと第（ｑ＋２）列目のフォトセンサとにおいて同時に、リセット動作と蓄積動作とを行う。その後、発光素子１０２を発光させない状態で、第（ｑ＋１）列目のフォトセンサと第（ｑ＋３）列目のフォトセンサとにおいて同時に、リセット動作と蓄積動作とを行う。そして、全行のフォトセンサ３０１の選択動作を行毎に順次行う。隣接する列のフォトセンサで得られた出力信号の差分を取得する。この差分を用いて被検出物の撮像画像の生成や被検出物の存在する領域の検出を行う。

図１２（Ａ）及び図１２（Ｂ）のタイミングチャートに示す駆動方法では、第ｑ列目のフォトセンサと第（ｑ＋２）列目のフォトセンサとにおいて同時にリセット動作と蓄積動作とを行い、第（ｑ＋１）列目のフォトセンサと第（ｑ＋３）列目のフォトセンサとにおいて同時にリセット動作と蓄積動作とを行ったがこれに限定されない。第ｑ列目のフォトセンサのリセット動作と蓄積動作と、第（ｑ＋２）列目目のフォトセンサのリセット動作と蓄積動作とを順次行い、第（ｑ＋１）列目のフォトセンサのリセット動作と蓄積動作と、第（ｑ＋３）列目のフォトセンサのリセット動作と蓄積動作とを順次行ってもよい。例えば、図１３（Ａ）のタイミングチャートに示す駆動方法を用いることができる。発光素子１０２の駆動方法は、図１４及び図１５いずれの駆動方法を用いてもよい。フォトセンサ３０１の駆動方法は、図９に示したいずれの駆動方法を用いてもよい。

各行の発光素子１０２を順次発光状態にする。そして、発光素子１０２が発光している間に、第ｑ列目のフォトセンサのリセット動作と蓄積動作と第（ｑ＋２）列目のフォトセンサのリセット動作と蓄積動作とを、順次行う。その後、発光素子１０２を発光させない状態で第（ｑ＋１）列目のフォトセンサのリセット動作と蓄積動作と第（ｑ＋３）列目のフォトセンサのリセット動作と蓄積動作とを、順次行う。そして、全行のフォトセンサ３０１の選択動作を行毎に順次行う。隣接する列のフォトセンサで得られた出力信号の差分を取得する。この差分を用いて被検出物の撮像画像の生成や被検出物の存在する領域の検出を行う。

図１３（Ａ）に示した駆動方法において、図１２（Ｂ）で示した駆動方法と同様に、発光素子１０２を同時に発光させてもよい。この駆動方法のタイミングチャートを図１３（Ｂ）に示す。なお、発光素子１０２の駆動方法は、図１４（Ｂ）、図１５（Ｂ）の駆動方法を用いることができる。フォトセンサ３０１の駆動方法は、図９に示したいずれの駆動方法を用いてもよい。

全ての発光素子１０２を一斉に発光状態にする。そして、発光素子１０２が発光している間に、第ｑ列目のフォトセンサのリセット動作と蓄積動作と第（ｑ＋２）列目のフォトセンサのリセット動作と蓄積動作とを、順次行う。その後、発光素子１０２を発光させない状態で第（ｑ＋１）列目のフォトセンサのリセット動作と蓄積動作と第（ｑ＋３）列目のフォトセンサのリセット動作と蓄積動作とを、順次行う。そして、全行のフォトセンサ３０１の選択動作を行毎に順次行う。隣接する列のフォトセンサで得られた出力信号の差分を取得する。この差分を用いて被検出物の撮像画像の生成や被検出物の存在する領域の検出を行う。

図１２及び図１３に示した駆動方法において、発光素子１０２の発光及び非発光のタイミングは逆にしてもよい。

上記駆動方法１及び駆動方法２では、リセット動作及び蓄積動作を行ってから選択動作を行うまでの期間の長さが行及び／又は列により異なるフォトセンサ３０１が存在する。しかしながら、フォトセンサ３０１の増幅回路３０３を構成するトランジスタとして、酸化物半導体層にチャネルが形成されるトランジスタを用いることより、トランジスタのオフ電流によるリークが原因となるノイズを低減することができる。こうして、光のノイズを相殺しＳ／Ｎ比の向上した信号成分を正確に取り出すことができる。

本実施の形態は、他の実施の形態と自由に組み合わせて実施することが可能である。

本実施例では、上記実施の形態に示す半導体装置に用いることができるトランジスタの電界効果移動度について説明する。

酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。そこで、本実施例では、半導体内部に欠陥がない理想的な酸化物半導体の電界効果移動度を理論的に導き出すとともに、このような酸化物半導体を用いて微細なトランジスタを作製した場合の特性の計算結果を示す。

半導体本来の移動度をμ_０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、以下の式のように表現できる。

ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式のように表現できる。

ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃ_ｏｘは単位面積当たりの容量、Ｖ_ｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Ｉ_ｄは、以下のようになる。

ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖ_ｄはドレイン電圧である。上式の両辺をＶ_ｇで割り、更に両辺の対数を取ると、以下のようになる。

数５の右辺はＶ_ｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖ_ｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩ_ｄ―Ｖ_ｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０^１２／ｃｍ^２程度である。

このようにして求めた欠陥密度等をもとに数２および数３よりμ_０＝１２０ｃｍ^２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は４０ｃｍ^２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁層との界面の欠陥が無い酸化物半導体の移動度μ_０は１２０ｃｍ^２／Ｖｓとなると予想できる。

ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からｘだけ離れた場所における移動度μ_１は、以下のように表される。

ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０^７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数６の第２項が増加するため、移動度μ_１は低下することがわかる。

半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ_２を計算した結果を図１９に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。

さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁層の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖ_ｄは０．１Ｖである。

図１９で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ^２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。

このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図２０乃至図２２に示す。なお、計算に用いたトランジスタの断面構造を図２３に示す。図２３に示すトランジスタは酸化物半導体層にｎ^＋の導電型を呈する半導体領域１１０３ａおよび半導体領域１１０３ｃを有する。半導体領域１１０３ａおよび半導体領域１１０３ｃの抵抗率は２×１０^−３Ωｃｍとする。

図２３（Ａ）に示すトランジスタは、下地絶縁膜１１０１と、下地絶縁膜１１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形成される。トランジスタは半導体領域１１０３ａ、半導体領域１１０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域１１０３ｂと、ゲート１１０５を有する。ゲート１１０５の幅を３３ｎｍとする。

ゲート１１０５と半導体領域１１０３ｂの間には、ゲート絶縁層１１０４を有し、また、ゲート１１０５の両側面には側壁絶縁物１１０６ａおよび側壁絶縁物１１０６ｂ、ゲート１１０５の上部には、ゲート１１０５と他の配線との短絡を防止するための絶縁物１１０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域１１０３ａおよび半導体領域１１０３ｃに接して、ソース１１０８ａおよびドレイン１１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。

図２３（Ｂ）に示すトランジスタは、下地絶縁膜１１０１と、酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形成され、半導体領域１１０３ａ、半導体領域１１０３ｃと、それらに挟まれた真性の半導体領域１１０３ｂと、幅３３ｎｍのゲート１１０５とゲート絶縁層１１０４と側壁絶縁物１１０６ａおよび側壁絶縁物１１０６ｂと絶縁物１１０７とソース１１０８ａおよびドレイン１１０８ｂを有する点で図２３（Ａ）に示すトランジスタと同じである。

図２３（Ａ）に示すトランジスタと図２３（Ｂ）に示すトランジスタの相違点は、側壁絶縁物１１０６ａおよび側壁絶縁物１１０６ｂの下の半導体領域の導電型である。図２３（Ａ）に示すトランジスタでは、側壁絶縁物１１０６ａおよび側壁絶縁物１１０６ｂの下の半導体領域はｎ^＋の導電型を呈する半導体領域１１０３ａおよび半導体領域１１０３ｃであるが、図２３（Ｂ）に示すトランジスタでは、真性の半導体領域１１０３ｂである。すなわち、図２３（Ｂ）に示す半導体層において、半導体領域１１０３ａ（半導体領域１１０３ｃ）とゲート１１０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物１１０６ａ（側壁絶縁物１１０６ｂ）の幅と同じである。

その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図２０は、図２３（Ａ）に示される構造のトランジスタのドレイン電流（Ｉ_ｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖ_ｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉ_ｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。

図２０（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図２０（Ｂ）は１０ｎｍとしたものであり、図２０（Ｃ）は５ｎｍとしたものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Ｉ_ｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉ_ｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流は１０μＡを超えることが示された。

図２１は、図２３（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉ_ｄ（実線）および移動度μ（点線）のゲート電圧Ｖ_ｇ依存性を示す。ドレイン電流Ｉ_ｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２１（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図２１（Ｂ）は１０ｎｍとしたものであり、図２１（Ｃ）は５ｎｍとしたものである。

また、図２２は、図２３（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉ_ｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉ_ｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２２（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図２２（Ｂ）は１０ｎｍとしたものであり、図２２（Ｃ）は５ｎｍとしたものである。

いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。

なお、移動度μのピークは、図２０では８０ｃｍ^２／Ｖｓ程度であるが、図２１では６０ｃｍ^２／Ｖｓ程度、図２２では４０ｃｍ^２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流は１０μＡを超えることが示された。

また、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。

Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。

例えば、図２４（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁層を用いたトランジスタの特性である。なお、Ｖ_ｄは１０Ｖとした。

図２４（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ^２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図２４（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ^２／Ｖｓｅｃが得られている。

電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図２４（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ^２／Ｖｓｅｃが得られている。

基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ^２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。

Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。

基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図２４（Ａ）と図２４（Ｂ）の対比からも確認することができる。

なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。

意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。

また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。

実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。

まず基板温度を２５℃とし、Ｖ_ｄｓを１０Ｖとし、トランジスタのＶ_ｇ−Ｉ_ｄ特性の測定を行った。なお、Ｖ_ｄｓはドレイン電圧（ドレインとソースの電位差）を示す。次に、基板温度を１５０℃とし、Ｖ_ｄｓを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が２ＭＶ／ｃｍとなるようにＶ_ｇに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖ_ｇを０Ｖとした。次に、基板温度２５℃とし、Ｖ_ｄｓを１０Ｖとし、トランジスタのＶ_ｇ−Ｉ_ｄ測定を行った。これをプラスＢＴ試験と呼ぶ。

同様に、まず基板温度を２５℃とし、Ｖ_ｄｓを１０Ｖとし、トランジスタのＶ_ｇ−Ｉ_ｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖ_ｄｓを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶ_ｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖ_ｇを０Ｖとした。次に、基板温度２５℃とし、Ｖ_ｄｓを１０Ｖとし、トランジスタのＶ_ｇ−Ｉ_ｄ測定を行った。これをマイナスＢＴ試験と呼ぶ。

試料１のプラスＢＴ試験の結果を図２５（Ａ）に、マイナスＢＴ試験の結果を図２５（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図２６（Ａ）に、マイナスＢＴ試験の結果を図２６（Ｂ）に示す。

試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。

熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。

酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、後に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０^１６／ｃｍ^３以上２×１０^２０／ｃｍ^３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。

また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。

実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。

ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。

脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。

Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。

次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。

図２９に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。

この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。

図３０に、トランジスタのオフ電流と測定時の基板温度（絶対温度）Ｔの逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。

具体的には、図３０に示すように、オフ電流は、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０^−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０^−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０^−２１Ａ／μｍ）以下にすることができる。オフ電流は、好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０^−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０^−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０^−２２Ａ／μｍ）以下にすることができる。

もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。

また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料Ｂを用いたトランジスタにおいて、基板温度と電気的特性の関係について評価した。

測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖ_ｄｓは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。

図２７に、Ｉ_ｄ（実線）および電界効果移動度（点線）のＶ_ｇ依存性を示す。また、図２８（Ａ）に基板温度としきい値電圧の関係を、図２８（Ｂ）に基板温度と電界効果移動度の関係を示す。

図２８（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。

また、図２８（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ^２／Ｖｓ〜３２ｃｍ^２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。

上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ^２／Ｖｓｅｃ以上、好ましくは４０ｃｍ^２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ^２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。

このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。

本実施例は、実施の形態や他の実施例と適宜組み合わせて実施することが可能である。

本実施例では、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの一例について、図３１、３２を用いて説明する。

図３１は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図である。図３１（Ａ）にトランジスタの上面図を示す。また、図３１（Ｂ）に図３１（Ａ）の一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを示す。

図３１（Ｂ）に示すトランジスタは、基板２１００と、基板２１００上に設けられた下地絶縁膜２１０２と、下地絶縁膜２１０２の周辺に設けられた保護絶縁膜２１０４と、下地絶縁膜２１０２および保護絶縁膜２１０４上に設けられた高抵抗領域２１０６ａおよび低抵抗領域２１０６ｂを有する酸化物半導体膜２１０６と、酸化物半導体膜２１０６上に設けられたゲート絶縁層２１０８と、ゲート絶縁層２１０８を介して酸化物半導体膜２１０６と重畳して設けられたゲート電極２１１０と、ゲート電極２１１０の側面と接して設けられた側壁絶縁膜２１１２と、少なくとも低抵抗領域２１０６ｂと接して設けられた一対の電極２１１４と、少なくとも酸化物半導体膜２１０６、ゲート電極２１１０および一対の電極２１１４を覆って設けられた層間絶縁膜２１１６と、層間絶縁膜２１１６に設けられた開口部を介して少なくとも一対の電極２１１４の一方と接続して設けられた配線２１１８と、を有する。

なお、図示しないが、層間絶縁膜２１１６および配線２１１８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜２１１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。

また、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの他の一例について以下に示す。

図３２は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図３２（Ａ）はトランジスタの上面図である。また、図３２（Ｂ）は図３２（Ａ）の一点鎖線Ａ−Ｂに対応する断面図である。

図３２（Ｂ）に示すトランジスタは、基板３６００と、基板３６００上に設けられた下地絶縁膜３６０２と、下地絶縁膜３６０２上に設けられた酸化物半導体膜３６０６と、酸化物半導体膜３６０６と接する一対の電極３６１４と、酸化物半導体膜３６０６および一対の電極３６１４上に設けられたゲート絶縁層３６０８と、ゲート絶縁層３６０８を介して酸化物半導体膜３６０６と重畳して設けられたゲート電極３６１０と、ゲート絶縁層３６０８およびゲート電極３６１０を覆って設けられた層間絶縁膜３６１６と、ゲート絶縁層３６０８および層間絶縁膜３６１６に設けられた開口部を介して一対の電極３６１４と接続する配線３６１８と、層間絶縁膜３６１６および配線３６１８を覆って設けられた保護膜３６２０と、を有する。

基板３６００としてはガラス基板を、下地絶縁膜３６０２としては酸化シリコン膜を、酸化物半導体膜３６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極３６１４としてはタングステン膜を、ゲート絶縁層３６０８としては酸化シリコン膜を、ゲート電極３６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜３６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線３６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜３６２０としてはポリイミド膜を、それぞれ用いた。

なお、図３２（Ａ）に示す構造のトランジスタにおいて、ゲート電極３６１０と一対の電極３６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜３６０６に対する一対の電極３６１４のはみ出しをｄＷと呼ぶ。

本実施例は、実施の形態や他の実施例と適宜組み合わせて実施することが可能である。

本発明の一態様に係る半導体装置は、高精細化できるという特徴を有している。

本発明の一態様に係る半導体装置は、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。

本実施例は、実施の形態や他の実施例と適宜組み合わせて実施することが可能である。

１０１ 表示素子
１０２ 発光素子
１０３ 制御回路
１１０ 組
２０１ トランジスタ
２０２ トランジスタ
２０３ 容量素子
２０４ トランジスタ
２０５ トランジスタ
３０１ フォトセンサ
３０２ 光電変換素子
３０３ 増幅回路
３０４ トランジスタ
３０５ トランジスタ
３０６ トランジスタ
３０７ トランジスタ
５００ 基板
５０１ 絶縁層
５１２ 絶縁層
５１４ 絶縁層
５１６ 絶縁層
５１７ 導電層
５１８ 絶縁層
５１９ 電界発光層
５２０ 導電層
５２１ 基板
５２２ 着色層
５２３ 絶縁層
５２４ 絶縁層
１１０ａ 組
１１０ｂ 組
５０３ａ 不純物領域
５０３ｂ 不純物領域
５０３ｃ 不純物領域
５１１ａ 半導体層
５１１ｂ 半導体層
５１１ｃ 半導体層
５１１ｄ 半導体層
５１３ａ 導電層
５１３ｂ 導電層
５１３ｃ 導電層
５１３ｄ 導電層
５１３ｅ 導電層
５１３ｆ 導電層
５１３ｇ 導電層
５１５ａ 導電層
５１５ｂ 導電層
５１５ｃ 導電層
５１５ｄ 導電層
５１５ｅ 導電層
５１５ｆ 導電層
５１５ｇ 導電層
１１０１ 下地絶縁膜
１１０２ 埋め込み絶縁物
１１０３ａ 半導体領域
１１０３ｂ 半導体領域
１１０３ｃ 半導体領域
１１０４ ゲート絶縁層
１１０５ ゲート
１１０６ａ 側壁絶縁物
１１０６ｂ 側壁絶縁物
１１０７ 絶縁物
１１０８ａ ソース
１１０８ｂ ドレイン
２１００ 基板
２１０２ 下地絶縁膜
２１０４ 保護絶縁膜
２１０６ａ 高抵抗領域
２１０６ｂ 低抵抗領域
２１０６ 酸化物半導体膜
２１０８ ゲート絶縁層
２１１０ ゲート電極
２１１２ 側壁絶縁膜
２１１４ 一対の電極
２１１６ 層間絶縁膜
２１１８ 配線
３６００ 基板
３６０２ 下地絶縁膜
３６０６ 酸化物半導体膜
３６１４ 一対の電極
３６０８ ゲート絶縁層
３６１０ ゲート電極
３６１６ 層間絶縁膜
３６１８ 配線
３６２０ 保護膜

Claims (14)

1. フォトセンサと、発光素子を有する表示素子と、を有し、
   前記発光素子を有する前記表示素子に電気的に接続される電源線と、前記フォトセンサに電気的に接続される電源線とを共有することを特徴とする半導体装置。
2. フォトセンサと、発光素子を有する表示素子と、の組をマトリクス状に複数有し、
   複数の前記組それぞれにおいて、前記発光素子を有する前記表示素子に電気的に接続される電源線と、前記フォトセンサに電気的に接続される電源線とを共有することを特徴とする半導体装置。
3. フォトセンサと、発光素子を有する表示素子と、の組を、ｍ（ｍは２以上の自然数）行ｎ（ｎは２以上の自然数）列のマトリクス状に複数有し、
   前記フォトセンサは、光電変換素子と、前記光電変換素子に電気的に接続される増幅回路と、を有し、
   前記発光素子を有する前記表示素子は、前記発光素子に電気的に接続される制御回路を有し、
   複数の前記組それぞれにおいて、前記増幅回路と前記制御回路は、同じ電源線に電気的に接続されることを特徴とする半導体装置。
4. フォトセンサと、発光素子を有する表示素子と、の組を、ｍ（ｍは２以上の自然数）行ｎ（ｎは２以上の自然数）列のマトリクス状に複数と、第１の配線と、第２の配線と、第３の配線と、第４の配線と、第５の配線と、第６の配線と、第７の配線と、第８の配線とを有し、
   前記フォトセンサは、光電変換素子と、前記光電変換素子に電気的に接続される増幅回路と、を有し、
   前記発光素子を有する前記表示素子は、前記発光素子に電気的に接続される制御回路を有し、
   前記増幅回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を有し、前記第２のトランジスタと前記第３のトランジスタは前記第１の配線と前記第２の配線の間に直列に電気的に接続され、前記第２のトランジスタのゲートは前記第１のトランジスタのソースとドレインの一方と電気的に接続され、前記第１のトランジスタのソースとドレインの他方は前記光電変換素子の一対の電極のうちの一方と電気的に接続され、前記光電変換素子の一対の電極のうちの他方は前記第４の配線と電気的に接続され、前記第１のトランジスタのゲートは前記第３の配線と電気的に接続され、前記第３のトランジスタのゲートは前記第５の配線と電気的に接続され、
   前記制御回路は、第４のトランジスタと、第５のトランジスタとを有し、前記第４のトランジスタのゲートは前記第６の配線と電気的に接続され、前記第４のトランジスタのソースとドレインの一方は前記第８の配線と電気的に接続され、前記第４のトランジスタのソースとドレインの他方は、前記第５のトランジスタのゲートと電気的に接続され、前記第５のトランジスタのソースとドレインの一方は、前記第１の配線と電気的に接続され、前記第５のトランジスタのソースとドレインの他方は、前記発光素子の一対の電極のうちの一方と電気的に接続され、前記発光素子の一対の電極のうちの他方は前記第７の配線と電気的に接続されることを特徴とする半導体装置。
5. 請求項４において、
   第９の配線を有し、
   前記制御回路は、第６のトランジスタを有し、前記第６のトランジスタのソースとドレインの一方は、前記発光素子の一対の電極のうちの一方と電気的に接続され、前記第６のトランジスタのソースとドレインの他方は、前記第１の配線と電気的に接続され、前記第６のトランジスタのゲートは前記第９の配線と電気的に接続されることを特徴する半導体装置。
6. 請求項４において、
   前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ、及び前記第５のトランジスタのいずれかは、チャネルが酸化物半導体層に形成されるトランジスタであることを特徴とする半導体装置。
7. 請求項５において、
   前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ、前記第５のトランジスタ、及び前記第６のトランジスタのいずれかは、チャネルが酸化物半導体層に形成されるトランジスタであることを特徴とする半導体装置。
8. 請求項４乃至請求項７のいずれか一において、
   前記制御回路は、容量素子を有し、前記容量素子の一対の電極のうちの一方は、前記第５のトランジスタのゲートと電気的に接続され、前記容量素子の一対の電極のうちの他方は、前記第５のトランジスタのソースとドレインの一方と電気的に接続されることを特徴とする半導体装置。
9. 請求項４乃至請求項７のいずれか一において、
   前記制御回路は、容量素子を有し、前記容量素子の一対の電極のうちの一方は、前記第５のトランジスタのゲート及び前記第４のトランジスタのソースとドレインの他方と電気的に接続され、前記容量素子の一対の電極のうちの他方は、前記第１の配線に電気的に接続されることを特徴とする半導体装置。
10. 請求項４乃至請求項７のいずれか一において、
    第１０の配線を有し、
    前記制御回路は、容量素子を有し、前記容量素子の一対の電極のうちの一方は、前記第５のトランジスタのゲート及び前記第４のトランジスタのソースとドレインの他方と電気的に接続され、前記容量素子の一対の電極のうちの他方は、前記第１０の配線に電気的に接続されることを特徴とする半導体装置。
11. 請求項３乃至請求項１０のいずれか一において、
    前記光電変換素子は、フォトダイオードまたはフォトトランジスタであることを特徴とする半導体装置。
12. 請求項１乃至請求項１１のいずれか一において、
    前記発光素子は、発光ダイオード、または有機発光素子であることを特徴とする半導体装置。
13. フォトセンサと、発光素子を有する表示素子と、の組を、ｍ（ｍは２以上の自然数）行ｎ（ｎは２以上の自然数）列のマトリクス状に複数有し、
    前記フォトセンサは、光電変換素子と、前記光電変換素子に電気的に接続される増幅回路と、を有し、
    前記発光素子を有する前記表示素子は、前記発光素子に電気的に接続される制御回路を有し、
    複数の前記組それぞれにおいて、前記増幅回路と前記制御回路は、同じ電源線に電気的に接続され、
    前記増幅回路は、前記増幅回路に蓄積された電荷を放電させるリセット動作と、前記光電変換素子に流れる光電流の電流量に対応した電荷を蓄積する蓄積動作と、当該電荷の量を情報として含む出力信号を読み出す選択動作とを行い、
    全ての前記発光素子を発光させて被検出物に光を照射して第ｐ（ｐはｍ以下の自然数）行目の前記フォトセンサで前記リセット動作及び前記蓄積動作を行った後、全ての前記発光素子を非発光として第（ｐ＋１）行目の前記フォトセンサで前記リセット動作及び前記蓄積動作を行い、
    全行の前記フォトセンサの前記選択動作を順次行って、隣接する行の前記フォトセンサで得られた前記出力信号の差分を取得し、
    前記差分を用いて前記被検出物の撮像画像の生成や前記被検出物の存在する領域の検出を行うことを特徴とする半導体装置の駆動方法。
14. フォトセンサと、発光素子を有する表示素子と、の組を、ｍ（ｍは２以上の自然数）行ｎ（ｎは２以上の自然数）列のマトリクス状に複数有し、
    前記フォトセンサは、光電変換素子と、前記光電変換素子に電気的に接続される増幅回路と、を有し、
    前記発光素子を有する前記表示素子は、前記発光素子に電気的に接続される制御回路を有し、
    複数の前記組それぞれにおいて、前記増幅回路と前記制御回路は、同じ電源線に電気的に接続され、
    前記増幅回路は、前記増幅回路に蓄積された電荷を放電させるリセット動作と、前記光電変換素子に流れる光電流の電流量に対応した電荷を蓄積する蓄積動作と、当該電荷の量を情報として含む出力信号を読み出す選択動作とを行い、
    全ての前記発光素子を発光させて被検出物に光を照射して第ｑ（ｑはｎ以下の自然数）列目の前記フォトセンサで前記リセット動作及び前記蓄積動作を行った後、全ての前記発光素子を非発光として第（ｑ＋１）列目の前記フォトセンサで前記リセット動作及び前記蓄積動作を行い、
    全行の前記フォトセンサの前記選択動作を順次行って、隣接する列の前記フォトセンサで得られた前記出力信号の差分を取得し、
    前記差分を用いて前記被検出物の撮像画像の生成や前記被検出物の存在する領域の検出を行うことを特徴とする半導体装置の駆動方法。