JP2012256864A - ノーマリーオフ型高電子移動度トランジスタ - Google Patents

Abstract

【課題】 ノーマリーオフ型高電子移動度トランジスタを提供する。
【解決手段】 ノーマリーオフ型トランジスタは、ＩＩＩ−Ｖ半導体材料の第１の領域、第１の領域上のＩＩＩ−Ｖ半導体材料の第２の領域、第２の領域上のＩＩＩ−Ｖ半導体材料の第３の領域、および第３の領域の少なくとも１つの側壁に隣接するゲート電極を含む。第１の領域はトランジスタのチャネルを提供する。第２の領域は第１の領域のバンドギャップより大きなバンドギャップを有し、チャネル内に２Ｄ電子ガス（２ＤＥＧ）を引き起こす。第２の領域は第１の領域と第３の領域との間に挿入される。第３の領域は、トランジスタのゲートを提供し、トランジスタが正の閾値電圧を有するようにチャネル内の２ＤＥＧを空乏化するのに十分な厚さを有する。
【選択図】 図１

Description

本出願は、ノーマリーオフ型高電子移動度トランジスタに関し、特にゲート領域内にｐ型ドープの無いノーマリーオフ型高電子移動度トランジスタに関する。

従来の高電子移動度トランジスタ（ＨＥＭＴ：ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ）（ヘテロ構造ＦＥＴ（ＨＦＥＴ）または変調ドープＦＥＴ（ＭＯＤＦＥＴ：ｍｏｄｕｌａｔｉｏｎ−ｄｏｐｅｄ ＦＥＴ）とも呼ばれる）は通常、ＧａＮ技術で作製され、負の閾値電圧により一般的には特徴付けられる。すなわち、電流はトランジスタを開くためにゲート電極に電圧を印加しなくても素子のソースとドレイン端子間に流れる。実際、ＧａＮ技術では、薄いチャネル（反転層）は、ゲート電極に電圧を印加しなくてもソースとドレイン端子間の歪および分極効果によって自動的に生成される。このため素子はノーマリーオン型であると通常言われる。

ＨＥＭＴのノーマリーオン特徴は、ＧａＮ技術の固有特性であり、ＧａＮ素子をオフにするのに必要な負電圧を発生するための電源が利用可能なものにＧａＮ技術の応用範囲を制限する。また、ノーマリーオン特徴はＧａＮトランジスタを駆動するのに必要とされる回路の設計を複雑にする。

ノーマリーオフ型ＧａＮ ＨＥＭＴすなわち正の閾値電圧を有するＧａＮトランジスタを作製する試みがなされてきた。例えば、ｐ型ドープＧａＮ材料の薄層（２０〜５０ｎｍ）をゲート電極の下に形成することができる。この薄いＰ型ＧａＮ層はゲート電極の下の反転層を空乏化し、閾値電圧を正値にシフトする。薄いＰ型ＧａＮ層は、通常はＡｌＧａＮ層である障壁層の下にある自然発生反転チャネルを十分に空乏化およびポピュレート（Ｐｏｐｕｌａｔｅ）させる垂直電界を生成する。さらに、ゲート電極に印加される電圧により生成される垂直電界が反転層を変調しオンおよびオフできるようにする。

しかしながら、従来のシリコン技術とは異なり、ＧａＮなどの大きなバンドギャップ材料をドーピングすることは些細なことではない。実際、薄いｐ型ドープＧａＮ層の作製は非常に複雑な処理を必要とする。また、閾値電圧不安定性が、ＧａＮ層の不均一なドーピングにより、特には露出したＧａＮ表面におけるＰ型ドーパント元素の表面蓄積により、生じる可能性がある。さらに、素子により耐えられる最大ゲート電圧が、ゲート電極の下のｐｎ接合の存在により制限される。ｐｎ接合のビルトイン電圧に達すると、大きくかつ恐らく有害なゲートリークがゲートコンタクトからソースとドレイン電極の方へ直接流れる。ゲート電極の下のｐ型ドープＧａＮ層の使用はまた、ゲート電極がｐ型ＧａＮ層の厚さに対応する距離だけ反転チャネルからさらに離間されるので、素子のトランスコンダクタンスを制限する。ｐ型ドープＧａＮ層は約１Ｖの低い閾値電圧を生じる。原理的には、ｐ型ＧａＮ層の厚さを増加することにより閾値電圧を増加することができる。しかしながら素子のトランスコンダクタンスはｐ型ＧａＮ層厚さの関数として劣化し、この層の厚さが大きくなり過ぎると素子は使用不能となる。

ノーマリーオフ型トランジスタの一実施形態によると、トランジスタは、ＩＩＩ−Ｖ半導体材料の第１の領域、第１の領域上のＩＩＩ−Ｖ半導体材料の第２の領域、第２の領域上のＩＩＩ−Ｖ半導体材料の第３の領域、および第３の領域の少なくとも１つの側壁に隣接するゲート電極を含む。第１の領域はトランジスタのチャネルを提供する。第２の領域は第１の領域と第３の領域間に挿入され、第１の領域のバンドギャップより大きなバンドギャップを有する。第２の領域はまた、チャネル内に２Ｄ電子ガス（２ＤＥＧ）を引き起こす。第３の領域はトランジスタのゲートを提供し、トランジスタが正の閾値電圧を有するようにチャネル内の２ＤＥＧを空乏化するのに十分な厚さを有する。

ノーマリーオフ型トランジスタの別の実施形態によると、トランジスタは、ＩＩＩ−Ｖ半導体材料のバッファ領域、バッファ領域上のＩＩＩ−Ｖ半導体材料の障壁領域、障壁領域上のＩＩＩ−Ｖ半導体材料のゲート領域（障壁領域がバッファ領域とゲート領域間に挿入されるようにされる）、およびゲート領域に隣接するゲート電極を含む。障壁領域はバッファ領域のバンドギャップより大きなバンドギャップを有する。ゲート領域は非ドープまたはｎドープであり、トランジスタが正の閾値電圧を有するようにバッファ領域内の２Ｄ電子ガスを空乏化するのに十分に厚い。

ノーマリーオフ型トランジスタのさらに別の実施形態によると、トランジスタは、第１のＧａＮ層、第１のＧａＮ層上のＡｌＧａＮ層、ＡｌＧａＮ層上の第２のＧａＮ層（ＡｌＧａＮ層が第１と第２のＧａＮ層間に挿入されるようにされる）、および第２のＧａＮ層に隣接するゲート電極を含む。第２のＧａＮ層は非ドープまたはｎドープであり、少なくとも１５０ｎｍの厚さである。

ノーマリーオフ型トランジスタの製造方法の一実施形態によると、本方法は、ＩＩＩ−Ｖ半導体材料の第１の領域を形成する工程と、第１の領域のバンドギャップより大きなバンドギャップを有するＩＩＩ−Ｖ半導体材料の第２の領域を第１の領域上に形成する工程と、を含む。本方法はさらに、第２の領域上のＩＩＩ−Ｖ半導体材料の第３の領域を形成する（第２の領域が第１の領域と第３の領域間に挿入されるようにされる）工程であって、第３の領域はトランジスタが正の閾値電圧を有するようにチャネル内の２Ｄ電子ガス（２ＤＥＧ）を空乏化するのに十分な厚さを有する、工程と、第３の領域の少なくとも１つの側壁に隣接するゲート電極を形成する工程と、を含む。

当業者は、以下の詳細な説明を読み添付図面を見るとさらなる特徴と利点を理解することになる。

添付図面の構成要素同士は互いに対して必ずしも一定のスケールで記載されていない。同様な参照符号は対応する同様な部分を示す。様々な例示実施形態の特徴は互いに排除しない限り組み合わせられることができる。実施形態は添付図面に示され、以下の明細書の中で詳述される。

一実施形態によるノーマリーオフ型ＨＥＭＴの断面の概略図を示す。 一実施形態によるノーマリーオフ型ＨＥＭＴの断面の概略図を示す。 一実施形態によるノーマリーオフ型ＨＥＭＴの断面の概略図を示す。 一実施形態によるノーマリーオフ型ＨＥＭＴの断面の概略図を示す。 一実施形態によるノーマリーオフ型ＨＥＭＴの断面の概略図を示す。 一実施形態によるノーマリーオフ型ＨＥＭＴの断面の概略図を示す。 一実施形態によるノーマリーオフ型ＨＥＭＴの製造過程の様々な処理工程における半導体構造の断面の概略図を示す。 一実施形態によるノーマリーオフ型ＨＥＭＴの製造過程の様々な処理工程における半導体構造の断面の概略図を示す。 一実施形態によるノーマリーオフ型ＨＥＭＴの製造過程の様々な処理工程における半導体構造の断面の概略図を示す。

図１に、ノーマリーオフ型ＨＥＭＴの実施形態を示す。ＨＥＭＴは正の閾値電圧を有するのでノーマリーオフ型であると考えられる。ＨＥＭＴは、ＩＩＩ−Ｖ半導体材料のバッファ領域１００、バッファ領域１００上のＩＩＩ−Ｖ半導体材料の障壁領域１１０、障壁領域１１０上のＩＩＩ−Ｖ半導体材料のゲート領域１２０（障壁領域１１０がバッファ領域１００とゲート領域１２０間に挿入されるようにされる）、およびゲート領域１２０に隣接するゲート電極１３０を含む。バッファ領域１００はＨＥＭＴのソース（Ｓ）とドレイン（Ｄ）端子を電気的に接続するチャネル（反転層）を提供する。ソースとドレインの端子はそれぞれの電極１４０、１４２において電気的に接触されることができる。障壁領域１１０はバッファ領域１００のバンドギャップより大きなバンドギャップを有し、図１の破線により示されるようにチャネル内に２Ｄ電子ガス（２ＤＥＧ）を引き起こす。すなわち、障壁領域１１０はチャネル内に２ＤＥＧの電荷を供給する。障壁領域１１０に隣接するゲート領域１２０は非ドープであるかあるいはエピタキシー処理の結果としてわずかに（非意図的に）ｎまたはｐドープされる。すなわちエピタキシー処理は、意図的な工程（工程群）において意図的にドープされないゲート領域１２０内に存在する活性ドーパント原子を生じる。ゲート領域がドープされるか否かにかかわらず、ゲート領域１２０は、ＨＥＭＴが正の閾値電圧を有するようにチャネル内の２ＤＥＧを空乏化するのに十分に厚く、したがってノーマリーオフであると考えられる。ゲート領域１２０の厚さをチャネル内の２ＤＥＧが空乏化されるように選択することにより、ゲート領域１２０は空乏化目的のためにｐ型にドープされる必要がない。

ＨＥＭＴの全電界は垂直成分（Ｅ_ｙ）と水平成分（Ｅ_ｘ）に減結合または分離される。電界の垂直および水平成分はＨＥＭＴをオンおよびオフするために独立に使用されることができる。比較的厚い非ドープあるいはわずかにｎまたはｐドープされたゲート領域１２０を設けることにより、この領域のｐ型ドーピングを必要とすることなくＨＥＭＴがノーマリーオフ型であることを保証する。また、ＨＥＭＴの閾値電圧の調整可能範囲をより正の値に拡張することができる。さらに、望ましくないゲートリークは、ゲート電極の下のｐｎ接合を削除することにより、そしてそれを非常に高い実効障壁高さを有するショットキーゲートで置換することにより、著しく低減される。これはひいては、実質的にゲートリークを有しない１５Ｖを上回る最大ゲート電圧を可能にする。また、トランスコンダクタンスの増加は、チャネル全体にわたるゲート電極１３０による改善された制御の結果と理解される。

一実施形態では、バッファ領域１００とゲート領域１２０はそれぞれ非ドープのまたはわずかに（非意図的に）ｎまたはｐドープされたＧａＮを含み、障壁領域１１０はＡｌＧａＮを含む。ＡｌＧａＮ障壁領域１１０は、異なるＡｌ濃度を有する複数のＡｌＧａＮの層を含むことができる。追加でまたはあるいは、ＧａＮバッファ領域１００はＡｌを含むことができる。ＧａＮバッファ領域１００内のＡｌの濃度はＡｌＧａＮ障壁領域１１０全体のＡｌの濃度より低い。別の実施形態では、障壁領域１１０はＧａＮに格子整合した材料（例えばＩｎＡｌＮ）を含む。

一実施形態では、ゲート領域１２０は、約１５０ｎｍ〜２００ｎｍ以上の厚さ（Ｔ_Ｇ）を有する非ドープのあるいはわずかにｎまたはｐドープされたＧａＮ層である。この比較的厚いＧａＮゲート層１２０は、ゲートの下のチャネル内の２ＤＥＧを空乏化する垂直電界（Ｅ_ｙ）を発生し、ノーマリーオフ型素子を実現する。ＧａＮゲート層１２０は伝導帯を引き上げ、したがってチャネルを空乏化する。このため、ＧａＮゲート層１２０の厚さは、ＨＥＭＴが制御可能な正の閾値電圧を有するように調整されることができる。

一実施形態では、ＧａＮゲート層１２０の幅（Ｗ_Ｇ）は約１００ｎｍ〜５００ｎｍである。ＧａＮゲート層１２０の幅が数百ナノメートルの範囲に低減されると、チャネルは図１に概略的に示す垂直電界（Ｅ_ｙ）によっておよびまた横方向の外縁キャパシタンス（Ｃ_ｆ１、Ｃ_ｆ２）によって制御されることができる。したがって、従来のｐ型ＧａＮ手法に対し、ＨＥＭＴの電気的性質を調節する際にある程度の自由度を加えた二次元効果が利用される。また、実効ショットキー障壁高さはＧａＮゲート厚の増加とともに増加し、本明細書に開示される値の範囲は、いかなる重大なゲートリークを生じることなくゲート電極１３０に対する１５Ｖを上回る電圧の印加を可能にする。ゲート領域１２０と障壁領域１１０間のｐｎ接合を削除することにより、そしてこのｐｎ接合を非常に高い実効障壁を有するショットキーゲートで置換することにより、望ましくないゲートリークを著しく低減する。ゲートリークは実効ショットキー障壁高さを拡張することにより抑制される。ＨＥＭＴのゲートリーク電流を、例えば６Ｖ以上の高いゲート電圧においてさえドレイン電流より数桁低い大きさに低減させることができる。

ノーマリーオフ型ＨＥＭＴのゲート電極１３０は絶縁材料１５０により障壁領域１１０から離間されている。絶縁材料１５０はゲート電極１３０が障壁領域１１０に接触するのを防止し、ショットキー障壁が開かれ低い最大ゲート電圧が低くなるのを防止する。一実施形態では、絶縁材料１５０は約３０ｎｍ〜８０ｎｍの厚さ（Ｔ_ＩＮＳ）を有する窒化物層である。

ゲート電極１３０はまた、図１に示すようにゲート領域１２０の側壁１２２、１２４の少なくとも１つに沿って配置される。素子の電気的特性のより精密な制御は、ゲート領域１２０の側壁１２２、１２４上にだけゲート電極１３０を配置することにより実現される。この構成はゲート領域１２０の左右側面上の独立したゲートバイアスを提供する。ゲート電極１３０はまた、図２に示すようにゲート領域１２０の上面１２６を覆ってもよい。さらに別の実施形態では、ゲート電極１３０は図３に示すようにゲート誘電体層１６０によりゲート領域１２０から離間される。

図４に、ノーマリーオフ型ＨＥＭＴの別の実施形態を示す。この実施形態によると、ＨＥＭＴのゲート領域１２０は、ゲート電極１３０により横方向に互いに離間された２つの異なる部分１２０’、１２０”により形成される。ゲート領域をこのように２つの異なる柱またはフィン１２０’、１２０”に分離することにより、短チャネル効果はＨＥＭＴの振る舞いにそれほど悪影響を与えない。例えば、ＤＩＢＬ（ドレイン誘起障壁低下：ｄｒａｉｎ−ｉｎｄｕｃｅｄ ｂａｒｒｉｅｒ ｌｏｗｅｒｉｎｇ）を、ＨＥＭＴの電流駆動能力に実質的に影響を与えることなく著しく低減することができる。ソースおよびドレイン電極は図４では見えない所にある。

図５に、ゲート電極１３０により横方向に互いに離間された３つの異なる部分１２０’、１２０”、１２０”’に分離されたゲート領域１２０を有するノーマリーオフ型ＨＥＭＴを示す。通常、ゲート領域１２０は任意の所望数の横方向に離間された部分に分離または分割されることができる。ソースおよびドレイン電極は図５では見えない所にある。

図６に、ノーマリーオフ型ＨＥＭＴのさらに別の実施形態を示す。この実施形態によると、ゲート領域１２０は先細り側壁１２２、１２４を有する。特に、障壁領域１１０から見て外方に向くゲート領域１２０の上面１２６の幅（Ｗ_ＴＯＰ）は障壁領域１１０に接するゲート領域１２０の底面１２８の幅（Ｗ_ＢＯＴ）より狭い。一実施形態では、Ｗ_ＢＯＴはＷ_ＴＯＰより少なくとも４倍大きい。ソースおよびドレイン電極は図６では見えない所にある。

本明細書に記載のノーマリーオフ型ＨＥＭＴは、ＧａＮ等のＩＩＩ−Ｖ半導体材料の第１の領域を形成することにより作製されることができる。第１の領域はＨＥＭＴのチャネルを含むバッファ領域を形成する。第１の領域は、任意の好適な従来技術によって、例えばシリコン、サファイアまたはＳｉＣ等の対応基板上のヘテロエピタキシーによって、あるいはＡｌＮ、Ｓｉ上にあるいは没食子酸リチウムまたは他の複合酸化物の上に第１の領域を形成することにより、形成されることができる。著しく格子不整合の基板については、その上に第１の（バッファ）領域が形成されるＧａＮまたはＡｌＮ等の核生成層を設けることができる。次にＡｌＧａＮまたはＩｎＡｌＮ等のＩＩＩ−Ｖ半導体材料の第２の領域が、任意の好適な従来技術、例えばエピタキシーによって第１の（バッファ）領域上に形成される。第２の領域は、チャネル内の２ＤＥＧの電荷を供給しショットキーゲート障壁として機能するＨＥＭＴの障壁領域を形成する。第２の（障壁）領域は第１の（バッファ）領域のバンドギャップより大きなバンドギャップを有する。

次に、ＩＩＩ−Ｖ半導体材料の第３の領域が任意の好適な従来技術によって、例えば第２の（障壁）領域が第１の（バッファ）領域と第３の（ゲート）領域間に挿入されるようにエピタキシーによって、第２の（障壁）領域上に形成される。第３の（ゲート）領域は、ＨＥＭＴが正の閾値電圧を有するように、第１の（バッファ）領域に形成されるチャネル内の２ＤＥＧを空乏化するのに十分な厚さを有する。次に、ゲート電極が第３の（ゲート）領域の少なくとも１つの側壁に隣接して形成される。ゲート電極は１つまたは複数の側壁上におよび／または第３の（ゲート）領域の上面に配置されることができる。

図７Ａ−図７Ｆに、ノーマリーオフ型ＨＥＭＴを製造する一実施形態を示す。この実施形態によると、第３の（ゲート）領域が、図７Ａに示すようにＡｌＧａＮ等の障壁領域２１０上にＧａＮの（未パターン化）エピタキシャル層２００を成長することにより形成される。障壁領域２１０はＧａＮ等のバッファ領域２２０上に配置される。ＧａＮエピタキシャル層２００は約１５０ｎｍ〜２００ｎｍの厚さ（Ｔ_Ｇ）を有してもよい。ＧａＮのエピタキシャル層２００は、図７Ｂに示すように例えばＨＥＭＴのゲート領域２００’を形成するために従来のリソグラフィプロセスによってエッチングされる。ＧａＮゲート領域は約２００ｎｍ〜５００ｎｍの幅（Ｗ_Ｇ）を有してもよい。

ＧａＮのエピタキシャル層２００がエッチングされた後、ゲート領域２００’と障壁領域２１０上に窒化物等の不活性化層２３０が堆積される。このようにして、ゲート領域２００’と障壁領域１１０は両方とも図７Ｃに示すように不活性化層２３０により覆われる。次に、不活性化層２３０は例えばＣＭＰ（化学機械研磨）によって平坦化され、図７Ｄに示すようにゲート領域２００’の上部が露出された後に停止する。次に、不活性化層２３０は、図７Ｅに示すようにゲート領域２００’の各側壁２０２、２０４を部分的に露出させるためにエッチングされる。残りの絶縁材料２３０の厚さは（外縁キャパシタンスＣ_ｆ１、Ｃ_ｆ２を介して）ＨＥＭＴの正の閾値電圧に影響を与えるのでエッチバック処理の精密な制御が望まれる。時限エッチング工程（ｔｉｍｅｄ ｅｔｃｈ ｐｒｏｃｅｓｓ）を使用することができるか、あるいはそうでなければエッチング工程がいつ停止されなければならないかを判断するためにエッチング中に（その場）光学層厚さ測定を行うことができる。いずれにせよ、ゲート領域側壁２０２、２０４の上部は露出される。金属等の導電材料２４０は、図７Ｆに示すように残りの絶縁材料２３０により障壁領域１１０から離間されたゲート電極を形成するためにゲート領域２００’の露出した側壁２０２、２０４（そして随意的に上面）に隣接して堆積される。

図８Ａ−図８Ｅに、ノーマリーオフ型ＨＥＭＴを製造する別の実施形態を示す。この実施形態によると、ＡｌＧａＮの（未パターン化）エピタキシャル層３００が図８Ａに示すようにＧａＮバッファ層３１０上に成長される。次に、窒化物等の不活性化層３２０が図８Ｂに示すようにＡｌＧａＮ障壁層３００上に堆積される。開口３２２が、図８Ｃに示すようにＡｌＧａＮ障壁層３００の部分を露出させるように絶縁用不活性化材料３２０内でエッチングされる。ＧａＮのエピタキシャル層３３０が、図８Ｄに示すようにゲート領域を形成するためにＡｌＧａＮ障壁層３００の露光部上の開口３２２内に選択的に成長される。ゲート領域３３０は、ゲート領域３３０の側壁３３２、３３４が部分的に露出されるように絶縁用不活性化材料３２０の厚さより厚い厚さを有する。金属等の導電材料３４０は、図８Ｅに示すように残りの絶縁材料３２０によりＡｌＧａＮ障壁層３００から離間されたゲート電極を形成するためにゲート領域３３０の露出した側壁３３２、３３４（そして随意的に上面）に隣接して堆積される。

図９Ａ−図９Ｆに、ノーマリーオフ型ＨＥＭＴを製造するさらに別の実施形態を示す。この実施形態によると、障壁領域は、図９Ａに示すようにＧａＮバッファ層４１０上にＡｌＧａＮの（未パターン化）エピタキシャル層４００を成長することにより形成される。次に、図９Ｂに示すように窒化物層４２０がＡｌＧａＮ障壁層４００上に堆積され、酸化物層４３０が窒化物層４２０上に堆積される。開口４３２が、図９Ｃに示すようＡｌＧａＮ障壁層４００の上部部分を露出させるために酸化物層４３０と窒化物層４２０を貫通してエッチングされる。次に、凹部４０２が、図９Ｄに示すようにＡｌＧａＮ層４００をエッチングすることによりＡｌＧａＮ障壁層４００の露出部に形成される。したがってＡｌＧａＮ障壁層４００は中間領域内の第１の厚さ（Ｔ_Ｂ１）と他の場所の第２の厚さ（Ｔ_Ｂ２）とを有し、Ｔ_Ｂ２＞Ｔ_Ｂ１である。次に、図９Ｅに示すようにゲート領域を形成するためにＧａＮのエピタキシャル層４４０がＡｌＧａＮ障壁層４００の凹部上の開口４３２内に選択的に成長される。図９Ｆに示すように残りの窒化物層４２０によりＡｌＧａＮ障壁層４００から離間されたゲート電極を形成するために、酸化物層４３０は除去され、金属等の導電材料４５０がゲート領域４４０の露出した側壁４４２、４４４（そして随意的に上面）に隣接して堆積される。上述の製造実施形態の各々において、例えば図３に示すようにゲート電極が形成される前にゲート領域を覆うゲート誘電体を形成することができる。

「下」、「下部」、「上」「上部」等の空間的相対用語は、１つの構成要素の第２の構成要素に対する位置の説明を簡単にするために使用される。これらの用語は、添付図面に図示したものとは異なる配向に加え素子の様々な配向を包含するように意図されている。さらに、「第１」、「第２」等の用語はまた様々な構成要素、領域、部分等を説明するために使用され、限定することを意図していない。同様の用語は本明細書を通し同様の構成要素を指す。

本明細書で使用されるように、用語「有する」、「含有する」、「含む」等は、明示された要素または特徴の存在を示すが追加要素または追加特徴を排除しない開放型用語である。単数形式の冠詞は文脈が明確に示さない限り単数だけでなく複数形式のものを含むように意図される。

本明細書に記載の様々な実施形態の特徴は特に明記しない限り互いに組み合わせられ得るということを理解すべきである。

本明細書では特定の実施形態が例示され説明されたが、様々な代替のおよび／または等価な実施形態が本発明の範囲から逸脱することなく、上に示され説明された特定の実施形態を置換し得るということを当業者は理解することになる。本出願は、本明細書で検討された特定の実施形態のあらゆる適合化または変形をカバーするように意図されている。したがって本発明は特許請求の範囲とその等価物だけにより限定されるように意図されている。

１００：バッファ領域
１１０：障壁領域
１２０、１２０’、１２０”、１２０”’：ゲート領域
１２２、１２４：側壁
１２６：上面
１２８：底面
１３０：ゲート電極
１４０：ソース電極
１４２：ドレイン電極
１５０：絶縁材料
１６０：ゲート誘電体層
２００：エピタキシャル層
２００’：ゲート領域
２０２、２０４：側壁
２１０：障壁領域
２２０：バッファ領
２３０：不活性化層
２４０：導電材料
３００：障壁層
３１０：バッファ層
３２０：不活性化材料
３２２：開口
３３０：ゲート領域
３３２、３３４：側壁
３４０：導電材料
４００：障壁層
４０２：凹部
４１０：バッファ層
４２０：窒化物層
４３０：酸化物層
４３２：開口
４４０：ゲート領域
４４２、４４４：側壁
４５０：導電材料
Ｃ_ｆ１、Ｃ_ｆ２：外縁キャパシタンス
Ｄ：ドレイン
Ｅ_ｘ：垂直電界
Ｅ_ｙ：水平電界
Ｓ：ソース
ＴＢ１：障壁層の第１の厚さ
ＴＢ２：障壁層の第２の厚さ
Ｔ_Ｇ：エピタキシャル層の厚さ
Ｔ_ＩＮＳ：絶縁材料の厚さ
Ｗ_Ｇ：ゲート領域の幅
Ｗ_ＴＯＰ：上面の幅
Ｗ_ＢＯＴ：底面の幅

Claims (26)

1. ノーマリーオフ型トランジスタであって、
   前記トランジスタのチャネルを提供するＩＩＩ−Ｖ半導体材料の第１の領域と、
   前記第１の領域上のＩＩＩ−Ｖ半導体材料の第２の領域であって、前記第１の領域のバンドギャップより大きなバンドギャップを有し、前記チャネル内に２Ｄ電子ガス（２ＤＥＧ）を引き起こす、第２の領域と、
   前記第２の領域上のＩＩＩ−Ｖ半導体材料の第３の領域であって、前記第２の領域が前記第１の領域と前記第３の領域間に挿入されるようにされ、前記トランジスタのゲートを提供し、前記トランジスタが正の閾値電圧を有するように前記チャネル内の２ＤＥＧを空乏化するのに十分な厚さを有する、第３の領域と、
   前記第３の領域の少なくとも１つの側壁に隣接するゲート電極と、を含むノーマリーオフ型トランジスタ。
2. 前記ゲート電極は絶縁材料により前記第２の領域から離間されている、請求項１に記載のノーマリーオフ型トランジスタ。
3. 前記絶縁材料はＳｉＮを含み、３０ｎｍ〜８０ｎｍの厚さを有する、請求項２に記載のノーマリーオフ型トランジスタ。
4. 前記第３の領域は非ドープである、請求項１に記載のノーマリーオフ型トランジスタ。
5. 前記第３の領域は少なくとも１５０ｎｍの厚さである、請求項１に記載のノーマリーオフ型トランジスタ。
6. 前記ゲート電極は、前記第３の領域の対向側壁上と、前記第２の領域から見て外方に向く前記第３の領域の側面上と、に配置されている、請求項１に記載のノーマリーオフ型トランジスタ。
7. 前記第２の領域はＡｌＧａＮまたはＩｎＡｌＮを含む、請求項１に記載のノーマリーオフ型トランジスタ。
8. 前記トランジスタは前記第２と第３の領域の界面にｐｎ接合が無い、請求項１に記載のノーマリーオフ型トランジスタ。
9. 前記トランジスタは前記ゲート電極に印加される少なくとも１０Ｖのゲート電圧に耐えるように動作可能である、請求項１に記載のノーマリーオフ型トランジスタ。
10. 前記第３の領域は１００ｎｍ〜５００ｎｍの幅を有する、請求項１に記載のノーマリーオフ型トランジスタ。
11. 前記第３の領域は前記ゲート電極により横方向に互いに離間された複数の部分に分離されている、請求項１に記載のノーマリーオフ型トランジスタ。
12. 前記第３の領域は先細りした側壁を有する、請求項１に記載のノーマリーオフ型トランジスタ。
13. 前記第２の領域に隣接する前記第３の領域の側面は、少なくとも前記第２の領域から見て外方に向く前記第３の領域の反対側より４倍広い、請求項１２に記載のノーマリーオフ型トランジスタ。
14. 前記ゲート電極はゲート誘電体により前記第３の領域から離間されている、請求項１に記載のノーマリーオフ型トランジスタ。
15. ＩＩＩ−Ｖ半導体材料のバッファ領域と、
    前記バッファ領域上のＩＩＩ−Ｖ半導体材料の障壁領域であって、前記バッファ領域のバンドギャップより大きなバンドギャップを有する、障壁領域と、
    前記障壁領域上のＩＩＩ−Ｖ半導体材料のゲート領域であって、前記障壁領域が前記バッファ領域と前記ゲート領域間に挿入されるようにされ、前記ゲート領域は非ドープかｎドープであり、かつ前記トランジスタが正の閾値電圧を有するように前記バッファ領域内の２Ｄ電子ガスを空乏化するのに十分に厚い、ゲート領域と、
    前記ゲート領域に隣接するゲート電極と、を含むノーマリーオフ型トランジスタ。
16. 前記障壁領域は前記ゲート領域の直下で薄く他の場所で厚い、請求項１５に記載のノーマリーオフ型トランジスタ。
17. 第１のＧａＮ層と、
    前記第１のＧａＮ層上のＡｌＧａＮ層と、
    前記ＡｌＧａＮ層上の第２のＧａＮ層であって、前記ＡｌＧａＮ層は前記第１と第２のＧａＮ層間に挿入されるようにされ、前記第２ＧａＮ層は非ドープかｎドープであり、少なくとも１５０ｎｍの厚さである、第２のＧａＮ層と、
    前記第２のＧａＮ層に隣接するゲート電極と、を含むノーマリーオフ型トランジスタ。
18. 前記ＡｌＧａＮ層は異なるＡｌ濃度を有するＡｌＧａＮの複数の層を含む、請求項１７に記載のノーマリーオフ型トランジスタ。
19. 前記第１のＧａＮ層はＡｌを含み、前記第１のＧａＮ層内のＡｌの濃度は前記ＡｌＧａＮ層全体のＡｌの濃度より低い、請求項１７に記載のノーマリーオフ型トランジスタ。
20. ＩＩＩ−Ｖ半導体材料の第１の領域を形成する工程と、
    前記第１の領域上にＩＩＩ−Ｖ半導体材料の第２の領域を形成する工程であって、前記第２の領域は前記第１の領域のバンドギャップより大きなバンドギャップを有する、工程と、
    前記第２の領域上のＩＩＩ−Ｖ半導体材料の第３の領域を形成する工程であって、前記第２の領域が前記第１の領域と第３の領域間に挿入されるようにされ、前記第３の領域は、前記トランジスタが正の閾値電圧を有するように前記第１の領域内の２Ｄ電子ガス（２ＤＥＧ）を空乏化するのに十分な厚さを有する、工程と、
    前記第３の領域の少なくとも１つの側壁に隣接するゲート電極を形成する工程と、を含むノーマリーオフ型トランジスタの製造方法。
21. 前記第３の領域を形成する工程は前記第２の領域上に成長されるＧａＮのエピタキシャル層をエッチングする工程を含む、請求項２０に記載の方法。
22. 前記第２および第３の領域が絶縁材料により覆われるように前記第３の領域を形成するためにＧａＮの前記エピタキシャル層がエッチングされた後に絶縁材料を堆積する工程と、
    前記第３の領域の各側壁を部分的に露出させるために前記絶縁材料をエッチングする工程と、
    残りの絶縁材料により前記第２の領域から離間された前記ゲート電極を形成するために前記第３の領域の前記露出した側壁に隣接する導電材料を堆積する工程と、をさらに含む請求項２１に記載の方法。
23. 前記第３の領域を形成する工程は、
    前記第２の領域上に絶縁材料を堆積する工程と、
    前記第２の領域の一部を露出させるために前記絶縁材料内の開口をエッチングする工程と、
    前記第３の領域を形成するために前記第２の領域の前記露出部分上の前記開口内にＧａＮのエピタキシャル層を選択的に成長する工程であって、前記第３の領域は前記第３の領域の側壁が部分的に露出されるように前記絶縁材料の厚さより厚い厚さを有する、工程と、
    前記絶縁材料により前記第２の領域から離間された前記ゲート電極を形成するために前記第３の領域の前記露出した側壁に隣接する導電材料を堆積する工程と、をさらに含む、請求項２０に記載の方法。
24. 前記第３の領域を形成する工程は、
    前記第２の領域上に窒化物層を堆積する工程と、
    前記窒化物層上に酸化物層を堆積する工程と、
    前記第２の領域の部分を露出させるために前記窒化物層と前記酸化物層内に開口をエッチングする工程と、
    前記第２の領域の前記露出部分内に凹部を形成する工程と、
    前記第３の領域を形成するために前記第２の領域の前記凹部上の前記開口内にＧａＮのエピタキシャル層を選択的に成長する工程であって、前記第３の領域は前記第３の領域の側壁が部分的に露出されるように前記窒化物層の厚さより厚い厚さを有する、工程と、
    前記酸化物層を除去する工程と、
    前記窒化物層により前記第２の領域から離間された前記ゲート電極を形成するために前記第３の領域の前記露出した側壁に隣接する導電材料を堆積する工程と、をさらに含む、請求項２０に記載の方法。
25. 前記ゲート電極が形成される前に前記第３の領域を覆うゲート誘電体を形成する工程、をさらに含む請求項２０に記載の方法。
26. 前記第３の領域はエピタキシー処理の結果としてドープされる、請求項２０に記載の方法。

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