JPS6352484A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6352484A JPS6352484A JP19538086A JP19538086A JPS6352484A JP S6352484 A JPS6352484 A JP S6352484A JP 19538086 A JP19538086 A JP 19538086A JP 19538086 A JP19538086 A JP 19538086A JP S6352484 A JPS6352484 A JP S6352484A
- Authority
- JP
- Japan
- Prior art keywords
- electrons
- layer
- fet
- source
- periodic structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野〕
本発明は半導体装置に係り、特に超高周波で動作する半
導体装置に関する。
導体装置に関する。
従来の電界効果トランジスタ（以下、ＦＥＴと略記する
）の動作限界を超える超高移動度ＦＥＴの考案が、榊（
Ｈ，５ａｋａｋｉ ）によって、ジャバニース・ジャー
ナル・オブ・アプライド・フィジックス・レターズ第２
１巻 第Ｌ３８１頁（１９８２年）（Ｊｐｎ、 Ｊ、
Ａｐｐｌ、 Ｐｈｙｓ、 Ｌｅｔｔ、 ２よ（１９８２
） Ｌ ３８１）に論じられている。彼らはＦＥＴのチ
ャンネル中の電子密度Ｎを変化させることなく、その走
行速度■（または移動度μ）を外部信号に応じて変える
方式のトランジスタ構造を提案し、これを速度変調トラ
ンジスタＶ Ｍ Ｔと名付けた。彼らによれば、このト
ランジスタではチャンネル中の電子数を変える必要がな
いので、走行時間の制約がなくなるので高速応答が可能
になるとしている。さらに彼らは、これを実現する手段
としてダブル・ペテロ構造を駆使して、移動度の異なる
二つの平行するチャンネルを生じさせ、この二つのチャ
ンネル間を電子を移動させる方法を明示している。
）の動作限界を超える超高移動度ＦＥＴの考案が、榊（
Ｈ，５ａｋａｋｉ ）によって、ジャバニース・ジャー
ナル・オブ・アプライド・フィジックス・レターズ第２
１巻 第Ｌ３８１頁（１９８２年）（Ｊｐｎ、 Ｊ、
Ａｐｐｌ、 Ｐｈｙｓ、 Ｌｅｔｔ、 ２よ（１９８２
） Ｌ ３８１）に論じられている。彼らはＦＥＴのチ
ャンネル中の電子密度Ｎを変化させることなく、その走
行速度■（または移動度μ）を外部信号に応じて変える
方式のトランジスタ構造を提案し、これを速度変調トラ
ンジスタＶ Ｍ Ｔと名付けた。彼らによれば、このト
ランジスタではチャンネル中の電子数を変える必要がな
いので、走行時間の制約がなくなるので高速応答が可能
になるとしている。さらに彼らは、これを実現する手段
としてダブル・ペテロ構造を駆使して、移動度の異なる
二つの平行するチャンネルを生じさせ、この二つのチャ
ンネル間を電子を移動させる方法を明示している。
しかしながら彼らの考察の構造では、電子が上記二つの
チャンネル間を移動するには、エネルギー的に高い障壁
をもつ層をトンネル効果等によって通り抜けるか、又は
電界により加速されてこのエネルギー障壁を乗り越える
ことができるエネルギーを得ることが必要であり、期待
通りの高速動作を実現する状況をつくり出すのは極めて
困難であると考えられる。
チャンネル間を移動するには、エネルギー的に高い障壁
をもつ層をトンネル効果等によって通り抜けるか、又は
電界により加速されてこのエネルギー障壁を乗り越える
ことができるエネルギーを得ることが必要であり、期待
通りの高速動作を実現する状況をつくり出すのは極めて
困難であると考えられる。
本発明の目的は、上記の回着を取り除き、チャンネル内
の電子の移動度を効果的に変調する手段を提供すること
にある。
の電子の移動度を効果的に変調する手段を提供すること
にある。
まず、本発明の詳細な説明するために、第２図（ａ）に
示すように、電子親和度χの異なる二種類の半導体層１
，２を超格子状に積層した場合を考える。
示すように、電子親和度χの異なる二種類の半導体層１
，２を超格子状に積層した場合を考える。
半導体層１．２の電子親和度χおよび厚さをそれぞれ、
χ１．χ１＋ａ＊ｂとした場合、積層半導体層内の伝導
電子の感じる実効的な静電ポテンシャルは、第２図（ｂ
）に示すようになる。すなわち、そのポテンシャルは、
その厚さ方向（矢印Ａ方向）に沿って深さＶ ｏ ”χ
１−χ２の周期的ポテンシャルである。その電子エネル
ギーＥは、第３図に模式的に示すような構造になること
は、クローニツヒおよびベニ−によって論じられている
ように周知のことである。（アール・ドウ・エル・クロ
ーニツヒ（Ｒ，ｄｅ Ｌ、にｒｏｎｉｇ ）およびダブ
りニー・ジー・ベニ−（Ｗ、 Ｇ、 Ｐａｎｎｅｙ）に
よるプロスイーディンゲス オブ ロイアル ソサイエ
テイ オブ ロンドン） （Ｐｒｏｃｅｅｄｉｎｇｓ
ｏｆ ＲｏｙａｌＳｏｃｉｅｔｙ ｏｆ Ｌｏｎｄｏ
ｎ ） 、第Ａ１３０巻（１９３１年）第４９９頁）電
子エネルギーＥと電子の波数にの関係を示す第３図から
明らかなように、図中、Ａ。
χ１．χ１＋ａ＊ｂとした場合、積層半導体層内の伝導
電子の感じる実効的な静電ポテンシャルは、第２図（ｂ
）に示すようになる。すなわち、そのポテンシャルは、
その厚さ方向（矢印Ａ方向）に沿って深さＶ ｏ ”χ
１−χ２の周期的ポテンシャルである。その電子エネル
ギーＥは、第３図に模式的に示すような構造になること
は、クローニツヒおよびベニ−によって論じられている
ように周知のことである。（アール・ドウ・エル・クロ
ーニツヒ（Ｒ，ｄｅ Ｌ、にｒｏｎｉｇ ）およびダブ
りニー・ジー・ベニ−（Ｗ、 Ｇ、 Ｐａｎｎｅｙ）に
よるプロスイーディンゲス オブ ロイアル ソサイエ
テイ オブ ロンドン） （Ｐｒｏｃｅｅｄｉｎｇｓ
ｏｆ ＲｏｙａｌＳｏｃｉｅｔｙ ｏｆ Ｌｏｎｄｏ
ｎ ） 、第Ａ１３０巻（１９３１年）第４９９頁）電
子エネルギーＥと電子の波数にの関係を示す第３図から
明らかなように、図中、Ａ。
Ａ’ 、Ｂ、Ｂ’等で示した点が、Ｅ−に曲線の変曲点
になっていることがわかる。（この波数にと運＃Ｊ：ｉ
Ｐは、ブランクの定数りを２πで除したｈ＝ｈ／２πを
用い、Ｐ＝ｈｋの関係にある。）−方、固体物理学の教
科書１例えば、シー・キラチル（Ｃ，Ｋｉｔｔａｌ ）
著（宇野、津屋、山下訳）「固体物理学入門上」 （丸
善株式会社、１９８１年出版）第２０５頁に論じられて
いるように、固体内の電子の有効質量ｍｓはＥ−に曲線
を用い、次の関係式で与えられる。
になっていることがわかる。（この波数にと運＃Ｊ：ｉ
Ｐは、ブランクの定数りを２πで除したｈ＝ｈ／２πを
用い、Ｐ＝ｈｋの関係にある。）−方、固体物理学の教
科書１例えば、シー・キラチル（Ｃ，Ｋｉｔｔａｌ ）
著（宇野、津屋、山下訳）「固体物理学入門上」 （丸
善株式会社、１９８１年出版）第２０５頁に論じられて
いるように、固体内の電子の有効質量ｍｓはＥ−に曲線
を用い、次の関係式で与えられる。
１ １ ８２Ｅ
ｍｅ ｈ” ａｋ”
この関係式から、第３図に示すＡ、Ａ’等変曲点の近く
では、電子の有効質ｉ ｍ ＊が非常に大きくなる。ま
た、これらの変曲点Ａ、Ａ’ よりエネルギーの大きな
ところではＥ−に曲線は上に凸であり、このＥ−に曲線
が上に凸な範囲では、上式より電子の有効質ｍｍ＊が負
であることがわかる。
では、電子の有効質ｉ ｍ ＊が非常に大きくなる。ま
た、これらの変曲点Ａ、Ａ’ よりエネルギーの大きな
ところではＥ−に曲線は上に凸であり、このＥ−に曲線
が上に凸な範囲では、上式より電子の有効質ｍｍ＊が負
であることがわかる。
すなわち変曲点Ａ、Ａ’ の前後で電子の有効質量の符
号が変化していることがわかる。同様な状況は変曲点Ｂ
、Ｂ’ の前後においても生じている。
号が変化していることがわかる。同様な状況は変曲点Ｂ
、Ｂ’ の前後においても生じている。
このことを電子のＭ’ＥＪ方程式にもどって考えると、
同じ電界が作用した場合この変曲点の上、下のエネルギ
ーの電子が受ける加速度は反対の符号であることが容易
に分る。
同じ電界が作用した場合この変曲点の上、下のエネルギ
ーの電子が受ける加速度は反対の符号であることが容易
に分る。
以上の議論においては、半導体層の積層の厚さの方向の
電子の運動に関するものであり、積層の面方向の二次元
については、電子の運動は自由電子のそれと同等のもの
であることを付は加えておく。
電子の運動に関するものであり、積層の面方向の二次元
については、電子の運動は自由電子のそれと同等のもの
であることを付は加えておく。
本発明は、上記の超格子状に積層した半導体層を用いて
説明したことから明らかなように、周期的横命を形成す
ることにより、そこに存在する電子の加速度があるエネ
ルギー範囲にある電子とそれと異なるエネルギー範囲に
ある電子で符号が異なることを利用するものである。す
なわち、本発明は半導体層、絶縁層もしくは専重層の少
なくとも一層に沿う周期的ｆｒＷ造を有し、かつ該周期
的構造は、上記方向に沿った方向の蓮柚に係る電子の有
効質量がその電子のエネルギーによって正、負のいずれ
にもなり得るように形成されていることを特徴とする。
説明したことから明らかなように、周期的横命を形成す
ることにより、そこに存在する電子の加速度があるエネ
ルギー範囲にある電子とそれと異なるエネルギー範囲に
ある電子で符号が異なることを利用するものである。す
なわち、本発明は半導体層、絶縁層もしくは専重層の少
なくとも一層に沿う周期的ｆｒＷ造を有し、かつ該周期
的構造は、上記方向に沿った方向の蓮柚に係る電子の有
効質量がその電子のエネルギーによって正、負のいずれ
にもなり得るように形成されていることを特徴とする。
Ｌ記周期的な構造というのは１例えば上記層を縞状に加
工することによって形成される。
工することによって形成される。
固体内電子の有効質量がある方向に沿って、そのエネル
ギー値により正、負いづれにもなり得るということは、
ここに存在するな子糸に電界が作同した際に、その電子
のエネルギーにより反対方向の加速度が生じることを意
味する。
ギー値により正、負いづれにもなり得るということは、
ここに存在するな子糸に電界が作同した際に、その電子
のエネルギーにより反対方向の加速度が生じることを意
味する。
本発明は、この電子がそのエネルギーによって相異なる
符号の有効質量を有することを用いて、上述の榊らの提
案の電子の速度変調を有効に行わせることを利用した半
導体装置を可能にする方法を提供するものである。
符号の有効質量を有することを用いて、上述の榊らの提
案の電子の速度変調を有効に行わせることを利用した半
導体装置を可能にする方法を提供するものである。
実施例１
第１図（ａ）は、本発明の第１の実施例のＦＥＴの断面
図、第１図（ｂ）は、第１図（、）のＦＥＴの平面図（
第１図（ａ）のＢ方向矢視図）である。
図、第１図（ｂ）は、第１図（、）のＦＥＴの平面図（
第１図（ａ）のＢ方向矢視図）である。
図において、３は半絶縁性ＧａＡｓ基板、４は不純物を
ドープしないＧ ａ Ａ ｓ層、５はｎ形Ａ Ｑ ｏ、
ａＧ ａ ０．７Ａ ８層、６はソース、ドレイン方向
すなわちチャネル方向と垂直な方向（矢印入方向）に周
期的な構造を有するｎ形Ｇ ａ Ａ ｓ層（本実施例で
は図示のごとくｎ形Ｇ ａ Ａ ｓ層が縞状に形成しで
ある）、１０．１１はソース、ドレイン領域、７．８は
ソース、ドレイン電極、９はゲート電極、１２はＧ ａ
Ａ ｓ層４とｎ形Ａ Ｄ ｏ、ａＧａｏ、７Ａ ｓ
層５の界面近くに１１〜起される二次元電子入りである
。
ドープしないＧ ａ Ａ ｓ層、５はｎ形Ａ Ｑ ｏ、
ａＧ ａ ０．７Ａ ８層、６はソース、ドレイン方向
すなわちチャネル方向と垂直な方向（矢印入方向）に周
期的な構造を有するｎ形Ｇ ａ Ａ ｓ層（本実施例で
は図示のごとくｎ形Ｇ ａ Ａ ｓ層が縞状に形成しで
ある）、１０．１１はソース、ドレイン領域、７．８は
ソース、ドレイン電極、９はゲート電極、１２はＧ ａ
Ａ ｓ層４とｎ形Ａ Ｄ ｏ、ａＧａｏ、７Ａ ｓ
層５の界面近くに１１〜起される二次元電子入りである
。
このＦＥＴの製造方法について説明する。まず、第４図
に示すように、半組球性ＧａＡｓ基板３の上に、分子線
エピタキシ（ＭＢＥ）法により、意識的には不純物をド
ープしないＧ ａ Ａ ｓ層４を厚さ５００ｎｍエピタ
キシャル成長させ、その上にＳｉを２ Ｘ １０ ”ａ
ｎ−３の濃度で含むｎ形Ａｆｉｏ、５Ｇａｏ、７Ａｓ
層５を３０ ｎ ｍ （１０〜１００ ｎ ｍの範囲の
厚さ）の厚さで成長させ、さらにＳｉを２ Ｘ １０
”ａｍ−’の濃度で含むｎ形Ｇ ａ Ａ ｓ 層６を３
０ ｎ ｍ （１０−１００ｎ ｍの厚さ）の厚さで成
長させる。
に示すように、半組球性ＧａＡｓ基板３の上に、分子線
エピタキシ（ＭＢＥ）法により、意識的には不純物をド
ープしないＧ ａ Ａ ｓ層４を厚さ５００ｎｍエピタ
キシャル成長させ、その上にＳｉを２ Ｘ １０ ”ａ
ｎ−３の濃度で含むｎ形Ａｆｉｏ、５Ｇａｏ、７Ａｓ
層５を３０ ｎ ｍ （１０〜１００ ｎ ｍの範囲の
厚さ）の厚さで成長させ、さらにＳｉを２ Ｘ １０
”ａｍ−’の濃度で含むｎ形Ｇ ａ Ａ ｓ 層６を３
０ ｎ ｍ （１０−１００ｎ ｍの厚さ）の厚さで成
長させる。
次に、電子線描画法と、ドライエツチング法を組合せて
用い、ｎ形ＧａＡｓ層６を第４図のＤ−り断面を示す第
５図に模式的に示すように幅２５ｎｍ、間隔２５ ｒ、
ｍの縞状に加工する。
用い、ｎ形ＧａＡｓ層６を第４図のＤ−り断面を示す第
５図に模式的に示すように幅２５ｎｍ、間隔２５ ｒ、
ｍの縞状に加工する。
次いで、フォトリソグラフィを用いて、電界効果トラン
ジスタのソースおよびドレインが形成される箇所のみの
フォトレジストを除去した後、Ｇｅを８％含むＡｕを２
００ｎｍ、Ｎｉを２０ｎｍさらにＡｕを２００ｎｍ蒸着
した後、リフト・オフ法によりソース、ドレイン電極７
，８を形成する。（なお、図面は概略図であり、図面の
膜厚と実際の膜厚とは一致していない、） さらに、水素雰囲気中で４５０℃１分間の加熱を行なう
と、ソース、ドレイン電極７，８から不純物が拡散し、
第６図の破線で示すように、ソース、ドレイン領域１０
．１１が形成される。
ジスタのソースおよびドレインが形成される箇所のみの
フォトレジストを除去した後、Ｇｅを８％含むＡｕを２
００ｎｍ、Ｎｉを２０ｎｍさらにＡｕを２００ｎｍ蒸着
した後、リフト・オフ法によりソース、ドレイン電極７
，８を形成する。（なお、図面は概略図であり、図面の
膜厚と実際の膜厚とは一致していない、） さらに、水素雰囲気中で４５０℃１分間の加熱を行なう
と、ソース、ドレイン電極７，８から不純物が拡散し、
第６図の破線で示すように、ソース、ドレイン領域１０
．１１が形成される。
このソース、ドレイン電極７．８およびソース、ドレイ
ン領域１０．１１を形成するプロセスは、第５図におけ
るｎ形Ｇ ａ Ａ ｓ ）ｉ ６を縞状に形成するプロ
セスの前に行なっても良い。すなわち、ソース、ドレイ
ンｆｉｔ１７．８およびソース、ドレイン領域１０．１
１を形成してからｎ形Ｇ ａ Ａ ｓ ７Ｊ６を縞状に
形成してもよい。
ン領域１０．１１を形成するプロセスは、第５図におけ
るｎ形Ｇ ａ Ａ ｓ ）ｉ ６を縞状に形成するプロ
セスの前に行なっても良い。すなわち、ソース、ドレイ
ンｆｉｔ１７．８およびソース、ドレイン領域１０．１
１を形成してからｎ形Ｇ ａ Ａ ｓ ７Ｊ６を縞状に
形成してもよい。
次いで、先にソース、ドレイン電極７，８を形成したの
と同様なフォトリソグラフィ法により、ゲート電極を形
成すべき領域に厚さ２０ｎｍのＴｉ、２０ｎｍのＰｔお
よび３００ｎｍのＡｕを蒸着し、リフト・オフ法により
ゲート電極９を形成する。
と同様なフォトリソグラフィ法により、ゲート電極を形
成すべき領域に厚さ２０ｎｍのＴｉ、２０ｎｍのＰｔお
よび３００ｎｍのＡｕを蒸着し、リフト・オフ法により
ゲート電極９を形成する。
このようにして作製したＦＥＴにおいては、ｎ形Ｇ ａ
Ａ ｓ Ｗ ６のソース、ドレイン方向すなわちチャ
ネル方向に平行な断面は、第１図（ａ）に示すように、
同一方向に沿う周期的な構造になっており、不純物をド
ープしないＧ ａ Ａ ｓ層４とｎ形Ａ （ｌ ｏ、ａ
Ｇ ａ ０．ＴＡ ３層５の界面近くに誘起される二次
元電子層１２の電子の濃度は、この周期で変調され、か
つこれらの電子が感じるポテンシャルは、上記の第２図
（ｂ）に示したポテンシャルと同様な周期的ポテンシャ
ルとなる。
Ａ ｓ Ｗ ６のソース、ドレイン方向すなわちチャ
ネル方向に平行な断面は、第１図（ａ）に示すように、
同一方向に沿う周期的な構造になっており、不純物をド
ープしないＧ ａ Ａ ｓ層４とｎ形Ａ （ｌ ｏ、ａ
Ｇ ａ ０．ＴＡ ３層５の界面近くに誘起される二次
元電子層１２の電子の濃度は、この周期で変調され、か
つこれらの電子が感じるポテンシャルは、上記の第２図
（ｂ）に示したポテンシャルと同様な周期的ポテンシャ
ルとなる。
従来構造のＦＥＴにおいては、不純物をドープしないＧ
ａ Ａ Ｓ Ｗとｎ形Ａ Ｕ ｏ、ａＧ ａ ０．７
Ａ ３ ｐの界面に誘起される電子は、界面に垂直な方
向の電界により生じる深いポテンシャルの井戸の中シこ
閉じ込められて、界面に平行な面内のみ自由を子のよう
に運動する二次元゛虐子ガスとして振る舞うが、本実施
例のＦＥＴでは、この周期的構造による周期的ポテンシ
ャルによりこの方向の電子の運動は、上記の第３図で示
される運動量と電子エネルギーの関係で規定されるよう
になる。
ａ Ａ Ｓ Ｗとｎ形Ａ Ｕ ｏ、ａＧ ａ ０．７
Ａ ３ ｐの界面に誘起される電子は、界面に垂直な方
向の電界により生じる深いポテンシャルの井戸の中シこ
閉じ込められて、界面に平行な面内のみ自由を子のよう
に運動する二次元゛虐子ガスとして振る舞うが、本実施
例のＦＥＴでは、この周期的構造による周期的ポテンシ
ャルによりこの方向の電子の運動は、上記の第３図で示
される運動量と電子エネルギーの関係で規定されるよう
になる。
ここで、ゲート電圧を正の方向に掃引すると、フェルミ
学位は、だんだんと上昇し、Ａ、Ａ’ 。
学位は、だんだんと上昇し、Ａ、Ａ’ 。
Ｂ、Ｂ’等で示される変曲点に到達する。この変曲点の
前後で、先に述べたように、電子の有効質量が正から負
に変化する。従って、フェルミ準位が変曲点を通過する
際にそれまで加速されていた電子は逆方向の加速度を受
は減速することになる。
前後で、先に述べたように、電子の有効質量が正から負
に変化する。従って、フェルミ準位が変曲点を通過する
際にそれまで加速されていた電子は逆方向の加速度を受
は減速することになる。
この際、榊らの提案のトランジスタの場合のように二つ
のチャンネルの間のバリヤーを抜ける必要がないので非
常に速い応答が期待できる。
のチャンネルの間のバリヤーを抜ける必要がないので非
常に速い応答が期待できる。
本実施例のトランジスタを液体ヘリウム温度（４，２’
Ｋ ）においてドレイン電圧を０．５ ｖに保ちゲー
ト電圧を０．３ Ｖから０．５ ■に増加させたとこ
ろ、ドレイン電流は１／２に減少し、期待通りの特性を
示すことがわかった。またこの時の応答時間はこの時の
測定系の応答時間１００ピコ秒以下であった。
Ｋ ）においてドレイン電圧を０．５ ｖに保ちゲー
ト電圧を０．３ Ｖから０．５ ■に増加させたとこ
ろ、ドレイン電流は１／２に減少し、期待通りの特性を
示すことがわかった。またこの時の応答時間はこの時の
測定系の応答時間１００ピコ秒以下であった。
なお、上記実施例において１分子線エピタキシャル法の
代わりに有機金属気相成長法（ＭＯ−ＣＶＤ法）を用い
てもよい。また、１形Ａｎｏ、３Ｇａｏ、７Ａｓ 層５
は、不純物をドープしない厚さ６層ｍのＡ Ｑ ｏ、ｓ
Ｇ ａ Ｏ，７Ａ ８層と厚さ２４ｎｍのｎ形Ａ Ｑ
ｏ、ａＧ ａ ０．７Ａ Ｓ Ｍを重ね合せたものでは
き代えたところ、ＦＥＴの相互コンダクタンスは更に向
上し、雑音指数が減少した。さらに、このｎ形Ａ ４１
ｏ、ａＧ ａ ０．７Ａ ８層５は、実効的には、ｎ
形でかつ電子親和度がＧａＡｓより小さい厚さ方向の超
格子構造で置き変えても良い、また、ここでは、Ｇ ａ
Ａ ｓ ／ Ａ Ｑ ｏ、ａＧ ａ ０．７Ａ Ｓ系
を用いて説明したが、相対的な電子エネルギーの関係が
、これと類似の系でも同様のことが可能である。
代わりに有機金属気相成長法（ＭＯ−ＣＶＤ法）を用い
てもよい。また、１形Ａｎｏ、３Ｇａｏ、７Ａｓ 層５
は、不純物をドープしない厚さ６層ｍのＡ Ｑ ｏ、ｓ
Ｇ ａ Ｏ，７Ａ ８層と厚さ２４ｎｍのｎ形Ａ Ｑ
ｏ、ａＧ ａ ０．７Ａ Ｓ Ｍを重ね合せたものでは
き代えたところ、ＦＥＴの相互コンダクタンスは更に向
上し、雑音指数が減少した。さらに、このｎ形Ａ ４１
ｏ、ａＧ ａ ０．７Ａ ８層５は、実効的には、ｎ
形でかつ電子親和度がＧａＡｓより小さい厚さ方向の超
格子構造で置き変えても良い、また、ここでは、Ｇ ａ
Ａ ｓ ／ Ａ Ｑ ｏ、ａＧ ａ ０．７Ａ Ｓ系
を用いて説明したが、相対的な電子エネルギーの関係が
、これと類似の系でも同様のことが可能である。
実施例２
第６図は、本発明の第２の実施例のＦＥＴの新面図であ
り、第１図に対応する図面である０図において、３は半
絶縁性ＧａＡｓ基板、４は不［？５をドープしないＧａ
ＡｓＭ、５はｎ形Ａ＋ＩＱ、３Ｇ、：１ｏ、７Ａｓｙｅ
ｊ、６はチャネル方向と垂直な方向に周期的な構造を有
するｎ形Ｇ ａ Ａ ｓ ＰＩｊ、１３はｎ形Ｇ ａ
Ａ ｓ層に周期的な縞状に形成したＺｎドープ領域であ
る。改めて図示はしないが本実施例においても、第１図
（ａ）のようにソース、ドレイン領域およびソース、ド
レイン電極が形成されており、またゲート電極も形成さ
れている。
り、第１図に対応する図面である０図において、３は半
絶縁性ＧａＡｓ基板、４は不［？５をドープしないＧａ
ＡｓＭ、５はｎ形Ａ＋ＩＱ、３Ｇ、：１ｏ、７Ａｓｙｅ
ｊ、６はチャネル方向と垂直な方向に周期的な構造を有
するｎ形Ｇ ａ Ａ ｓ ＰＩｊ、１３はｎ形Ｇ ａ
Ａ ｓ層に周期的な縞状に形成したＺｎドープ領域であ
る。改めて図示はしないが本実施例においても、第１図
（ａ）のようにソース、ドレイン領域およびソース、ド
レイン電極が形成されており、またゲート電極も形成さ
れている。
このように、本実施例は、実施例１において、電子線描
画法とドライエツチングの組合せにより、ｎ形ＧａＡｓ
層６を縞状に加工する代りに、５０ｋＶに加速した集束
イオンビームを用いて、Ｚｎを縞状に２Ｘ１０”■−２
の条件でイオン打ち込みすること番こより作製したもの
である０本実施例のＦＥＴにおいても、周期的な構造を
有することにより、チャネル方向の電子の移動度を飛Ｙ
ＭＩ的に向上させ、超高移動度のＦＥＴを実現できた。
画法とドライエツチングの組合せにより、ｎ形ＧａＡｓ
層６を縞状に加工する代りに、５０ｋＶに加速した集束
イオンビームを用いて、Ｚｎを縞状に２Ｘ１０”■−２
の条件でイオン打ち込みすること番こより作製したもの
である０本実施例のＦＥＴにおいても、周期的な構造を
有することにより、チャネル方向の電子の移動度を飛Ｙ
ＭＩ的に向上させ、超高移動度のＦＥＴを実現できた。
実施例３
第７図は、本発明の第３の実施例のＭＯＳＦＥＴの断面
図であり、第１図に対応する図面である０図において、
１４はＳｉ基板、１５は周期的な縞状に加工したＳｉＯ
２から成るゲート絶縁膜、１６はＡＱから成るゲート電
極である。なお、ソース、ドレイン領域およびソース、
ドレイン電極は、図示省略する０本実施例のＭＯＳＦＥ
Ｔにおいても、ゲート絶縁膜１５に周期的な構造を形成
したことにより、チャネル方向の電子の移動度を飛躍的
に向上させ、超高移動度のＭＯＳＦＥＴを実現できた。
図であり、第１図に対応する図面である０図において、
１４はＳｉ基板、１５は周期的な縞状に加工したＳｉＯ
２から成るゲート絶縁膜、１６はＡＱから成るゲート電
極である。なお、ソース、ドレイン領域およびソース、
ドレイン電極は、図示省略する０本実施例のＭＯＳＦＥ
Ｔにおいても、ゲート絶縁膜１５に周期的な構造を形成
したことにより、チャネル方向の電子の移動度を飛躍的
に向上させ、超高移動度のＭＯＳＦＥＴを実現できた。
〔発明の効果〕
以上説明したように、本発明は、同一方向にｒ）う周期
的構造を形成し、この方向に沿う電子の有効質量をエネ
ルギーの関数として、正から非常に大きな値を経て負に
なる領域を出現することが可能であり、外部電界による
チャンネル方向の電子の受ける加速度を正から負に変え
ることにより大きな速度変調を行うことができる。従っ
て、従来のＦＥＴの動作限界を超える超高速度ＦＥＴを
実現することができる。
的構造を形成し、この方向に沿う電子の有効質量をエネ
ルギーの関数として、正から非常に大きな値を経て負に
なる領域を出現することが可能であり、外部電界による
チャンネル方向の電子の受ける加速度を正から負に変え
ることにより大きな速度変調を行うことができる。従っ
て、従来のＦＥＴの動作限界を超える超高速度ＦＥＴを
実現することができる。
第１図（ａ）は本発明の第１の実施例のＦＥＴの断面図
、第１図（ｂ）は第１図（ａ）に示したＦＥＴの平面図
、第２図（ａ）は本発明の原理を説明するための超格子
状に積層した半導体層の模式図、第２図（ｂ）はそのポ
テンシャルの模式図、第３図は本発明の半導体装置にお
ける電子エネルギーと波数の関係を示す図、第４図、第
５図は、本発明の第１の実施例のＦＥＴの製造プロセス
の説明のための図、第６図は本発明の第２の実施例のＦ
ＥＴの断面図、第７図は本発明の第３の実施例のＭＯＳ
ＦＥＴの断面図である。 １・・・半導体層１．２・・・半導体層２．３・・・半
絶縁性Ｇ ａ Ａ ｓ基板、４・・・不純物をドープし
ないＧａＡｓＪｌ、５− ｎ形Ａ Ｑ ｏ、ａＧ ａ
０．７Ａ ３層、６− ｎ形ＧａＡｓ層、７・・・ドレ
イン電極、８・・・ソースｌＮ４ｉ、９・・・ゲートｌ
電極、１０・・・ドレイン領域、１１・・・ソース領域
、１２・・・二次元電子層、１３・・・Ｚｎドープ領域
、１４・・・Ｓｉ基板、１５・・・ゲート絶縁膜（Ｓ
ｉ ０２第 ２ 区 （ＣＬ） 草 ２ 固 （ｂ） （＝）（ニ） （Ｉ） （ｆｆ） （１）第 ３
図 茗 ４ 区 Ｄ〜コ −ｊ 萬 ５ Ｚ
、第１図（ｂ）は第１図（ａ）に示したＦＥＴの平面図
、第２図（ａ）は本発明の原理を説明するための超格子
状に積層した半導体層の模式図、第２図（ｂ）はそのポ
テンシャルの模式図、第３図は本発明の半導体装置にお
ける電子エネルギーと波数の関係を示す図、第４図、第
５図は、本発明の第１の実施例のＦＥＴの製造プロセス
の説明のための図、第６図は本発明の第２の実施例のＦ
ＥＴの断面図、第７図は本発明の第３の実施例のＭＯＳ
ＦＥＴの断面図である。 １・・・半導体層１．２・・・半導体層２．３・・・半
絶縁性Ｇ ａ Ａ ｓ基板、４・・・不純物をドープし
ないＧａＡｓＪｌ、５− ｎ形Ａ Ｑ ｏ、ａＧ ａ
０．７Ａ ３層、６− ｎ形ＧａＡｓ層、７・・・ドレ
イン電極、８・・・ソースｌＮ４ｉ、９・・・ゲートｌ
電極、１０・・・ドレイン領域、１１・・・ソース領域
、１２・・・二次元電子層、１３・・・Ｚｎドープ領域
、１４・・・Ｓｉ基板、１５・・・ゲート絶縁膜（Ｓ
ｉ ０２第 ２ 区 （ＣＬ） 草 ２ 固 （ｂ） （＝）（ニ） （Ｉ） （ｆｆ） （１）第 ３
図 茗 ４ 区 Ｄ〜コ −ｊ 萬 ５ Ｚ
Claims (1)
- 【特許請求の範囲】 １、半導体、絶縁層もしくは導電層の少なくとも一層に
、同一方向に沿う周期構造を有し、かつ該周期的構造は
、上記方向に沿つた方向の連動に係る電子の有効質量が
そのエネルギーにより正負いずれにもなり得るように形
成され、かつ該周期的構造上に少なくとも一対のキャリ
ヤ送受手段とキャリヤの濃度を制御する手段とを有する
ことを特徴とする半導体装置。 ２、上記半導体装置において周期的構造の周期が約５０
〜５０００Åであることを特徴とする特許請求の範囲第
１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19538086A JPS6352484A (ja) | 1986-08-22 | 1986-08-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19538086A JPS6352484A (ja) | 1986-08-22 | 1986-08-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6352484A true JPS6352484A (ja) | 1988-03-05 |
Family
ID=16340202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19538086A Pending JPS6352484A (ja) | 1986-08-22 | 1986-08-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6352484A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4989052A (en) * | 1987-06-19 | 1991-01-29 | Fujitsu Limited | Quantum effect semiconductor device |
| US6242765B1 (en) * | 1991-05-21 | 2001-06-05 | Nec Corporation | Field effect transistor and its manufacturing method |
| JP2012256864A (ja) * | 2011-05-04 | 2012-12-27 | Infineon Technologies Austria Ag | ノーマリーオフ型高電子移動度トランジスタ |
| JP2013172152A (ja) * | 2012-02-17 | 2013-09-02 | Internatl Rectifier Corp | セグメント化ゲートを有するパワートランジスタ |
-
1986
- 1986-08-22 JP JP19538086A patent/JPS6352484A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4989052A (en) * | 1987-06-19 | 1991-01-29 | Fujitsu Limited | Quantum effect semiconductor device |
| US6242765B1 (en) * | 1991-05-21 | 2001-06-05 | Nec Corporation | Field effect transistor and its manufacturing method |
| JP2012256864A (ja) * | 2011-05-04 | 2012-12-27 | Infineon Technologies Austria Ag | ノーマリーオフ型高電子移動度トランジスタ |
| JP2013172152A (ja) * | 2012-02-17 | 2013-09-02 | Internatl Rectifier Corp | セグメント化ゲートを有するパワートランジスタ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH03278473A (ja) | 半導体装置 | |
| JP2609587B2 (ja) | 半導体装置 | |
| JPH024140B2 (ja) | ||
| JPH06236898A (ja) | 電界効果トランジスタ | |
| JPS63281475A (ja) | 半導体装置の製造方法 | |
| JP2689057B2 (ja) | 静電誘導型半導体装置 | |
| KR960000385B1 (ko) | 전계효과트랜지스터 | |
| JPH04118972A (ja) | 半導体装置 | |
| JPS6352484A (ja) | 半導体装置 | |
| JPH0312769B2 (ja) | ||
| JPH06105717B2 (ja) | 電界効果型半導体装置 | |
| JPH0337737B2 (ja) | ||
| JPH04326734A (ja) | 電界効果トランジスタ | |
| JPH0311767A (ja) | 速度変調型電界効果トランジスタ | |
| Hartnagel et al. | Nanoelectronics | |
| JPH06196507A (ja) | 半導体装置 | |
| Arnold et al. | High performance inverted and large current double interface modulation‐doped field‐effect transistors with the bulk (Al, Ga) As replaced by superlattice at the inverted interface | |
| JPH01120871A (ja) | 半導体装置 | |
| JPH03165576A (ja) | 量子細線半導体装置およびその製造方法 | |
| JPS63229763A (ja) | 半導体装置 | |
| JPH04181743A (ja) | 高電子移動度トランジスタ | |
| JP2964170B2 (ja) | ヘテロ接合電界効果半導体装置 | |
| JP2917530B2 (ja) | 半導体装置 | |
| JPH02150038A (ja) | 変調ドープ電界効果トランジスタ | |
| JPH0737902A (ja) | 半導体装置 |