JP2012509593A

JP2012509593A - 相互連結された横方向フィンを有する集積キャパシタ

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Publication number: JP2012509593A
Application number: JP2011537481A
Authority: JP
Inventors: クイン，パトリック・ジェイ
Original assignee: Xilinx Inc
Current assignee: Xilinx Inc
Priority date: 2008-11-21
Filing date: 2009-10-23
Publication date: 2012-04-19
Anticipated expiration: 2029-10-23
Also published as: JP5369192B2; KR20110098915A; EP2356679A1; CN102224589B; WO2010059334A1; US7956438B2; KR101269291B1; TWI415245B; CN102224589A; TW201034164A; US20100127351A1

Abstract

集積回路（「ＩＣ」）のキャパシタ（１００）は、ＩＣの第１の金属層に形成された第１のノード導体（１０２）を有し、第１のノード導体は、第１の方向に沿って延在する第１のスパイン（１１８，１３２）と、第１の方向に垂直な第２の方向に沿って第１のスパインから延在する第１の縦方向要素（１５２）とを有する。第１の柱頭要素（１５３）は第１の方向に沿って延在し、第１のセリフ要素（１５０）は柱頭要素から延在する。キャパシタは、第２のスパイン（１０６，１４０）と、第２のスパインから第１のスパインに向かって延在する第２の縦方向要素（１４２）と、第２の柱頭要素（１４５）と、第１の縦方向要素（１５２）および第１のセリフ要素（１５０）の間を第２の柱頭から延在する第２のセリフ要素（１４８）とを有する第２のノード導体（１０４）も有する。

Description

発明の分野
本発明は、通常「集積キャパシタ」と称される、集積回路（「ＩＣ」）に形成されるキャパシタに関する。

背景
ＩＣを製造する方法は、トランジスタなどのさまざまな電気デバイスが半導体基板に形成される処理のフロントエンドシーケンスと、処理のバックエンドシーケンスとを典型的に含み、バックエンドシーケンスは、誘電材料およびパターニングされた導電材料（典型的に金属）の互い違いの層を形成することを一般的に含み、導電性ビアまたは他の技術を用いて金属層を相互接続し、電気デバイスを他の電気デバイスに、かつＩＣの端子に接続する三次元配線構造を形成する。

キャパシタは、さまざまな目的でＩＣシステムにおいて使用される。多くの例では、ＩＣチップにキャパシタを組込む（集積する）ことが望ましい。簡単なアプローチは、介在する誘電体を有する２枚の導電性プレートを形成することである。しかしこれは、得られるキャパシタンスのわりには比較的大面積を消費する。所与の領域のキャパシタンスを増大させるための１つの技術は複数の導電性プレートを使用することであり、各導電性プレートは、誘電体によって近接するプレートから分離されている。さらなる技術は、第１および第２のキャパシタ端子（ノード）に交互に接続される、導電性ライン、導電性フィンガーまたは導電性トレースとも称される導電性ストリップを使用する。導電性ストリップ間のサイドウォールカップリングがキャパシタンスをもたらす。オフセットされているにせよ、縦方向に一致して配置されているにせよ、導電性ストリップの層を追加して、集積キャパシタ構造のキャパシタンスをさらに増大させることができる。

１つのキャパシタは、第１のノードに接続された多数の導電性ストリップを連続した層に有し、それらの導電性ストリップは、集積キャパシタの第２のノードに接続された等しい数の導電性ストリップと互い違いになっている。導電性ストリップは、連続した層に対して半セル分オフセットされ、したがって第１のノードに接続された導電性ストリップは、その上および両側面上に、第２のノードに接続された導電性ストリップを有する。１つの層において等しい数の導電性ストリップを各ノードに設けることは、各ノードの基板へのカップリングを平衡させ、これはある用途では望ましいが、１つのノードにおけるカップリングが少ないことが望ましいスイッチング用途といった他の用途では望ましくない。基板へのカップリングを減少させるために、基板と導電性ストリップの第１の層との間で二酸化ケイ素の厚い層が使用される。これは、標準的なＣＭＯＳ製造シーケンスで集積することは困難であり得、標準的なプロセスフローに追加的なステップを追加することを必要とする可能性がある。重なり合う平行な導電性ストリップは、追加的な表面積を消費するバスストリップを使用して、それらの端部において接続される。

集積キャパシタの提供への別のアプローチは、ある層の導電性ストリップをキャパシタの互い違いのノードに接続させることであり、重なり合う導電性ストリップは同じノードに接続される。これにより、キャパシタの第１のノードに接続された導電性ストリップおよび相互接続ビアのカーテンが本質的に形成され、隣接する導電性ストリップおよび相互接続ビアのカーテンは第２のノードに接続される。同じノードに接続された重なり合う導電性ストリップは、バスストリップに伴う損失表面積を回避する。しかし、上側のストリップは下側のストリップと同じノードに接続されるため、層間キャパシタンスが減少する。限界寸法が縮小すると、層間キャパシタンスよりもストリップ間キャパシタンスが優勢になるため、この作用はある程度予防される。換言すると、連続した金属層の間の誘電層の分離は、限界寸法が縮小するにつれて、導電性ストリップ間の誘電分離よりも一層増大する。

集積キャパシタが高い比キャパシタンスを有することが一般的に望ましい。しかし多くの例において、生産性および品質係数（「Ｑ係数」）も懸念事項である。生産性についての１つの懸念事項は、ウェハ全体およびロット間で、いずれも大きなＩＣ内において集積キャパシタの最終的なキャパシタンス値を制御することである。

したがって、一定のキャパシタンス値をもたらすように製造可能な集積キャパシタが望まれる。集積キャパシタが、単位面積ごとに高いキャパシタンス、低い損失（抵抗）、および低い自己インダクタンスを有することがさらに一般的に望まれ、キャパシタ回路の自己共振周波数および品質を増大させることによって高周波用途が向上される。いくつかの用途では、集積キャパシタを電気的ノイズからシールドすることがさらに望ましい。

概要
集積回路（「ＩＣ」）のキャパシタは、ＩＣの第１の金属層に形成された第１のノード導体を備え、第１のノード導体は、第１の方向に沿って延在する第１のスパインと、第１の方向に垂直な第２の方向に沿って第１のスパインから延在する第１の縦方向要素と、第１の方向に沿って延在する第１の柱頭要素と、柱頭要素から第１のスパインに向かって延在する第１のセリフ要素とを有する。キャパシタは、ＩＣの第１の金属層に形成された第２のノード導体も含み、第２のノード導体は、第１の方向に沿って延在する第２のスパインと、第２のスパインから第２の方向に沿って第１のスパインに向かって延在する第２の縦方向要素と、第１のスパインおよび第２のスパインの間を第１の方向に沿って延在する第２の柱頭要素と、第２の柱頭要素から第２のスパインに向かって延在する第２のセリフ要素とを有し、第２のセリフ要素は、第１の縦方向要素と第１のセリフ要素との間に配置される。

図面の簡単な説明
添付の図面は、発明の１以上の局面にかかる例示的な実施の形態を示す。しかし、添付の図面は、示される実施の形態に発明を限定するものと解釈されるべきではなく、説明および理解だけのためのものである。

一実施の形態にかかる相互連結された横方向フィンの擬似フラクタルパターンを有する集積キャパシタの１つの層の平面図である。図１Ａの集積キャパシタの一部分の平面図である。図１Ａにかかる集積キャパシタの一実施の形態における角部の丸みを例証する平面図である。集積回路のバックエンド層に組込まれた集積キャパシタの側面図である。層同士で互い違いの極性を有する集積回路のバックエンド層に組込まれた、図１Ａにかかる集積キャパシタの側面図である。一実施の形態にかかる集積キャパシタを組込んだＦＰＧＡの平面図である。

詳細な説明
プログラマブルロジックデバイスといった複雑なＩＣは、配線接続および他の機能に使用される、半導体基板上に形成された誘電材料の層によって分離されるいくつかのパターニングされた金属層を有することが多い。発明のいくつかの実施の形態は、適切な金属層に所望のパターンを形成するマスクと、金属間誘電体（「ＩＭＤ」）層または層間誘電体（「ＩＬＤ」）を介するビアとを使用することによって、既存のＣＭＯＳプロセスシーケンスに適合可能である。ビアは、コンタクトプラグ、ダマシン法、またはデュアルダマシン法といった、いくつかの既知の技術のうちのいずれかを使用して形成される。同様に、導電性ストリップは、薄膜金属エッチング、薄膜金属リフトオフ、ダマシン法、またはデュアルダマシン法といった、いくつかの既知の技術のうちのいずれかを使用して形成される。いくつかの実施の形態では、導電層の１つはポリシリコンまたはシリサイド層である。さらなる実施の形態では、半導体基板の導電性ウェルがキャパシタプレートまたはシールドの一部分を形成する。

集積キャパシタは、多様な用途において使用される。集積キャパシタ専用のＩＣの表面積を縮小するには高い比キャパシタンスが一般的に望ましいが、結果として得られるキャパシタンス値もまた、チューニング用途といった多くの用途において非常に重要である。換言すると、ＩＣチップ全体、ウェハ全体、およびロット間のキャパシタンス値は、いくつかの用途において比キャパシタンスを犠牲にするのに十分重要である。主として層内（横方向）キャパシタンスに依拠する集積キャパシタは、寸法精度がより制御可能であるため、層間（縦方向）キャパシタンスに大きく依拠する集積キャパシタと比べて比較的低い分散を示す。なお、キャパシタは二端子デバイスと一般的に見なされ、本明細書に記載される「上部」および「下部」ノードは、キャパシタのこれら２つの端子におおむね対応する。したがって、以下に記載される構造は、一方もしくは他方のノードに（たとえば電気的に）接続している、またはノードの部分を形成していると見なされ得る。ノードは、それに接続された容量性構造から分離されておらず、それらの構造はノードの部分を形成し得る。

「上部」ノードおよび「下部」ノードという用語は、ＩＣまたは他の構造に対するノードの物理的な方向性とは必ずしも関係せず、便宜的な用語として使用される。いくつかの回路の用途では、キャパシタの上部ノードは、増幅器または他のデバイスの高インピーダンスもしくは高ゲインポートに接続されるノードを指す。システムオンチップ（「ＳｏＣ」）では、アナログデジタル変換器（「ＡＤＣ」）の精度は、上部ノードにおける寄生容量（Ｃ_ｔｏｐ）の、下部ノードを除くすべての他のノードに対する比率と、両方のノード間の有用な浮遊信号のキャパシタンスであるキャパシタンス（Ｃ_ｓｉｇ）とに依存する。Ｃ_ｔｏｐを低く維持するように、接地電流または電圧供給の変動から上部プレートをシールドすることが望ましい。下部ノードを用いて上部ノードを本質的に包囲することで、ファラデーシェルの一部分を上部ノードの周囲に本質的に形成することによって、またいくつかの実施の形態ではＩＣの他の導電性要素から上部ノードを離間することによって、上部ノードを回路中の他のノードと連結しないように絶縁する。当業者によれば、上部ノードへの電気的接続は下部ノードシールドを介してなされ、したがって下部ノードシールドは上部ノードを完全には包囲しないことが理解される。

いくつかの実施の形態において、上部ノードのいくつかの側面はシールドされないままである。たとえば、他のノードから物理的に離れた上部ノードの端部はシールドされないままでもよい。他の実施の形態では、集積キャパシタは設計セルとして使用され、隣接する集積キャパシタが平行に接続され、より高い総キャパシタンスを得る。いくつかの実施の形態では、隣接する共通接続された集積キャパシタの下部ノードシールドの部分が省略され、より高い実装密度が可能となる。ＦＰＧＡ（フィールドプログラマブルゲートアレイ）のＭＧＴ（マルチギガビットトランシーバ）の高周波数アナログ回路といった、さらに他の用途では、キャパシタのプレート間の平衡を維持するためにノードシールドは省略される。キャパシタは一般的に、多様な集積回路および多様な用途に有用である。たとえば、１以上のキャパシタは、アナログデジタル変換器において、または（たとえばＭＧＴにおける）ＡＣシグナリングのためのデカップリングもしくはフィルタリングキャパシタなどとして、スイッチドキャパシタネットワークに有用であり得る。一般に、本明細書に記載されるキャパシタ構造は、キャパシタンスを必要とするいずれかの用途に有用であり得る。

図１Ａは、一実施の形態にかかる相互連結された横方向フィンのパターンを有する集積キャパシタ１００の１つの層の平面図である。相互連結パターンは、上部ノード導体１０４のＴ字形フィンの対応するパターンに相互連結された下部ノード導体１０２のＴ字形フィンの繰り返しパターンである。１つのフィンのセリフ（図１Ｂ、符号１５０参照）は、隣接するフィンの垂直線（図１Ｂ、符号１４２参照）とセリフ（図１Ｂ、符号１４８参照）との間にある。「垂直線」という用語は、レタリングに関連した術語にしたがってフィンの導電性要素について記載するのに用いられ、この導電性要素のいずれかの特定の方向性を必ずしも指すとは限らない。

上部ノード導体１０４のフィンの段は、バスバー１１０とともに電気的に接続される。Ｔ字形フィンは、一つの段のスパイン１０６，１０８から直交して両方向に延在する。フィンは互いに対向する（つまりスパイン１０６の軸に沿った鏡像である）が、代替的な実施の形態では互いに対向しない（つまりスパインから一方向に延在するフィンは、スパインから他の方向に延在するフィンに直接対向しない）。

上部ノード導体１０４の最も外側のスパイン１１２およびバスバー１１０は、下部ノードシールドバー１１４，１１６で囲まれる。フィンは最も外側のスパイン１１２から内方に延在し、反対のノード極性を有する対応するフィンに相互連結する。下部ノードシールドバー１１４，１１６は、上部ノード導体のバスバー１１０および最も外側のスパイン１１２に横方向に結合しつつ、上部ノード導体の最も外側のスパイン１１２およびバスバー１１０を、ＩＣの他のノードに横方向に結合しないようにシールドする。下部ノード導体のバスバー１１８および最も外側のスパイン１２０は、上部ノード導体１０４のＴ字形フィンおよび他の導電性構造を同様にシールドする。したがって上部ノード導体１０４は、上部ノードコンタクトトレース１２２に設けられた小さい間隙を除いて、下部ノード導体１０２に本質的に完全に収容されている。代替的な実施の形態では、下部ノード導体は上部ノード導体を完全に収容し、上部ノード導体への電気的接続は、上部ノード導体が形成されている金属層の上または下にあるＩＣのバックエンドスタックの金属層から、１本以上のビアを介してなされる。

上部および下部ノード導体は、堆積された二酸化ケイ素といった誘電材料または他の誘電体に形成される。特定の実施の形態では、誘電材料にトレンチが形成され、次いでトレンチを金属で充填して金属トレースを形成する。特定の実施の形態では、金属トレースは幅よりも深く、高い比キャパシタンスのために横方向キャパシタンスおよび最密充填を促進する。例示的な実施の形態では、金属トレースは、トレースが形成されている金属層の製造技術ノードプロセスにおいて許容される最小金属線幅を有し、かつ許容される最小金属トレース間隔（つまり誘電側壁厚さ）を有するように製造される。別の実施の形態では、金属トレース幅および金属トレース間隔は両方とも、金属層の最小許容値を１０％上回り、信頼性および歩留まりの向上をもたらし得る。他の実施の形態では、金属トレース幅および間隔は、高い比キャパシタンスの必要性と、良好な生産性および信頼性の必要性とを平衡させるように選択される。さらに別の実施の形態では、バックエンドスタック金属層によくあることであるが、第１の金属層は、第１の最小線幅および第１の最小間隔を有し、第２の金属層は、第１の最小線幅より大きい第２の最小線幅および第１の最小間隔より大きい第２の最小間隔を有する。たとえば、Ｍ番目の金属層は、Ｍ−１番目の金属層より幅広いトレースおよび間隔を必要とし得る。連続した金属層で極性（つまりノード接続）が互い違いになる実施の形態（たとえば図２Ｂ参照）では、Ｍ−１番目の層の構造のサイズは、良好な縦方向容量性カップリングを得るために、Ｍ番目の層の構造の下になるように選択される。換言すると、Ｍ−１番目の層の構造は、上側の隣接するＭ番目の層の構造と整合するために、最小設計ルールにしたがって得られるよりも大きい。代替的な実施の形態では、連続した層は、異なるサイズ（線幅および間隔）の同様のＴ字形フィンアレイを有し、それらのうちのいくつかは、下側金属層の反対のノードに接続された導電性要素と重なり合うかまたは部分的に重なり合う。フィンアレイは、フィンが規定されている金属層のトレース１２２，１２３を介してキャパシタノードに、またはビア（たとえば図２Ａ、符号２１０参照）を介して上位または下位（つまり上または下の）導電層のノード要素に電気的に接続される。特定の実施の形態では、上部ノード導体１０４への電気的接続はトレース１２２を介してなされ、トレース１２３は省略され、下部ノード導体への電気的接続は、下部ノードシールドプレート（図２Ｂ、符号２１４参照）といった別の層へビアを介してなされる。

さらなる実施の形態において、上部および下部ノードコネクタは、図１Ａに例証した金属層の金属トレースから、次の下側金属もしくはポリ層または基板に向かって延在する、デュアルダマシンプロセスを用いて形成されたビアといった導電性ビアを含む。一実施の形態において、ビアは下側金属層の上部および下部ノード導体に接続される。特定の実施の形態において、下側金属層の上部および下部ノード導体は、図１Ａに例証した層の金属パターンと本質的に同一であり、かつ同じ極性を有し、導電性ビアは連続した金属層のノード導体を接続する。代替的な実施の形態では、ビアはシングルエンド形であり、下にある金属層には電気的に接続されないが、上部および下部ノード導体の横方向キャパシタンスを増大させる。４０ｎｍノード技術において、最大許容数の導電性ビアが最小ビア間隔またはほぼ最小ビア間隔で追加される場合、上部および下部ノード導体に導電性ビアを追加することは、図１Ａにかかる集積キャパシタの比キャパシタンスを約１５％増大させると予期される。

図１Ｂは、図１Ａの集積キャパシタの一部分１３０の平面図である。上部ノード導体の一段は、スパイン１３２およびフィン１３４，１３６，１３８を含む。数種類のフィンが代替的に実施の形態で使用される。集積キャパシタは下部ノード段を有し、下部ノードフィン１４４，１４７が下部ノードスパイン１４０から延在し、上部ノードフィン１３４，１３６，１３８と互い違いになっている。上部ノードフィン１４４は、下部ノードスパイン１４０から下部ノードフィンの柱頭１４５に延在する第１の縦方向導電性要素１４２を有する。スパイン１４０は第１の方向に沿って延在し、縦方向要素１４２は、第１の方向に本質的に垂直な第２の方向に沿ってスパイン１４０から延在する。柱頭要素１４５は、第１のセリフ要素１４６と第２のセリフ要素１４８との間を第１の方向に沿って延在し、それらの両方は、第１の縦方向要素１４２と本質的に平行に、第２の方向に沿って当該段のスパイン１４０に向かって戻るように柱頭要素１４５から延在する。上部ノードフィン１３６の第３のセリフ要素１５０は、第１の縦方向要素１４２と第２のセリフ要素１４８との間に配置される。上部ノードフィンは下部ノードフィンと同様であり、したがって上部ノードフィンの詳細な説明は省略する。さらなる実施の形態では、フィンは、セリフの遠位端から第１の方向に沿って戻るように縦方向要素に向かって延在するレッジを含み、このレッジは、極性が反対の対向するフィン上の対応するレッジと噛合う。

図１Ｃは、図１Ａにかかる集積キャパシタの一実施の形態における角部の丸みを例証する平面図である。第１のノード導体１６２の外側角部１６０は、第２のノード導体１６６の内側角部１６４に対向する。小ノード技術（一般に９０ｎｍ未満、より特定的には６５ｎｍ以下のＣＭＯＳプロセス）で微細金属構造を規定する場合、リソグラフィプロセスにおける光散乱による角部の丸みが共通の問題である。しかし、１つの角部の丸みは対向する角部の丸みと整合されることから、角部の丸みは、この集積キャパシタの比キャパシタンスを低下させない。図１Ａの擬似フラクタルパターンは角部の丸みに大きく影響されず、したがってプロセスのばらつきにそれほど左右されず、ＩＣ上の集積キャパシタ間、またはウェハ全体のＩＣ間の整合を向上させる。

図２Ａは、集積回路のバックエンド層に組込まれた集積キャパシタ２００の側面図である。集積キャパシタ２００は、例証を簡単かつ明確にするために、少数のフィンおよび部分的なフィンのみの断面を示す。一実施の形態にかかる典型的な集積キャパシタは、一段に何百ものフィンを有する。第１の金属層Ｍ１および第２の金属層Ｍ２は両方とも、図１Ａにかかる相互連結されたフィンの擬似フラクタルパターンを有する。第２の金属層Ｍ２は、第１の金属層Ｍ１と同じ極性を有する。つまり、第２の金属層の上部ノード導体２０２は第１の金属層の上部ノード導体２０４の上にあり、第２の金属層の下部ノード導体２０６は第１の金属層の下部ノード導体２０８の上にある。上部ノード導体間および下部ノード導体間の導電性ビア２１０，２１２は、ビア間容量性カップリングをもたらすことによって上部および下部ノード間の横方向キャパシタンスを増大させ、上にある導電性要素の極性が互い違いになる実施の形態と比較して、縦方向容量性カップリングの損失を相殺する（たとえば図２Ｂ参照）。

集積キャパシタ２００は、任意の上側下部ノードシールドプレート２１４および任意の下側下部ノードシールドプレート２１６を含み、特定の実施の形態ではＩＣのポリシリコン（「ポリ」）層に形成されるが、一般にはいずれかの好適な層に形成され得る。大部分のＩＣ製造プロセスは金属層に形成される構造について最大線幅規格を有するため、上側下部ノードシールドプレートは、金属の連続シートではなく、パターニングされた金属の幅広のストリップで典型的に形成される。ポリ層に形成される下側下部ノードシールドプレートは、設計ルールがそのような構造を許容するならば、連続シートとすることができる。金属層に形成される下側下部ノードシールドプレートもまた、パターニングされた金属の幅広のストリップで形成される可能性がある。上側および下側下部シールドプレートは、ＩＣ中の他のノードへの望ましくないカップリングから上部ノードをシールドし、中間金属層の上部ノード導体への追加的な縦方向カップリングをもたらし、したがって集積キャパシタの比キャパシタンスを増大させる。

下部ノード導電性要素による上部ノード導電性要素のシールドは、たとえばＩＣにおけるサンプルされたデータの低歪での転送を保証するために望ましい。さらなる実施の形態では、たとえばアナログ接地、デジタル接地、またはＶｄｄに接続された任意の基準シールドプレート２１８を設けて、ＩＣ中の他のノードへの望ましくないカップリングから、下部ノードをシールドすることができる。熱および堆積プロセスで形成された酸化シリコンといった誘電材料２２０が、ＩＣ中のノードを電気的に絶縁する。いくつかの実施の形態では、特定の用途の要件に依存してシールドの一部またはすべてを省略してもよい。

さらなる実施の形態では、第３の金属層は擬似フラクタルパターンを有し、特定の実施の形態ではＩＣの接地面層である第５の金属層に、任意のシールドプレートが形成される。別の実施の形態では、相互連結されたフィンの追加的な層が含まれる（たとえば、下部ノードシールドプレート２１４がＭ４層に形成され、基準シールドプレート２１８がＭ５層に形成される）。Ｍ５層に接地シールドプレートを形成することは、Ｍ５層を用いて接地面層をもたらす、より特定的には集積キャパシタの上にあるＭ５層の部分がアナログ接地面をもたらすＩＣにおいて特に望ましく、ＩＣのデジタル接地ノードよりも電気的ノイズが少ないことが多い。別の実施の形態では、相互連結されたフィンの追加的な層がＭ３層およびＭ４層に形成され、下部ノードプレートがＭ５層に形成される。さらに別の実施の形態では、シールドプレートは省略されるか、または１枚のシールドプレートのみ（たとえばポリプレート２１６）が設けられる。

図２Ｂは、層同士の間で互い違いの極性を有する集積回路のバックエンド層に組込まれた、図１Ａにかかる集積キャパシタ２３０の側面図である。集積キャパシタ２３０は、例証を簡単かつ明確にするために、少数のフィンのみの断面を示す。一実施の形態にかかる典型的な集積キャパシタは、各段に何百ものフィンを有する。第１の金属層Ｍ１および第２の金属層Ｍ２は両方とも、図１Ａにかかる相互連結されたフィンの擬似フラクタルパターンを有する。第２の金属層Ｍ２は、第１の金属層Ｍ１と反対の極性を有する。つまり、第２の金属層の上部ノード導体２３２は、第１の金属層の下部ノード導体２３４の上にあり、第２の金属層の下部ノード導体２３６は、第１の金属層の上部ノード導体２３８の上にある。隣接する層における互い違いの極性は、縦方向キャパシタンスを向上させる。たとえば、金属層間の縦方向キャパシタンスは、例示的な４０ｎｍノード技術において集積キャパシタのキャパシタンスを約３０％増大させる。

集積キャパシタ２３０は、任意の上側下部ノードシールドプレート２１４および任意の下側下部ノードシールドプレート２１６を含み、特定の実施の形態ではＩＣのポリシリコン（「ポリ」）層に形成される。大部分のＩＣ製造プロセスは金属層に形成される構造について最大線幅規格を有するため、上側下部ノードシールドプレートは、金属の連続シートではなく、パターニングされた金属の幅広のストリップで典型的に形成される。ポリ層に形成される下側下部ノードシールドプレートは、設計ルールがそのような構造を許容するならば、連続シートとすることができる。金属層に形成される下側下部ノードシールドプレートもまた、パターニングされた金属の幅広のストリップで形成される可能性がある。上側および下側下部シールドプレートは、ＩＣの他のノードへの望ましくないカップリングから上部ノードをシールドし、中間金属層の上部ノード導体への追加的な縦方向カップリングをもたらし、したがって集積キャパシタの比キャパシタンスを増大させる。

下部ノード導電性要素による上部ノード導電性要素のシールドは、たとえばＩＣにおけるサンプルされたデータの低歪での転送を保証するために望ましい。さらなる実施の形態では、たとえばアナログ接地、デジタル接地、またはＶｄｄに接続された任意の基準シールドプレート２１８を設けて、ＩＣ中の他のノードへの望ましくないカップリングから、下部ノードをシールドすることができる。熱および堆積プロセスで形成された酸化シリコンといった誘電材料２２０が、ＩＣ中の対向するノード要素を電気的に絶縁する。

さらなる実施の形態では、第３の金属層は擬似フラクタルパターンを有し、任意のシールドプレートは、特定の実施の形態ではＩＣの接地面層である第５の金属層に形成される。別の実施の形態では、相互連結されたフィンの追加的な層が含まれる（たとえば、下部ノードシールドプレート２１４がＭ４層に形成され、基準シールドプレート２１８がＭ５層に形成される）。Ｍ５層に接地シールドプレートを形成することは、Ｍ５層を用いて接地面層をもたらす、より特定的には、集積キャパシタの上にあるＭ５層の部分がアナログ接地面をもたらすＩＣにおいて特に望ましく、ＩＣのデジタル接地ノードよりも電気的ノイズが少ないことが多い。別の実施の形態では、相互連結されたフィンの追加的な層がＭ３層およびＭ４層に形成され、下部ノードプレートがＭ５層に形成される。さらに別の実施の形態では、シールドプレートは省略されるか、または１枚のシールドプレートのみ（たとえばポリプレート２１６）が設けられる。

なお、記載された層の種類および数は例にすぎず、いくつかの実施の形態では他の好適な層を使用してもよく、いずれかの数の層を使用してもよい。たとえば、使用される層は、製造プロセスにおいて利用可能な層の種類および数に依存してもよく、当業者には他の配置が明らかであろう。一般に、いずれかの好適な層および任意の数の層を本発明の実施の形態にしたがって使用してもよい。

図３は、一実施の形態にかかる集積キャパシタを組込んだＦＰＧＡ３００半導体装置の平面図である。ＦＰＧＡ３００は、ＲＡＭおよびロジックなどにおける機能ブロックのいくつかにＣＭＯＳ部分を含み、ＣＭＯＳ製造プロセスを用いて製造される。発明の１以上の実施の形態にかかる１以上の集積キャパシタ３５５は、多くの機能ブロック内、またはＦＰＧＡ３００の物理的なセクションもしくはセグメント内において、クロック回路３０５、マルチギガビットトランシーバ３０１、または他の機能ブロックといったＦＰＧＡのいくつかの機能ブロックのいずれかに組込まれる。集積キャパシタ３５５は、キャパシタの一方または両方の端子がスイッチングされる用途において特に望ましく、上部ノードシールドを含む実施の形態は、上部ノードがＦＰＧＡ３００中の回路の高インピーダンスまたは高ゲインノードに接続されるかまたはスイッチングされる用途においてさらに望ましい。実施の形態にかかる集積キャパシタは、ＭＧＴの等化フィルタなどの用途においても望ましく、１つの信号ノードを別のものに結合する浮遊キャパシタとして使用される。特定の実施の形態では、一実施の形態にかかる集積キャパシタは、トランシーバセクションまたは信号処理セクションといったＦＰＧＡのアナログセクションに組込まれる。さらなる実施の形態において、集積キャパシタは、アナログ接地金属層（たとえば例示的なＦＰＧＡのＭ５層）に形成された基準シールドプレート（図２Ａ，図２Ｂ、符号２１８参照）を含み、基準シールドは、デジタル接地端子より典型的に静かなＦＰＧＡのアナログ接地端子に接続される。

ＦＰＧＡアーキテクチャは、マルチギガビットトランシーバ（ＭＧＴ３０１）と、コンフィギュラブルロジックブロック（ＣＬＢ３０２）と、ランダムアクセスメモリブロック（ＢＲＡＭ３０３）と、入力／出力ブロック（ＩＯＢ３０４）と、コンフィギュレーションおよびクロックロジック(コンフィギュレーション／クロック３０５)と、デジタル信号処理ブロック（ＤＳＰ３０６）と、特殊入力／出力ブロック（Ｉ／Ｏ３０７）（たとえばコンフィギュレーションポートおよびクロックポート）と、デジタルクロックマネージャ、アナログデジタル変換器、システム監視ロジックなどといった、その他のプログラマブルロジック３０８とを含む、多数の異なるプログラマブルタイルを含む。いくつかのＦＰＧＡはまた、専用のプロセッサブロック（ＰＲＯＣ３１０）を含む。

いくつかのＦＰＧＡにおいて、各プログラマブルタイルは、プログラマブルインターコネクト要素（ＩＮＴ３１１）を含み、そのプログラマブルインターコネクト要素は、各隣り合うタイル中の対応するインターコネクト要素への、およびそのインターコネクト要素からの標準化された接続を有する。したがって、集められたプログラマブルインターコネクト要素は、図示されたＦＰＧＡに対するプログラマブルインターコネクト構造を実現する。プログラマブルインターコネクト要素（ＩＮＴ３１１）はまた、図１の上部に含まれる例によって示されるように、同じタイル内のプログラマブルロジック要素への、およびそのプログラマブルロジック要素からの接続を含む。

たとえば、ＣＬＢ３０２は、単一のプログラマブルインターコネクト要素（ＩＮＴ３１１）を加えたユーザロジックを実現するためにプログラムされることが可能なコンフィギュラブルロジック要素（ＣＬＥ３１２）を含みうる。ＢＲＡＭ３０３は、１以上のプログラマブルインターコネクト要素に加えてＢＲＡＭロジック要素（ＢＲＬ３１３）を含みうる。典型的には、タイルに含まれるインターコネクト要素の数はタイルの高さに依存する。図示された実施の形態においては、ＢＲＡＭタイルは４つのＣＬＢと同じ高さを有するが、他の数（たとえば５）もまた使用することができる。ＤＳＰタイル３０６は、適切な数のプログラマブルインターコネクト要素に加えてＤＳＰロジック要素（ＤＳＰＬ３１４）を含むことができる。ＩＯＢ３０４はたとえば、プログラマブルインターコネクト要素（ＩＮＴ３１１）の１つのインスタンスに加えて入力／出力ロジック要素（ＩＯＬ３１５）の２つのインスタンスを含むことができる。当業者にとっては明らかであるように、たとえばＩ／Ｏロジック要素３１５に接続される実際のＩ／Ｏパッドはさまざまな例示されたロジックブロック上に積層された金属を用いて製造され、典型的に、入力／出力ロジック要素３１５の領域に限定されない。図示された実施の形態において、ダイの中心近くのコラムナ（Columnar）領域（図３に網掛けで示す）は、コンフィギュレーション、クロックおよび他の制御ロジックのために用いられる。

図３に例証されたアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を構築する規則的なコラムナ構造を分断させる追加的なロジックブロックを含む。追加的なロジックブロックは、プログラマブルブロックおよび／または専用ロジックであり得る。たとえば、図３に示されたプロセッサブロックＰＲＯＣ３１０は、ＣＬＢおよびＢＲＡＭの複数の列に及ぶ。

なお、図３は、単に例示的なＦＰＧＡアーキテクチャを示すことを意図している。１列中のロジックブロックの数、列の相対的な幅、列の数および順序、列に含まれるロジックブロックの種類、ロジックブロックの相対的なサイズ、図３の上部に含まれる相互接続／ロジック構成は、純粋に例示的なものである。たとえば、実際のＦＰＧＡにおいては、ユーザロジックの効率的な実現を容易にするために、ＣＬＢが現れるところではどこでも、２以上の隣り合うＣＬＢの列が典型的に含まれる。

上記は本発明の１以上の局面にかかる例示的な実施の形態について記載しているが、本発明の１以上の局面にかかる他のおよびさらなる実施の形態が、添付の請求項によって決定されるその範囲およびその等価物から逸脱することなく考案され得る。ステップを列挙する請求項は、当該ステップのいずれの順序も暗示しない。商標はそれぞれの所有者の所有権である。

Claims

集積回路（「ＩＣ」）のキャパシタであって、
前記ＩＣの第１の金属層に形成された第１のノード導体を備え、前記第１のノード導体は、第１の方向に沿って延在する第１のスパインと、前記第１の方向に垂直な第２の方向に沿って前記第１のスパインから延在する第１の縦方向要素と、前記第１の方向に沿って延在する第１の柱頭要素と、前記第１の柱頭要素から前記第１のスパインに向かって延在する第１のセリフ要素とを有し、さらに、
前記ＩＣの前記第１の金属層に形成された第２のノード導体を備え、前記第２のノード導体は、前記第１の方向に沿って延在する第２のスパインと、前記第２のスパインから前記第２の方向に沿って前記第１のスパインに向かって延在する第２の縦方向要素と、前記第１のスパインおよび前記第２のスパインの間を前記第１の方向に沿って延在する第２の柱頭要素と、前記第２の柱頭要素から前記第２のスパインに向かって延在する第２のセリフ要素とを有し、前記第２のセリフ要素は、前記第１の縦方向要素と前記第１のセリフ要素との間に配置される、キャパシタ。
前記第１の柱頭要素から前記第１のスパインに向かって延在する第３のセリフ要素をさらに備え、前記第１の柱頭要素は、前記第１のスパイン上に第１のフィンを形成するように、前記第１のセリフ要素と前記第３のセリフ要素との間を延在する、請求項１に記載のキャパシタ。
前記第２のスパインから第３の柱頭要素に延在する第３の縦方向要素と、前記第３の柱頭要素から前記第２のスパインに向かって、前記第１の縦方向要素および前記第３のセリフ要素の間を延在する第４のセリフ要素とをさらに備える、請求項２に記載のキャパシタ。
前記第２のスパインから前記第２の方向に延在し、前記第１の縦方向要素に対向する第３の縦方向要素を有する第２のフィンをさらに備える、請求項２に記載のキャパシタ。
前記第１のフィンは第１のＴ字形フィンであり、前記第２のフィンは、前記第１のＴ字形フィンと相互連結する第２のＴ字形フィンである、請求項４に記載のキャパシタ。
前記第１のスパインから前記第２のスパインに向かって延在する第１の複数のフィンと、前記第２のスパインから延在し、前記第１の複数のフィンに相互連結された第２の複数のフィンとをさらに備える、請求項２に記載のキャパシタ。
前記第２のスパインから離れる方へ、前記第１のスパインから延在する第３の複数のフィンをさらに備える、請求項６に記載のキャパシタ。
前記第３の複数のフィンの各々は、前記第１のスパインに沿って前記第１の複数のフィンの対応する各々と対向する、請求項７に記載のキャパシタ。
前記第２のノード導体は上部ノード導体であり、前記第２のスパインは、前記上部ノード導体の最も外側のスパインであり、前記第１のノード導体は、前記上部ノード導体の前記最も外側のスパインに沿って延在する第１のノードシールドバーをさらに含む、請求項６に記載のキャパシタ。
前記第２のノード導体は、前記第２の方向に延在するバスバーをさらに含む上部ノード導体であり、前記第２のスパインは前記バスバーから延在し、前記第１のノード導体は、前記バスバーに沿って延在する第１のノードシールドバーをさらに含む、請求項６に記載のキャパシタ。
前記第２のノード導体は、バスバーをさらに含む上部ノード導体であり、前記第２のスパインは、前記バスバーから延在する前記上部ノード導体の最も外側のスパインであり、前記第１のノード導体は、前記バスバーに沿って延在する第１のノードシールドバーと、前記最も外側のスパインに沿って延在する第２のノードシールドバーとをさらに含む、請求項６に記載のキャパシタ。
前記第１の複数のフィンの上にある第３の複数のフィンと、前記第２の複数のフィンの上にある第４の複数のフィンとを有する前記ＩＣの第２の金属層をさらに備える、請求項６に記載のキャパシタ。
前記第３の複数のフィンは、第１の複数の導電性ビアによって前記第１の複数のフィンに電気的に接続され、前記第４の複数のフィンは、第２の複数の導電性ビアによって前記第２の複数のフィンに電気的に接続される、請求項１２に記載のキャパシタ。