JP2013121027A - 固体撮像素子およびその駆動方法、カメラシステム - Google Patents

Abstract

【課題】周辺回路の影響による画面端の白浮きを抑制することが可能な固体撮像素子およびその駆動方法、カメラシステムを提供する。
【解決手段】光信号を電気信号に変換し、露光時間に応じた信号電荷を蓄積する光電変換素子を含む複数の画素が行列状に配列された画素部と、画素部の互いに対向する縁部に隣接した配置され、少なくとも画素信号の読み出し動作に関連して駆動される周辺回路と、画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、画素信号読み出し部は、全画素読み出しを行う際に、全画素リセット後、画素部の互いに対向する縁部側に配置された周辺回路に近い少なくとも特定領域の行から、少なくとも１行ずつ交互に画素読み出しを行う。
【選択図】図７

Description

本発明は、全画素読み出しを行う固体撮像素子およびその駆動方法、カメラシステムに関するものである。

近年、高い解像度を持つイメージセンサであっても、低い解像度の良質な画像を撮像することが求められている。
たとえば、デジタルスチルカメラで動画を撮影したり、逆にカムコーダーで静止画を撮像したりするなどの機能が一般的になってきている。

また、これらの電子機器では、多くの場合、映像を確認するためのビューファインダーを備えているが、通常、ビューファインダーの解像度は撮像する画像よりも低い。
さらに一部のデジタルスチルカメラや携帯電話などでは、低解像度の撮像時にフレームレートを向上させ、従来は見ることができなかった高速の動きを撮像する機能を搭載している。

以上のように、一つのイメージセンサで、高解像度で低フレームレートの静止画と、比較的低解像度で高フレームレートの動画の両方に対応することが求められている。

特許文献１には、ＣＣＤ(Charge Coupled Device)イメージセンサにおいて、信号出力負荷期間のない出力信号を得ることができ、高フレームレートの要求にも対応できるようにした技術が開示されている。

これに対して、全ての画素から信号を読み出す全画素モードと、行や列を飛ばしながら間欠的に読み出す間引きモードに対応するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサが提案されている。

このＣＭＯＳイメージセンサにおいては、高解像度の静止画を撮影する際には全画素モードを用い、低解像度の動画や高いフレームレートで撮像する際には間引きモードを用いる。

ところで、ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。

列並列出力型ＣＭＯＳイメージセンサの画素信号読み出し（出力）回路については実に様々なものが提案されている。
その最も進んだ形態のひとつが列毎にアナログ−デジタル変換装置（以下、ＡＤＣ（Analog Digital Converter)と略す）を備え、デジタル信号として画素信号を取り出すタイプである。

ここで、一般的なＣＭＯＳイメージセンサの全素読み出し動作について説明する。

図１および図２の（Ａ）および（Ｂ）は、一般的なＣＭＯＳイメージセンサの全画素読み出し動作の概要を説明するための図である。

図１のＣＭＯＳイメージセンサ１は、光電変換機能を含む画素がアレイ状に配列された画素部２と、画素読み出しのための画素電流源３Ｄ，３Ｕと、カラムＡＤＣ等の読み出し回路４Ｄ，４Ｕを含んで構成される。
画素電流源３Ｄ，３Ｕは、画素読み出しのために画素のＦＤアンプとソースフォロアを形成するために信号線に接続されるが、インピーダンスを確保するために信号線の両端に（画素部２の上下）に設けられる構成が適用される。
図１の例は、画素部２の上下端部側に読み出し回路４Ｄ，４Ｕが配置されている例であり、図２の例は、画素部の上下の一端（下端）側のみに読み出し回路４Ｄが配置されている例である。

全画素読み出しを行う場合、図１および図２の（Ａ）に示すように、全画素一斉にリセットする。
次に、たとえば画素部２の下端から上端に向かって順番に一行ずつ読み出しを行う。

特開平０６−２１７２０６号公報

ところが、読み出し動作中は、周辺回路(画素電流源・読み出し回路など）から発光・発熱が生じる。
特に、画素電流源３からの発光、発熱の影響が大きい。
画素部２を下端から上端に向かって読み出すと、上端に近い場所ほど電荷の蓄積時間が長い。
上端の周辺回路に近い部分（点線枠部分）は、周辺回路からの発光・発熱の影響を長時間受けるため、この部分にシェーディング状の白浮きが生じる。
また、図３に示すように、フレームレートが下がると、周辺回路からの上記影響を受ける時間がさらに伸びるため、白浮き現象が顕著になる。画素数大きいタイプはフレームレートが遅いため、特に問題になる。

読み出し回路（カラムＡＤＣなど）が片側の場合でも、画素電流源が上下にある場合、画素電流源からの発光・発熱により、後から読み出される画素が白浮きしてしまう。

本発明は、周辺回路の影響による画面端の白浮きを抑制することが可能な固体撮像素子およびその駆動方法、カメラシステムを提供することにある。

本発明の第１の観点の固体撮像素子は、光信号を電気信号に変換し、露光時間に応じた信号電荷を蓄積する光電変換素子を含む複数の画素が行列状に配列された画素部と、上記画素部の互いに対向する縁部に隣接した配置され、少なくとも画素信号の読み出し動作に関連して駆動される周辺回路と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、全画素読み出しを行う際に、全画素リセット後、上記画素部の互いに対向する縁部側に配置された周辺回路に近い少なくとも特定領域の行から、少なくとも１行ずつ交互に画素読み出しを行う。

本発明の第２の観点の固体撮像素子の駆動方法は、互いに対向する縁部に隣接して、少なくとも画素信号の読み出し動作に関連して駆動される周辺回路が配置され、光信号を電気信号に変換し、露光時間に応じた信号電荷を蓄積する光電変換素子を含む複数の画素が行列状に配列された画素部に対して全画素読み出しを行うに際し、全画素リセットするリセットステップと、上記画素部の互いに対向する縁部側に配置された周辺回路に近い少なくとも特定領域の行から、少なくとも１行ずつ交互に画素読み出しを行う読み出しステップとを有する。

本発明の第３の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光信号を電気信号に変換し、露光時間に応じた信号電荷を蓄積する光電変換素子を含む複数の画素が行列状に配列された画素部と、上記画素部の互いに対向する縁部に隣接した配置され、少なくとも画素信号の読み出し動作に関連して駆動される周辺回路と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、全画素読み出しを行う際に、全画素リセット後、上記画素部の互いに対向する縁部側に配置された周辺回路に近い少なくとも特定領域の行から、少なくとも１行ずつ交互に画素読み出しを行う。

本発明によれば、周辺回路の影響による画面端の白浮きを抑制することができる。

一般的なＣＭＯＳイメージセンサの全画素読み出し動作の概要を説明するための第１図である。 一般的なＣＭＯＳイメージセンサの全画素読み出し動作の概要を説明するための第２図である。 一般的なＣＭＯＳイメージセンサにおいて白浮きが発生することを説明するための図である。 本第１の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。 本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。 本実施形態に係る画素部の上下両端に配置される画素電流源の具体的な構成例を示す図である。 本実施形態に係る固体撮像素子の全画素読み出しの動作例を説明するための図である。 ２画素共有の画素構成例を示す図である。 ４画素共有の画素構成例を示す図である。 本第２の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。 第３の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）における画素部の構成を示す図である。 本実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。

以下、本発明の実施の形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（固体撮像素子の第１の構成例）
２．第２の実施形態（固体撮像素子の第２の構成例）
３．第３の実施形態（固体撮像素子の第３の構成例）
４．第４の実施形態（カメラシステムの構成例）

＜１．第１の実施形態＞
図４は、本第１の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。

［固体撮像素子の全体構成例］
この固体撮像素子１００は、図４に示すように、撮像部としての画素部１１０、垂直走査回路（行走査回路）１２０、水平転送走査回路（列走査回路）１３０、およびタイミング制御回路１４０を有する。
さらに、固体撮像素子１００は、列回路としての画素電流源１５０Ｄ，１５０Ｕ、ＡＤＣ群である列並列処理部１６０Ｄ，１６０Ｕ、並びにＤＡＣ（デジタル−アナログ変換装置）１７０、および内部電圧生成回路（バイアス回路）１８０を有する。

本実施形態において、水平転送走査回路１３０、画素電流源１５０、列並列処理部１６０、ＤＡＣ１７０等により画素信号読み出し部が形成され、タイミング制御回路１４０が制御部に相当する機能を有している。
また、本実施形態においては、画素電流源１５０、列並列処理部１６０、ＤＡＣ１７０が、内部または外部で生成されたバイアス電圧が供給される機能部を含んで構成される。

画素部１１０は、フォトダイオード（光電変換素子）と画素内アンプとを含む複数の単位画素１１０Ａがｍ行ｎ列の２次元状（マトリクス状）に配列されている。

［単位画素の構成例］
図５は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。

この単位画素１１０Ａは、光電変換素子としてたとえばフォトダイオード１１１を有している。
単位画素１１０Ａは、１個のフォトダイオード１１１に対して、転送素子としての転送トランジスタ１１２、リセット素子としてのリセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４トランジスタを能動素子として有する。

フォトダイオード１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、フォトダイオード１１１と出力ノードとしてのフローティングディフュージョンＦＤとの間に接続されている。
転送トランジスタ１１２は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号ＴＧが与えられることで、光電変換素子であるフォトダイオード１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。

リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続されている。
リセットトランジスタ１１３は、リセット制御線ＬＲＳＴを通してそのゲートにリセットＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。

フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して垂直信号線１１６に接続され、画素部外の画素電流源１５０Ｄ，１５０Ｕの定電流源ＩＤ，ＩＵとソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線１１６に出力する。垂直信号線１１６を通じて、各画素から出力された電圧は、画素信号読み出し回路としての列並列処理部１６０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時並列的に行われる。

画素部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組の制御線ＬＣＴＬとして画素配列の各行単位で配線されている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、画素駆動部としての垂直走査回路１２０により駆動される。

固体撮像素子１００は、画素部１１０の信号を順次読み出すための制御回路として内部クロックを生成するタイミング制御回路１４０、行アドレスや行走査を制御する垂直走査回路１２０、列アドレスや列走査を制御する水平転送走査回路１３０が配置される。

垂直走査回路１２０は、タイミング制御回路１４０の制御の下、たとえば全画素読み出しを行う場合、まず、画素部１１０の全面リセットを行う。
この場合、転送トランジスタ１１２およびリセットトランジスタ１１３をオンにすることにより（あるいはリセットトランジスタ１１３）をオンすることで画像全面のリセットを一斉に行う。
具体的には、転送トランジスタ１１２をオン、オフ制御する制御信号Ｔｘ、およびリセットトランジスタ１１３をオン、オフ制御する制御信号ＲＳＴの両方（またはいずれか）をアクティブ（本例ではハイレベル）に設定する。
これにより、フォトダイオード（光電変換素子）１１１に蓄積された電荷をはきすてる。そして、セット後、両信号をローレベルに切り替えて転送トランジスタ１１２およびリセットトランジスタをオフにする。これにより、フォトダイオード１１１が光信号を電荷に変換し蓄積する。
次に、読み出し時には、垂直走査回路１２０は、リセットトランジスタ１１３をオンしてフローティングディフュージョンＦＤをリセットし、リセットトランジスタ１１３をオフする。これにより、そのときのフローティングディフュージョンＦＤの電圧を増幅トランジスタ１１４、選択トランジスタ１１５を通して出力する。このときの出力をＰ相出力とする。
次に、転送トランジスタ１１２をオンしてフォトダイオード１１１に蓄積された電荷をフローティングディフュージョンＦＤに転送し、そのときのフローティングディフュージョンＦＤの電圧を増幅トランジスタ１１４で出力する。このときの出力をＤ相出力とする。
Ｄ相出力とＰ相出力の差分を画像信号とすることで、画素ごとの出力のＤＣ成分のばらつきだけでなく、フローティングディフュージョンのＦＤリセットノイズも画像信号から除去することができる。

垂直走査回路１２０は、タイミング制御回路１４０の制御の下、画素読み出しを、画素部１１０の上下、すなわち、画素電流源１５０Ｕ，１５０Ｄに近い領域の行から交互に行い、そして、中央に向かって読み出しを行うように各行の画素を駆動する。

タイミング制御回路１４０は、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、列並列処理部１６０、ＤＡＣ１７０、内部電圧生成回路１８０の信号処理に必要なタイミング信号を生成する。

タイミング制御回路１４０は、たとえばＤＡＣ１７０および内部電圧生成回路１８０における参照信号ＲＡＭＰ（Ｖｓｌｏｐ）の生成を制御するＤＡＣ制御機能部を含む。
ＤＡＣ制御機能部は、列並列処理部１６０の各カラム処理回路（ＡＤＣ）１６１のＡＤ変換を行う行ごとに、参照信号ＲＡＭＰのオフセットを調整するように制御する。

画素部１１０においては、ラインシャッタを使用した光子蓄積、排出により、映像や画面イメージを画素行毎に光電変換し、アナログ信号ＶＳＬを列並列処理部１６０（Ｄ，Ｕ）の各カラム処理回路１６１に出力する。
列並列処理部１６０では、ＡＤＣブロック（各カラム部）でそれぞれ、画素部１１０のアナログ出力をＤＡＣ１７０からの参照信号（ランプ信号）ＲＡＭＰを使用したＡＰＧＡ対応積分型ＡＤＣ、およびデジタルＣＤＳを行い、数ビットのデジタル信号を出力する。

画素電流源１５０Ｄ，１５０Ｕは、画素読み出しのために画素の増幅トランジスタ（ＦＤアンプ）とソースフォロワ−を形成するために信号線に接続されるが、インピーダンスを確保するために信号線の両端に（画素部１１０の上下）に設けられる構成が適用される。
画素電流源１５０Ｄは、内部電圧生成回路１８０で生成されるバイアス電圧ＶＢＡＩＳ１が供給される。
画素電流源１５０Ｄは、内部電圧生成回路１８０で生成されるバイアス電圧ＶＢＡＩＳ２が供給される。

図６は、本実施形態に係る画素部の上下両端に配置される画素電流源の具体的な構成例を示す図である。

画素電流源１５０Ｄは、画素の列配列に対応して基準電位ＶＳＳと各垂直信号線１１６−１〜１１６−ｎの一端（下端）側との間に直列に接続された負荷ＭＯＳトランジスタ１５１Ｄ−１〜１５１Ｄ−ｎおよび１５２Ｄ−１〜１５２Ｄ−ｎを有する。
そして、負荷ＭＯＳトランジスタ１５１Ｄ−１〜１５１Ｄ−ｎのゲートが内部電圧生成回路１８０で生成されるバイアス電圧ＶＢＩＡＳ１１の供給ラインに共通に接続されている。
負荷ＭＯＳトランジスタ１５２Ｄ−１〜１５２Ｄ−ｎのゲートが内部電圧生成回路１８０で生成されるバイアス電圧ＶＢＩＡＳ１２の供給ラインに共通に接続されている。
直列に接続された負荷ＭＯＳトランジスタ１５１Ｄ−１〜１５１Ｄ−ｎおよび１５２Ｄ−１〜１５２Ｄ−ｎは画素読み出し時のソースフォロワの電流源ＩＤとして機能する。

画素電流源１５０Ｕは、画素の列配列に対応して基準電位ＶＳＳと各垂直信号線１１６−１〜１１６−ｎの他端（上端）側との間に直列に接続された負荷ＭＯＳトランジスタ１５１Ｕ−１〜１５１Ｕ−ｎおよび１５２Ｕ−１〜１５２Ｕ−ｎを有する。
そして、負荷ＭＯＳトランジスタ１５１Ｕ−１〜１５１Ｕ−ｎのゲートが内部電圧生成回路１８０で生成されるバイアス電圧ＶＢＩＡＳ２１の供給ラインに共通に接続されている。
負荷ＭＯＳトランジスタ１５２Ｕ−１〜１５２Ｕ−ｎのゲートが内部電圧生成回路１８０で生成されるバイアス電圧ＶＢＩＡＳ２２の供給ラインに共通に接続されている。
直列に接続された負荷ＭＯＳトランジスタ１５１Ｕ−１〜１５１Ｕ−ｎおよび１５２Ｕ−１〜１５２Ｕ−ｎは画素読み出し時のソースフォロワの電流源ＩＵとして機能する。

［カラムＡＤＣの構成例］
本実施形態の列並列処理部１６０Ｄ，１６０Ｕは、同様の構成を有し、ＡＤＣブロックであるカラム処理回路（ＡＤＣ）１６１が複数列配列されている。
すなわち、列並列処理部１６０（Ｄ，Ｕ）は、ｋビットデジタル信号変換機能を有し、各垂直信号線（列線）１１６−１〜１１６−ｎ毎に配置され、列並列ＡＤＣブロックが構成される。
各ＡＤＣ１６１は、ＤＡＣ１７０により生成される参照信号を階段状に変化させたランプ波形である参照信号ＲＡＭＰ（Ｖｓｌｏｐ）と、行線毎に画素から垂直信号線を経由し得られるアナログ信号ＶＳＬとを比較する機能部としての比較器１６２を有する。
さらに、各ＡＤＣは、比較時間をカウントするカウンタ１６３と、カウンタ１６３のカウント結果を保持するメモリ（ラッチ）１６４を有する。ＡＤＣ１６１は、転送スイッチ１６５を有する。
各メモリ１６４の出力は、たとえばｋビット幅の水平転送線ＬＴＲＦに接続されている。
そして、水平転送線ＬＴＲＦに対応したｋ個のアンプ回路および信号処理回路が配置される。

このような比較器を有する列並列処理部１６０においては、垂直信号線１１６に読み出されたアナログ信号電位ＶＳＬは列毎（カラム毎）に配置された比較器１６２で参照信号ＲＡＭＰと比較される。
このとき、比較器１６２と同様に列毎に配置されたカウンタ１６３が動作している。
各ＡＤＣ１６１は、ランプ波形のある参照信号ＲＡＭＰ（電位Ｖｓｌｏｐ）とカウンタ値が一対一の対応を取りながら変化することで垂直信号線１１６の電位（アナログ信号）ＶＳＬをデジタル信号に変換する。
ＡＤＣ１６１は、参照信号ＲＡＭＰ（電位Ｖｓｌｏｐ）の電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換する。
アナログ信号ＶＳＬと参照信号ＲＡＭＰ（Ｖｓｌｏｐ）が交わったとき、比較器１６２の出力が反転し、カウンタ１６３の入力クロックを停止し、または、入力を停止していたクロックをカウンタ６３に入力し、ＡＤ変換を完了させる。ＡＤ変換されたデータはメモリ１６４に保持される。

以上のＡＤ変換期間終了後、水平転送走査回路１３０により、メモリ１６４に保持されたデータが、水平転送線ＬＴＲＦに転送され、アンプ回路を経て信号処理回路に入力され、所定の信号処理により２次元画像が生成される。

水平転送走査回路１３０では、転送速度の確保のために数チャンネル同時並列転送を行う。
タイミング制御回路１４０においては、画素部１１０、列並列処理部１６０等の各ブロックでの信号処理に必要なタイミングを作成している。
後段の信号処理回路では、ラインメモリ内に格納された信号より縦線欠陥や点欠陥の補正、信号のクランプ処理を行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
本実施形態の固体撮像素子１００においては、信号処理回路のデジタル出力がＩＳＰやベースバンド（baseband）ＬＳＩの入力として送信される。

ＤＡＣ１７０は、タイミング制御回路１４０の制御の下、ある傾きを持った線形に変化するスロープ波形である参照信号（ランプ信号）を生成し、参照信号ＲＡＭＰを列並列処理部１６０に供給する。
ＤＡＣ１７０は、たとえばタイミング制御回路１４０の制御の下、列並列処理部１６０の各カラム処理回路（ＡＤＣ）１６１のＡＤ変換を行う行ごとに、オフセット調整した参照信号ＲＡＭＰを生成する。

内部電圧生成回路１８０は、バイアス電圧ＶＢＩＡＳ１（１１，１２）、ＶＢＩＡＳ２（２１，２２）を生成し、画素電流源１５０Ｄ，１５０Ｕに供給する。
また、内部電圧生成回路１８０は、バイアス電圧ＶＢＩＡＳ３を生成し、ＤＡＣ１７０の電流制御用電流源（たとえばトランジスタのゲート）に供給する。

［固体撮像素子の全画素読み出し動作例］
図７（Ａ）および（Ｂ）は、本実施形態に係る固体撮像素子の全画素読み出しの動作例を説明するための図である。
次に、上記構成による動作を、図７に関連付けて説明する。

タイミング制御回路１４０の制御の下、たとえば全画素読み出しを行う場合、まず、図７（Ａ）に示すように、画素部１１０の全面リセットを行う。
この場合、転送トランジスタ１１２およびリセットトランジスタ１１３をオンにすることによりをオンすることで画像全面のリセットを一斉に行う。
具体的には、垂直走査回路１２０が転送トランジスタ１１２をオン、オフ制御する制御信号Ｔｘ、およびリセットトランジスタ１１３をオン、オフ制御する制御信号ＲＳＴの両方をアクティブのハイレベルに設定する。
これにより、フォトダイオード１１１に蓄積された電荷をはきすてる。
そして、セット後、両信号をローレベルに切り替えて転送トランジスタ１１２およびリセットトランジスタをオフにする。これにより、フォトダイオード１１１が光信号を電荷に変換し蓄積する。

次に、画素読み出しを行う。
この読み出し動作中は、周辺回路、特に画素電流源１５０Ｄ，１５０Ｕから発光・発熱が生じる。
したがって、画素部１１０を下端から上端に向かって順番に読み出すと、上端に近い場所ほど電荷の蓄積時間が長い。
上端の周辺回路に近い部分は、周辺回路からの発光・発熱の影響を長時間受けるため、この部分にシェーディング状の白浮きが生じる。
図３の例から考察すると、画面端から全画面の１／５程度の領域において白浮きが生じやすいことが推察される。

そこで、本実施形態では、図７（Ｂ）に示すように、画素読み出しを、画素部１１０の上下、すなわち、画素電流源１５０Ｕ，１５０Ｄに近い領域の行から交互に行い、そして、中央に向かって読み出しを行うように各行の画素を駆動する。

画素部１１０に、たとえば垂直（Ｖ）方向に５０００行ある場合、以下のような順番で読み出しを行う。
なお、この例では１行目は下端側の画素電流源１５０Ｄに近い行であり、５０００行目は上端側の画素電流源１５０Ｕに近い行であるとする。ただし、この逆であってもよい。

［画素読み出しの順番の第１例］
第１例では、次の順番で読み出しを行う。
例１）１行目、５０００行目、２行目、４９９９行目、３行目、４９９８行目、・・・２５００行目、２５０１行目（Ｒ行→Ｂ行→Ｂ行→Ｒ行）の順である。
この第１例では、画素電流源１５０Ｕ，１５０Ｄに近い領域の行から１行ずつ交互に読み出しを行い、そして、中央に向かって読み出しを行うように各行の画素を駆動する。
第１例では、画面上下端を先に読み出すので、この部分の蓄積時間が大幅に短くなる。これにより、周辺回路、特に画素電流源の影響による画面端の白浮きを抑制できる。

［画素読み出しの順番の第２例］
第２例では、次の順番で読み出しを行う。
例２）１行目、２行目、４９９９行目、５０００行目、３行目、４行目、・・・２５０１行目、２５０２行目（Ｒ行→Ｂ行→Ｒ行→Ｂ行）の順である。
この第２例では、画素電流源１５０Ｕ，１５０Ｄに近い領域の行から２行ずつ交互に読み出しを行い、そして、中央に向かって読み出しを行うように各行の画素を駆動する。
第２例においても、画面上下端を先に読み出すので、この部分の蓄積時間が大幅に短くなる。これにより、周辺回路、特に画素電流源の影響による画面端の白浮きを抑制できる。

第２例のように、２行ずつ上下交互に読み出しを行う方法は、図８に示すように、２画素共有の構成を採用している固体撮像素子に適用可能である。
すなわち、共有画素の数の行を連続して読み出し、これを上下交互に行うようにすることにより、画素共有に適した全画素読み出しを行うことが可能である。
ちなみに、図９に示すような４画素共有の場合、次の順番で読み出しを行う。
例３）１行目，２行目、３行目、４行目、４９９７行目、４９９８行目、４９９９行目、５０００行目、５行目、６行目、７行目、８行目、・・・２５０１行目、２５０２行目、２５０３行目、２５０３行目（Ｒ行→Ｂ行→Ｒ行→Ｂ行）の順である。

また、上記した例のように、規則正しく交互に読み出しを行うことは、必ずしも必要なことではない。
たとえば、周辺回路の影響を受けて白浮きが発現すると予測される画面上下端から行数、あるいはこの行数にマージンを持たせて行数を含む特定領域ＳＡＲ−Ｄ、ＳＡＲ−Ｕを交互に先に読み出す。
その後は、一方の特定領域に隣接する行から他方の特定領域に隣接する行まで順番読み出す、あるいは一方の特定領域から隣接する行から中央に位置する行まで順番に読み出し、他方の特定領域に隣接する行から中央の読み出し行に隣接する行まで読み出す。
すなわち、周辺回路の影響を受けて白浮きが発現すると予測される画面上下端から行数、あるいはこの行数にマージンを持たせて行数を含む特定領域を交互に先に読み出した後は、任意の順番で読み出すことが可能である。

以下に読み出し時の具体的な動作を説明する。
読み出し時には、垂直走査回路１２０が、リセットトランジスタ１１３をオンしてフローティングディフュージョンＦＤをリセットし、リセットトランジスタ１１３をオフする。これにより、そのときのフローティングディフュージョンＦＤの電圧を増幅トランジスタ１１４、選択トランジスタ１１５を通して出力する。このときの出力をＰ相出力とする。
次に、転送トランジスタ１１２をオンしてフォトダイオード１１１に蓄積された電荷をフローティングディフュージョンＦＤに転送し、そのときのフローティングディフュージョンＦＤの電圧を増幅トランジスタ１１４で出力する。このときの出力をＤ相出力とする。
画素から読み出された信号は、各カラム処理回路（ＡＤＣ）１６１に入力される。
各カラム処理回路（ＡＤＣ）１６１において、垂直信号線１１６に読み出されたアナログ信号電位ＶＳＬが列毎に配置された比較器１６２で参照信号ＲＡＭＰと比較される。
アナログ電位ＶＳＬと参照信号ＲＡＭＰのレベルが交差し比較器１６２の出力が反転するまで、カウンタ１６３でカウントが行われる。
カウンタ１６３では、たとえばクロックＣＬＫに同期してカウント動作が行われ、比較器１６２の出力レベルが反転するとカウント動作が停止され、そのときの値がメモリ１６４に保持される。
このリセットレベルＰ相には画素毎のばらつきが含まれる。
２回目は各単位画素１１０Ａで光電変換された信号が垂直信号線１１６（−１〜−ｎ）に読み出され（Ｄ相）、ＡＤ変換が実行される。

各カラム処理回路（ＡＤＣ）１６１において、垂直信号線１１６に読み出されたアナログ信号電位ＶＳＬが列毎に配置された比較器１６２で参照信号ＲＡＭＰと比較される。
アナログ電位ＶＳＬと参照信号ＲＡＭＰのレベルが交差し比較器１６２の出力が反転するまで、カウンタ１６３でカウントが行われる。
カウンタ１６３では、たとえばクロックＣＬＫに同期してカウント動作が行われ、比較器１６２の出力レベルが反転するとカウント動作が停止され、そのときの値がメモリ１６４に保持される。
そして、このＰ相およびＤ相変換の結果と合わせて、（Ｄ相レベル−Ｐ相レベル）を実行することで、相関二重サンプリング（ＣＤＳ）が実現できる。
デジタル信号に変換された信号は、水平（列）転送走査回路１３０により、順番に水平転送線ＬＴＲＦを介してアンプ回路に読み出され、最終的に出力される。
このようにして、列並列出力処理が行われる。

以上説明したように、本実施形態の固体撮像素子によれば、画面上下端を先に読み出すので、この部分の蓄積時間が大幅に短くなる。これにより、周辺回路の影響による画面端の白浮きを抑制できる。

＜２．第２の実施形態＞
図１０は、本第２の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。

本第２の実施形態に係る固体撮像素子１００Ａが第１の実施形態に係る固体撮像素子１００と異なる点は、読み出し回路（カラムＡＤＣなど）としての列並列処理部１６０が片側のみに配置されていることにある。
この場合でも、画素電流源が上下にあることから、上記第１の実施形態で示した全画素読み出し方法が適用される。

本第２の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。

＜３．第３の実施形態＞
図１１は、第３の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）における画素部の構成を示す図である。

本第２の実施形態に係る固体撮像素子１００Ｂは、画素部２００が有効画素領域２１０の下端側および右端側に遮光状態にある垂直（Ｖ）、水平（Ｈ）オプティカルブラック（ＯＢＰ）領域２２０，２３０が形成されている。
この例では、ＶＯＰＢ領域２２０の行数は第０行から第１５行の１６行で、有効画素領域２１０の行数は第１６号から第５０１５行の５０００行である。

固体撮像素子１００Ｂにおいて、全画素読み出しは、ＶＯＰＢ領域２２０の１６行を順番に読み出した後、有効画素領域２１０の読み出しが行われるが、この読み出しには第１の実施形態で説明した第１例、第２例や第３例の方法が適用される。
第２例を適用すると、次の順番で読み出しを行う。
例２）１６行目、１７行目、５０１４行目、５０１５行目、１８行目、１９行目、・・・２５０１６行目、２５０１７行目（Ｒ行→Ｂ行→Ｒ行→Ｂ行）の順である。
このように、第２例の読み出し方法を適用すると、画素電流源１５０Ｕ，１５０Ｄに近い領域の行から２行ずつ交互に読み出しを行い、そして、中央に向かって読み出しを行うように各行の画素を駆動する。
本第３の実施形態において、画面上下端を先に読み出すので、この部分の蓄積時間が大幅に短くなる。これにより、周辺回路、特に画素電流源の影響による画面端の白浮きを抑制できる。

このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。

＜４．第４の実施形態＞
図１２は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。

本カメラシステム３００は、図１２に示すように、本実施形態に係る固体撮像素子１００，１００Ａ，１００Ｂが適用可能な撮像デバイス３１０を有する。
カメラシステム３００は、撮像デバイス３１０の画素領域に入射光を導く（被写体像を結像する）光学系として、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０を有する。
さらに、カメラシステム３００は、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。

駆動回路３３０は、撮像デバイス３１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス３１０を駆動する。

また、信号処理回路３４０は、撮像デバイス３１０の出力信号に対して所定の信号処理を施す。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号が液晶ディスプレイ等からなるモニターに動画として映し出される。

上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１０として、先述した固体撮像素子１００，１００Ａ，１００Ｂを搭載することで、高精度なカメラが実現できる。

なお、本技術は、以下のような構成もとることができる。
（１）光信号を電気信号に変換し、露光時間に応じた信号電荷を蓄積する光電変換素子を含む複数の画素が行列状に配列された画素部と、
上記画素部の互いに対向する縁部に隣接した配置され、少なくとも画素信号の読み出し動作に関連して駆動される周辺回路と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素信号読み出し部は、
全画素読み出しを行う際に、全画素リセット後、上記画素部の互いに対向する縁部側に配置された周辺回路に近い少なくとも特定領域の行から、少なくとも１行ずつ交互に画素読み出しを行う
固体撮像素子。
（２）上記画素信号読み出し部は、
全画素読み出しを行う際に、全画素リセット後、上記画素部の互いに対向する縁部側に配置された周辺回路に近い領域の行から少なくとも１行ずつ交互に読み出し、かつ、上記特定領域を除く画素部の上記縁部間の中央領域の読み出しを行う
上記（１）記載の固体撮像素子。
（３）上記画素信号読み出し部は、
全画素読み出しを行う際に、全画素リセット後、上記画素部の互いに対向する縁部側に配置された周辺回路に近い領域の行から少なくとも１行ずつ交互に読み出し、画素部の上記縁部間の中央部に向かって読み出しを行う
上記（１）または（２）記載の固体撮像素子。
（４）上記画素部は、
複数の画素で出力ノードを共有する共有画素が形成され、当該共有出力ノードから対応する上記画素信号読み出し線に上記共有画素における各画素の画素信号を選択的に出力可能で、
上記画素信号読み出し部は、
共有画素の数の行を連続して読み出し、当該連続読み出しを交互に行う
上記（１）から（３）のいずれか一に記載の固体撮像素子。
（５）上記画素部は、
有効画素領域、および当該有効画素領域外で周辺回路側に遮光状態にあるオプティカルブラック領域が形成され、
上記画素信号読み出し部は、
全画素読み出しを行う際に、全画素リセット後、オプティカルブラック領域を順番に読み出し、上記有効画素領域は上記画素部の互いに対向する縁部側に配置された周辺回路に近い少なくとも特定領域の行から、少なくとも１行ずつ交互に画素読み出しを行う
上記（１）から（４）のいずれか一に記載の固体撮像素子。
（６）画素信号読み出し線を有し、
上記画素信号読み出し部は、
上記画素部から上記画素信号読み出し線を通して画素信号の読み出しを行い、
上記画素部の互いに対向する縁部側に配置された各周辺回路は、
上記画素信号読み出し線に接続されて電流源として機能し、バイアス電圧に応じた電流が流れる負荷素子を含む
上記（１）から（４）のいずれか一に記載の固体撮像素子。
（７）互いに対向する縁部に隣接して、少なくとも画素信号の読み出し動作に関連して駆動される周辺回路が配置され、光信号を電気信号に変換し、露光時間に応じた信号電荷を蓄積する光電変換素子を含む複数の画素が行列状に配列された画素部に対して全画素読み出しを行うに際し、
全画素リセットするリセットステップと、
上記画素部の互いに対向する縁部側に配置された周辺回路に近い少なくとも特定領域の行から、少なくとも１行ずつ交互に画素読み出しを行う読み出しステップと
を有する固体撮像素子の駆動方法。
（８）上記読み出しステップでは、
全画素読み出しを行う際に、全画素リセット後、上記画素部の互いに対向する縁部側に配置された周辺回路に近い領域の行から少なくとも１行ずつ交互に読み出し、かつ、上記特定領域を除く画素部の上記縁部間の中央領域の読み出しを行う
上記（７）記載の固体撮像素子の駆動方法。
（９）上記読み出しステップでは、
全画素読み出しを行う際に、全画素リセット後、上記画素部の互いに対向する縁部側に配置された周辺回路に近い領域の行から少なくとも１行ずつ交互に読み出し、画素部の上記縁部間の中央部に向かって読み出しを行う
上記（７）または（８）記載の固体撮像素子の駆動方法。
（１０）上記画素部は、
複数の画素で出力ノードを共有する共有画素が形成され、当該共有出力ノードから対応する上記画素信号読み出し線に上記共有画素における各画素の画素信号を選択的に出力可能で、
上記読み出しステップでは、
共有画素の数の行を連続して読み出し、当該連続読み出しを交互に行う
上記（７）から（９）のいずれか一に記載の固体撮像素子の駆動方法。
（１１）上記画素部は、
有効画素領域、および当該有効画素領域外で周辺回路側に遮光状態にあるオプティカルブラック領域が形成され、
上記読み出しステップでは、
全画素読み出しを行う際に、全画素リセット後、オプティカルブラック領域を順番に読み出し、
上記有効画素領域は上記画素部の互いに対向する縁部側に配置された周辺回路に近い少なくとも特定領域の行から、少なくとも１行ずつ交互に画素読み出しを行う
上記（７）から（１０）のいずれか一に記載の固体撮像素子の駆動方法。
（１２）固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光信号を電気信号に変換し、露光時間に応じた信号電荷を蓄積する光電変換素子を含む複数の画素が行列状に配列された画素部と、
上記画素部の互いに対向する縁部に隣接した配置され、少なくとも画素信号の読み出し動作に関連して駆動される周辺回路と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素信号読み出し部は、
全画素読み出しを行う際に、全画素リセット後、上記画素部の互いに対向する縁部側に配置された周辺回路に近い少なくとも特定領域の行から、少なくとも１行ずつ交互に画素読み出しを行う
カメラシステム。

１００，１００Ａ，１００Ｂ・・・固体撮像素子、１１０・・・画素部、１２０・・・垂直走査回路、１３０・・・水平転送走査回路、１４０・・・タイミング制御回路、１５０・・・負荷回路、１６０・・・列並列処理部、１６１・・・カラム処理回路（ＡＤＣ）、１６２・・・比較器、１６３・・・カウンタ、１６４・・・メモリ、１７０・・・ＤＡＣ、１８０・・・内部電圧生成回路、ＬＴＲＦ・・・水平転送線、２００・・・画素部、２１０・・・有効画素領域、２２０・・・垂直オプティカルブラック領域（ＶＯＰＢ）、２３０・・・水平オプティカルブラック領域（ＨＯＰＢ）、ＳＡＲ−Ｄ，ＳＡＲ−Ｕ・・・特定領域、３００・・・カメラシステム、３１０・・・撮像デバイス、３２０・・・レンズ、３３０・・・駆動回路、３４０・・・信号処理回路。

Claims (12)

1. 光信号を電気信号に変換し、露光時間に応じた信号電荷を蓄積する光電変換素子を含む複数の画素が行列状に配列された画素部と、
   上記画素部の互いに対向する縁部に隣接した配置され、少なくとも画素信号の読み出し動作に関連して駆動される周辺回路と、
   上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
   上記画素信号読み出し部は、
   全画素読み出しを行う際に、全画素リセット後、上記画素部の互いに対向する縁部側に配置された周辺回路に近い少なくとも特定領域の行から、少なくとも１行ずつ交互に画素読み出しを行う
   固体撮像素子。
2. 上記画素信号読み出し部は、
   全画素読み出しを行う際に、全画素リセット後、上記画素部の互いに対向する縁部側に配置された周辺回路に近い領域の行から少なくとも１行ずつ交互に読み出し、かつ、上記特定領域を除く画素部の上記縁部間の中央領域の読み出しを行う
   請求項１記載の固体撮像素子。
3. 上記画素信号読み出し部は、
   全画素読み出しを行う際に、全画素リセット後、上記画素部の互いに対向する縁部側に配置された周辺回路に近い領域の行から少なくとも１行ずつ交互に読み出し、画素部の上記縁部間の中央部に向かって読み出しを行う
   請求項１記載の固体撮像素子。
4. 上記画素部は、
   複数の画素で出力ノードを共有する共有画素が形成され、当該共有出力ノードから対応する上記画素信号読み出し線に上記共有画素における各画素の画素信号を選択的に出力可能で、
   上記画素信号読み出し部は、
   共有画素の数の行を連続して読み出し、当該連続読み出しを交互に行う
   請求項１記載の固体撮像素子。
5. 上記画素部は、
   有効画素領域、および当該有効画素領域外で周辺回路側に遮光状態にあるオプティカルブラック領域が形成され、
   上記画素信号読み出し部は、
   全画素読み出しを行う際に、全画素リセット後、オプティカルブラック領域を順番に読み出し、上記有効画素領域は上記画素部の互いに対向する縁部側に配置された周辺回路に近い少なくとも特定領域の行から、少なくとも１行ずつ交互に画素読み出しを行う
   請求項１記載の固体撮像素子。
6. 画素信号読み出し線を有し、
   上記画素信号読み出し部は、
   上記画素部から上記画素信号読み出し線を通して画素信号の読み出しを行い、
   上記画素部の互いに対向する縁部側に配置された各周辺回路は、
   上記画素信号読み出し線に接続されて電流源として機能し、バイアス電圧に応じた電流が流れる負荷素子を含む
   請求項１記載の固体撮像素子。
7. 互いに対向する縁部に隣接して、少なくとも画素信号の読み出し動作に関連して駆動される周辺回路が配置され、光信号を電気信号に変換し、露光時間に応じた信号電荷を蓄積する光電変換素子を含む複数の画素が行列状に配列された画素部に対して全画素読み出しを行うに際し、
   全画素リセットするリセットステップと、
   上記画素部の互いに対向する縁部側に配置された周辺回路に近い少なくとも特定領域の行から、少なくとも１行ずつ交互に画素読み出しを行う読み出しステップと
   を有する固体撮像素子の駆動方法。
8. 上記読み出しステップでは、
   全画素読み出しを行う際に、全画素リセット後、上記画素部の互いに対向する縁部側に配置された周辺回路に近い領域の行から少なくとも１行ずつ交互に読み出し、かつ、上記特定領域を除く画素部の上記縁部間の中央領域の読み出しを行う
   請求項７記載の固体撮像素子の駆動方法。
9. 上記読み出しステップでは、
   全画素読み出しを行う際に、全画素リセット後、上記画素部の互いに対向する縁部側に配置された周辺回路に近い領域の行から少なくとも１行ずつ交互に読み出し、画素部の上記縁部間の中央部に向かって読み出しを行う
   請求項７記載の固体撮像素子の駆動方法。
10. 上記画素部は、
    複数の画素で出力ノードを共有する共有画素が形成され、当該共有出力ノードから対応する上記画素信号読み出し線に上記共有画素における各画素の画素信号を選択的に出力可能で、
    上記読み出しステップでは、
    共有画素の数の行を連続して読み出し、当該連続読み出しを交互に行う
    請求項７記載の固体撮像素子の駆動方法。
11. 上記画素部は、
    有効画素領域、および当該有効画素領域外で周辺回路側に遮光状態にあるオプティカルブラック領域が形成され、
    上記読み出しステップでは、
    全画素読み出しを行う際に、全画素リセット後、オプティカルブラック領域を順番に読み出し、
    上記有効画素領域は上記画素部の互いに対向する縁部側に配置された周辺回路に近い少なくとも特定領域の行から、少なくとも１行ずつ交互に画素読み出しを行う
    請求項７記載の固体撮像素子の駆動方法。
12. 固体撮像素子と、
    上記固体撮像素子に被写体像を結像する光学系と、を有し、
    上記固体撮像素子は、
    光信号を電気信号に変換し、露光時間に応じた信号電荷を蓄積する光電変換素子を含む複数の画素が行列状に配列された画素部と、
    上記画素部の互いに対向する縁部に隣接した配置され、少なくとも画素信号の読み出し動作に関連して駆動される周辺回路と、
    上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
    上記画素信号読み出し部は、
    全画素読み出しを行う際に、全画素リセット後、上記画素部の互いに対向する縁部側に配置された周辺回路に近い少なくとも特定領域の行から、少なくとも１行ずつ交互に画素読み出しを行う
    カメラシステム。

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