JP2014508405A - Soi構造体のデバイス層中の金属含有量の減少方法、およびこのような方法により製造されるsoi構造体 - Google Patents
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Abstract
Description
式中、[Ni]Siがcm2/秒で表され、Tはケルビンであり、KBはボルツマン定数(8.617 x 10-5 eV/K)である。この関数は、図5に図示される。図5からわかるように、ニッケルは、760°Kより高い温度(約490℃より高い)において完全に溶解するように見える。したがって、ニッケルを除去することが望ましい本開示の実施形態において、T1は、少なくとも約490℃、少なくとも約500℃または少なくとも約510℃であってよい。
シリコンデバイス層中のニッケル金属のため、拡散係数Dは、INSPEC, EMIS Data Reviews, No. 4, Properties of Silicon, p. 424 (1988) において以下のように報告されている(低温に対して推定されている)。
式中、D(Ni)Siがcm2/秒で表され、Tはケルビンであり、KBはボルツマン定数(8.617 x 10-5 eV/K)である。シリコンデバイス層中のニッケル原子に適するように、490℃〜約515℃の範囲のアニール温度において、少なくとも約15分のアニール(典型的なデバイス層の厚さの少なくとも4000倍である、約500℃の温度における約0.79mmの平均軸方向拡散距離に一致する)を用いてよく、または更に、約10分以上、約5分以上または更に1分以上の短さのアニールを用いてよい。
Seccoワンドヘイズ(すなわち、小さいニッケル析出物によりもたらされる非常に散乱した可視光)を伴っており表面に天然の酸化物層を有する8つのSOIウエハを試験した。SOIウエハを結合し、離層しおよび1125℃でアニールしたが(即ち、プレエピタキシャル層平滑化アニール(PESA))、高温気体エッチング(即ち、エピタキシャル−平滑化(エピ−平滑化))に付さなかった。4つのウエハを、制御として用い、4つの残りのウエハを、適切な酸化物(<3オングストローム)を成長するのに不充分な少量の酸素を伴って15分間にわたって、垂直炉(A412、ASM(オランダ))で500℃に加熱した。ウエハに関する温度プロファイルが図7に示され、炉の様々なパドル領域に関する温度が示される。傾斜低下冷却速度は、約1.8℃/分であった。
実施例2:エンドオブラインSOIウエハにおける金属関係欠陥の減少
実施例3:500℃の熱処理前後の欠陥密度の比較
実施例4:多重サイクル金属減少法の分析
Claims (45)
- 絶縁体上シリコン構造体の金属含有量の減少方法であって、
該絶縁体上シリコン構造体が、ハンドルウエハと、前表面を有するシリコンデバイス層と、ハンドルウエハとシリコン層の間の誘電層を有し、誘電層とシリコンデバイス層が、誘電層とシリコンデバイス層の間の界面を形成しており、
前記方法が、
シリコンデバイス層の前表面上に犠牲酸化物層を形成し、犠牲酸化物層とシリコンデバイス層が、犠牲酸化物層とシリコンデバイス層の間に界面を形成し;
金属原子をデバイス層中に均一に分散させるのに充分な時間t1にわたって、デバイス層中に存在する全ての金属析出物を溶解させるのに充分な温度T1に、犠牲酸化物層を有する絶縁体上シリコン構造体を加熱し、ここで、温度T1が、金属原子が犠牲酸化物層−シリコンデバイス層界面を横切って犠牲酸化物層に入る温度未満であり;
金属原子を犠牲酸化物層−シリコンデバイス層界面とシリコンデバイス層−誘電層界面とに溶解させるように、T1から、金属原子が平均冷却速度Rにおいてシリコン中で実質的に動かない温度T2に、絶縁体上シリコン構造体を冷却し、冷却中に金属析出がシリコンデバイス層内で実質的に生じないように冷却速度が充分に高く;および
犠牲酸化物層と、犠牲酸化物層−シリコンデバイス層界面における金属原子の部分を絶縁体上シリコン構造体から除去すること、
を有する、絶縁体上シリコン構造体の金属含有量の減少方法。 - 金属原子の平均横方向拡散距離がデバイス層の厚さを越えるのに充分な時間にわたって、絶縁体上シリコン構造体を加熱する、請求項1に記載の方法。
- 金属原子の横方向拡散距離が、デバイス層の厚さを少なくとも約100倍または少なくとも約500倍、少なくとも約1000倍、少なくとも約2500倍、少なくとも約5000倍、約500〜約10,000倍または約2500〜約10,000倍で越え得るように充分な時間にわたって、絶縁体上シリコン構造体を加熱する、請求項2に記載の方法。
- より多くの金属原子が、シリコンデバイス層−誘電層界面よりも犠牲酸化物層−シリコンデバイス層界面に位置するように、冷却中に、犠牲酸化物層−シリコンデバイス層界面における温度が、シリコンデバイス層−誘電層の界面における温度を越える、請求項1〜3のいずれか1項に記載の方法。
- 金属を、ニッケル、銅およびコバルトから成る群から選択する、請求項1〜4のいずれか1項に記載の方法。
- 金属が、ニッケルである、請求項1〜4のいずれか1項に記載の方法。
- T1が、少なくとも約490℃、少なくとも約500℃または少なくとも約510℃であり、約515℃未満である、請求項6に記載の方法。
- T1が、少なくとも、金属がデバイス層に溶解する温度であり、金属がデバイス層に完全に溶解する温度よりも約25℃以下で大きい、または金属がデバイス層中で完全に溶解する温度よりも約20℃以下で大きい、約15℃以下で大きい、約10℃以下で大きい、または約5℃以下で大きい、温度である、請求項1〜7のいずれか1項に記載の方法。
- 絶縁体上シリコン構造体を加熱する時間t1が、少なくとも約1分、少なくとも約5分、少なくとも約10分または少なくとも約15分である、請求項6または7に記載の方法。
- 冷却速度Rが、少なくとも約0.3℃/分、少なくとも約1℃/秒、少なくとも約5℃/分、少なくとも約30℃/分、少なくとも約60℃/分、少なくとも約100℃/分、約0.3℃/分〜約5000℃/分、約0.3℃/分〜約1000℃/分または約1℃/分〜約500℃/分である、請求項6、7および9のいずれか1項に記載の方法。
- T2が、約440℃である、請求項6、7、9および10のいずれか1項に記載の方法。
- T2が、約440℃以下、約425℃以下、約400℃以下または約300℃以下である、請求項6、7、9および10のいずれか1項に記載の方法。
- 天然の酸化物層を形成するように構造体を周辺空気に暴露することによって、犠牲酸化物層を形成する、請求項1〜12のいずれか1項に記載の方法。
- 酸素含有雰囲気中でウエハを加熱することによって犠牲酸化物層を形成する、請求項1〜12のいずれか1項に記載の方法。
- シリコンデバイス層が、約200nm未満の厚さ、約100nm未満の厚さ、約75nm未満の厚さ、約50nm未満の厚さ、約10nm未満の厚さ、約1nm〜約200nmの厚さ、約50nm〜約200nmの厚さまたは約1nm〜約10nmの厚さである、請求項1〜14のいずれか1項に記載の方法。
- 絶縁体上シリコン構造体中のニッケルの初期濃度が、少なくとも約1×1010atoms/cm3、少なくとも約1×1011atoms/cm3または少なくとも約1×1012atoms/cm3である、請求項1〜15のいずれか1項に記載の方法。
- シリコンデバイス層中のニッケルの初期濃度が、少なくとも約1×1010atoms/cm3、少なくとも約1×1012atoms/cm3または少なくとも約1×1014atoms/cm3である、請求項1〜16のいずれか1項に記載の方法。
- シリコンデバイス層中の金属量を更に減少させるように、犠牲酸化物層形成工程、加熱工程、冷却工程および犠牲酸化物層除去工程を、約2サイクル以上、約3サイクル以上または更に約5サイクル以上で繰り返す、請求項1〜17のいずれか1項に記載の方法。
- 誘電層が、SiO2から成る、請求項1〜18のいずれか1項に記載の方法。
- 犠牲酸化物層を除去した後に、シリコンデバイス層が、第1種の金属を、シリコン中の金属の温度T1における溶解限界以下の量において含む、請求項1〜19のいずれか1項に記載の方法。
- 犠牲酸化物層を有する絶縁体上シリコン構造体をエッチング溶液と接触させることによって、犠牲酸化物層と、犠牲酸化物層−シリコンデバイス層界面における金属原子の部分を除去する、請求項1〜20のいずれか1項に記載の方法。
- ハンドルウエハと、シリコンデバイス層と、ハンドルウエハとシリコンデバイス層の間の誘電層と、犠牲酸化物層を有する絶縁体上シリコン構造体であって、シリコンデバイス層が、第1表面において誘電層と結合しており、第2表面において犠牲酸化物層と結合しており、該第2表面が、犠牲酸化物−シリコンデバイス層界面を形成しており、デバイス層が、第1種の金属原子を含んでおり、第1種の金属原子の少なくとも約50%が、デバイス層において界面に位置している、絶縁体上シリコン構造体。
- 第1種の金属原子が、ニッケル原子、銅原子およびコバルト原子から成る群から選択される、請求項22に記載の絶縁体上シリコン構造体。
- 第1種の金属原子が、ニッケル原子である、請求項21に記載の絶縁体上シリコン構造体。
- 第1種の金属原子の少なくとも約55%が、デバイス層において界面に位置し、若しくは第1種の金属原子の少なくとも約60%または少なくとも約70%が、デバイス層において界面に位置している、請求項24に記載の絶縁体上シリコン構造体。
- ハンドルウエハと、前表面を有するシリコンデバイス層と、ハンドルウエハとシリコンデバイス層の間の誘電層を有する絶縁体上シリコン構造体であって、誘電層とシリコンデバイス層とが、誘電層とシリコンデバイス層の間に界面を形成しており、該絶縁体上シリコン構造体が、
シリコンデバイス層の前表面上に犠牲酸化物層を形成し、犠牲酸化物層とシリコンデバイス層とが、犠牲酸化物層とシリコンデバイス層の間に界面を形成し;
金属原子をデバイス層中に均一に分散させるのに充分な時間t1にわたって、デバイス層中に存在する全ての金属析出物を溶解するのに充分な温度T1に、犠牲酸化物層を有する絶縁体上シリコン構造体を加熱し、温度T1が、金属原子が犠牲酸化物層−シリコンデバイス層界面を横切って犠牲酸化物層に入る温度未満であり;
犠牲酸化物層−シリコンデバイス層界面とシリコンデバイス層−誘電層界面とに金属原子を溶解させるように、T1から、金属原子が平均冷却速度Rにおいてシリコン中で実質的に動かない温度T2に、絶縁体上シリコン構造体を冷却し、冷却中に金属析出がシリコンデバイス層内で実質的に生じないように、冷却速度が充分に高く;および
犠牲酸化物層と、犠牲酸化物層−シリコンデバイス層界面における金属原子の部分を、シリコンデバイス層の前表面から除去すること
により、デバイス層中の減少した金属量を有し、
デバイス層の金属量が減少した後、シリコンデバイス層が、第1種の金属を、シリコン中の金属の温度T1における溶解限界以下の量において含んでいる、
絶縁体上シリコン構造体。 - 金属原子の平均横方向拡散距離がデバイス層の厚さを越えるのに充分な時間にわたって絶縁体上シリコン構造体を加熱することによって、シリコンデバイス層中の金属含有量が減少している、請求項26に記載の絶縁体上シリコン構造体。
- 金属原子の横方向拡散距離が、デバイス層の厚さを少なくとも約100倍または少なくとも約500倍、少なくとも約1000倍、少なくとも約2500倍、少なくとも約5000倍、約500〜約10,000倍または約2500〜約10,000倍で越え得るように充分な時間にわたって、絶縁体上シリコン構造体を加熱することによって、シリコンデバイス層中の金属含有量が減少している、請求項27に記載の絶縁体上シリコン構造体。
- よりも多くの金属原子が、シリコンデバイス層−誘電層界面よりも犠牲酸化物層−シリコンデバイス層界面に位置するように、冷却中に、犠牲酸化物層−シリコンデバイス層界面における温度が、シリコンデバイス層−誘電層界面における温度を越える、請求項26〜28のいずれか1項に記載の絶縁体上シリコン構造体。
- 金属が、ニッケル、銅およびコバルトから成る群から選択されている、請求項26〜29のいずれか1項に記載の絶縁体上シリコン構造体。
- 金属が、ニッケルである、請求項26〜29のいずれか1項に記載の絶縁体上シリコン構造体。
- T1が、少なくとも約490℃、少なくとも約500℃または少なくとも約510℃および約515℃未満である、請求項31に記載の絶縁体上シリコン構造体。
- T1が、少なくとも、金属がデバイス層に溶解する温度であり、金属がデバイス層に完全に溶解する温度よりも約25℃以下で高い、または金属がデバイス層に完全に溶解する温度よりも約20℃以下で高い、約15℃以下で高い、約10℃以下で高い、または約5℃以下で高い、請求項26〜32のいずれか1項に記載の絶縁体上シリコン構造体。
- 絶縁体上シリコン構造体が加熱される時間t1が、少なくとも約1分、少なくとも約5分、少なくとも約10分または少なくとも約15分である、請求項31または32に記載の絶縁体上シリコン構造体。
- 冷却速度Rが、少なくとも約0.3℃/分、少なくとも約1℃/秒、少なくとも約5℃/分、少なくとも約30℃/分、少なくとも約60℃/分、少なくとも約100℃/分、約0.3℃/分〜約5000℃/分、約0.3℃/分〜約1000℃/分、または約1℃/分〜約500℃/分である、請求項31、32および34のいずれか1項に記載の絶縁体上シリコン構造体。
- T2が、約440℃である、請求項31、32、34および35のいずれか1項に記載の絶縁体上シリコン構造体。
- T2が、約440℃以下、約425℃以下、約400℃以下または約300℃以下である、請求項31、32、34および35のいずれか1項に記載の絶縁体上シリコン構造体。
- 天然の酸化物層を形成するように構造体を周辺空気に暴露することにより、犠牲酸化物層が形成されている、請求項26〜37のいずれか1項に記載の絶縁体上シリコン構造体。
- ウエハを酸素含有雰囲気中で加熱することによって、犠牲酸化物層が形成されている、請求項26〜37のいずれか1項に記載の絶縁体上シリコン構造体。
- シリコンデバイス層が、約200nm未満の厚さ、約100nm未満の厚さ、約75nm未満の厚さ、約50nm未満の厚さ、約10nm未満の厚さ、約1nm〜約200nmの厚さ、約50nm〜約200nmの厚さ、または約1nm〜約10nmの厚さである、請求項26〜39のいずれか1項に記載の絶縁体上シリコン構造体。
- 絶縁体上シリコン構造体中のニッケルの初期濃度が、少なくとも約1×1010atoms/cm3、少なくとも約1×1011atoms/cm3または少なくとも約1×1012atoms/cm3である、請求項26〜40のいずれか1項に記載の絶縁体上シリコン構造体。
- シリコンデバイス層中のニッケル濃度が、少なくとも約1010atoms/cm3、少なくとも約1×1012atoms/cm3または少なくとも約1×1014atoms/cm3である、請求項26〜41のいずれか1項に記載の絶縁体上シリコン構造体。
- シリコンデバイス層中の金属量を更に減少させるように、犠牲酸化物層形成工程、加熱工程、冷却工程および犠牲酸化物層除去工程が、約2サイクル以上、約3サイクル以上または更に約5サイクル以上で繰り返されている、請求項26〜42のいずれか1項に記載の絶縁体上シリコン構造体。
- 誘電層が、SiO2から成る、請求項26〜43のいずれか1項に記載の絶縁体上シリコン構造体。
- 犠牲層を有する絶縁体上シリコン構造体を、エッチング溶液に接触させることによって、犠牲酸化物層と、犠牲酸化物層−シリコンデバイス層界面における金属原子の部分が、除去されている、請求項26〜44のいずれか1項に記載の絶縁体上シリコン構造体。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018125673A3 (en) * | 2016-12-28 | 2018-08-02 | Invensas Bonding Technologies, Inc | Processing stacked substrates |
| JP2019501523A (ja) * | 2015-11-20 | 2019-01-17 | グローバルウェーハズ カンパニー リミテッドGlobalWafers Co.,Ltd. | 滑らかな半導体表面の製造方法 |
| US11791307B2 (en) | 2018-04-20 | 2023-10-17 | Adeia Semiconductor Bonding Technologies Inc. | DBI to SI bonding for simplified handle wafer |
| JP2025506486A (ja) * | 2022-02-11 | 2025-03-11 | グローバルウェーハズ カンパニー リミテッド | 半導体構造体の剥離および洗浄方法 |
| US12525572B2 (en) | 2021-03-31 | 2026-01-13 | Adeia Semiconductor Bonding Technologies Inc. | Direct bonding and debonding of carrier |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9064789B2 (en) * | 2013-08-12 | 2015-06-23 | International Business Machines Corporation | Bonded epitaxial oxide structures for compound semiconductor on silicon substrates |
| KR102360695B1 (ko) | 2014-01-23 | 2022-02-08 | 글로벌웨이퍼스 씨오., 엘티디. | 고 비저항 soi 웨이퍼 및 그 제조 방법 |
| US9899499B2 (en) | 2014-09-04 | 2018-02-20 | Sunedison Semiconductor Limited (Uen201334164H) | High resistivity silicon-on-insulator wafer manufacturing method for reducing substrate loss |
| US9853133B2 (en) * | 2014-09-04 | 2017-12-26 | Sunedison Semiconductor Limited (Uen201334164H) | Method of manufacturing high resistivity silicon-on-insulator substrate |
| JP6650463B2 (ja) | 2014-11-18 | 2020-02-19 | グローバルウェーハズ カンパニー リミテッドGlobalWafers Co.,Ltd. | 電荷トラップ層を備えた高抵抗率の半導体・オン・インシュレーターウェハーの製造方法 |
| WO2016081367A1 (en) | 2014-11-18 | 2016-05-26 | Sunedison Semiconductor Limited | HIGH RESISTIVITY SILICON-ON-INSULATOR SUBSTRATE COMPRISING A CHARGE TRAPPING LAYER FORMED BY He-N2 CO-IMPLANTATION |
| JP6726180B2 (ja) | 2014-11-18 | 2020-07-22 | グローバルウェーハズ カンパニー リミテッドGlobalWafers Co.,Ltd. | 高抵抗率半導体・オン・インシュレータウエハおよび製造方法 |
| EP4120320A1 (en) | 2015-03-03 | 2023-01-18 | GlobalWafers Co., Ltd. | Charge trapping polycrystalline silicon films on silicon substrates with controllable film stress |
| CN107408532A (zh) | 2015-03-17 | 2017-11-28 | 太阳能爱迪生半导体有限公司 | 用于绝缘体上半导体结构的制造的热稳定电荷捕获层 |
| US9881832B2 (en) | 2015-03-17 | 2018-01-30 | Sunedison Semiconductor Limited (Uen201334164H) | Handle substrate for use in manufacture of semiconductor-on-insulator structure and method of manufacturing thereof |
| CN107873106B (zh) | 2015-06-01 | 2022-03-18 | 环球晶圆股份有限公司 | 制造绝缘体上硅锗的方法 |
| WO2016196060A1 (en) | 2015-06-01 | 2016-12-08 | Sunedison Semiconductor Limited | A method of manufacturing semiconductor-on-insulator |
| US9806025B2 (en) * | 2015-12-29 | 2017-10-31 | Globalfoundries Inc. | SOI wafers with buried dielectric layers to prevent Cu diffusion |
| US10468294B2 (en) | 2016-02-19 | 2019-11-05 | Globalwafers Co., Ltd. | High resistivity silicon-on-insulator substrate comprising a charge trapping layer formed on a substrate with a rough surface |
| US10622247B2 (en) | 2016-02-19 | 2020-04-14 | Globalwafers Co., Ltd. | Semiconductor on insulator structure comprising a buried high resistivity layer |
| US9831115B2 (en) | 2016-02-19 | 2017-11-28 | Sunedison Semiconductor Limited (Uen201334164H) | Process flow for manufacturing semiconductor on insulator structures in parallel |
| EP3758050A1 (en) | 2016-03-07 | 2020-12-30 | GlobalWafers Co., Ltd. | Semiconductor on insulator structure comprising a low temperature flowable oxide layer and method of manufacture thereof |
| WO2017155806A1 (en) | 2016-03-07 | 2017-09-14 | Sunedison Semiconductor Limited | Semiconductor on insulator structure comprising a plasma oxide layer and method of manufacture thereof |
| US11114332B2 (en) | 2016-03-07 | 2021-09-07 | Globalwafers Co., Ltd. | Semiconductor on insulator structure comprising a plasma nitride layer and method of manufacture thereof |
| WO2017155804A1 (en) | 2016-03-07 | 2017-09-14 | Sunedison Semiconductor Limited | Method of manufacturing a semiconductor on insulator structure by a pressurized bond treatment |
| CN111201341B (zh) | 2016-06-08 | 2023-04-04 | 环球晶圆股份有限公司 | 具有经改进的机械强度的高电阻率单晶硅锭及晶片 |
| US10269617B2 (en) | 2016-06-22 | 2019-04-23 | Globalwafers Co., Ltd. | High resistivity silicon-on-insulator substrate comprising an isolation region |
| FR3057705B1 (fr) * | 2016-10-13 | 2019-04-12 | Soitec | Procede de dissolution d'un oxyde enterre dans une plaquette de silicium sur isolant |
| EP4723861A2 (en) | 2016-10-26 | 2026-04-08 | GlobalWafers Co., Ltd. | High resistivity silicon-on-insulator substrate having enhanced charge trapping efficiency |
| CN115714130A (zh) | 2016-12-05 | 2023-02-24 | 环球晶圆股份有限公司 | 高电阻率绝缘体上硅结构及其制造方法 |
| CN114093764B (zh) | 2016-12-28 | 2025-07-22 | 太阳能爱迪生半导体有限公司 | 单晶硅晶片 |
| SG11201913769RA (en) | 2017-07-14 | 2020-01-30 | Sunedison Semiconductor Ltd | Method of manufacture of a semiconductor on insulator structure |
| CN107946231B (zh) * | 2017-11-22 | 2020-06-16 | 上海华力微电子有限公司 | 一种FDSOI器件SOI和bulk区域浅槽形貌优化方法 |
| JP7160943B2 (ja) | 2018-04-27 | 2022-10-25 | グローバルウェーハズ カンパニー リミテッド | 半導体ドナー基板からの層移転を容易にする光アシスト板状体形成 |
| EP4210092A1 (en) | 2018-06-08 | 2023-07-12 | GlobalWafers Co., Ltd. | Method for transfer of a thin layer of silicon |
| US10943813B2 (en) * | 2018-07-13 | 2021-03-09 | Globalwafers Co., Ltd. | Radio frequency silicon on insulator wafer platform with superior performance, stability, and manufacturability |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09260288A (ja) * | 1996-01-19 | 1997-10-03 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JPH1167778A (ja) * | 1997-08-19 | 1999-03-09 | Sumitomo Metal Ind Ltd | Soi半導体ウエーハの製造方法 |
| JP2007536738A (ja) * | 2004-05-07 | 2007-12-13 | エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド | シリコンウエハ中の金属汚染低減のための方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4824698A (en) * | 1987-12-23 | 1989-04-25 | General Electric Company | High temperature annealing to improve SIMOX characteristics |
| JP2617798B2 (ja) | 1989-09-22 | 1997-06-04 | 三菱電機株式会社 | 積層型半導体装置およびその製造方法 |
| JPH07106512A (ja) | 1993-10-04 | 1995-04-21 | Sharp Corp | 分子イオン注入を用いたsimox処理方法 |
| US5478758A (en) | 1994-06-03 | 1995-12-26 | At&T Corp. | Method of making a getterer for multi-layer wafers |
| JP3729955B2 (ja) * | 1996-01-19 | 2005-12-21 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US5888858A (en) | 1996-01-20 | 1999-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and fabrication method thereof |
| US6033974A (en) | 1997-05-12 | 2000-03-07 | Silicon Genesis Corporation | Method for controlled cleaving process |
| US6548382B1 (en) * | 1997-07-18 | 2003-04-15 | Silicon Genesis Corporation | Gettering technique for wafers made using a controlled cleaving process |
| US7256104B2 (en) * | 2003-05-21 | 2007-08-14 | Canon Kabushiki Kaisha | Substrate manufacturing method and substrate processing apparatus |
| US7294561B2 (en) | 2003-08-14 | 2007-11-13 | Ibis Technology Corporation | Internal gettering in SIMOX SOI silicon substrates |
| JP2010508676A (ja) * | 2006-11-02 | 2010-03-18 | アイメック | 半導体デバイス層からの不純物の除去 |
-
2012
- 2012-01-20 US US13/354,788 patent/US8796116B2/en active Active
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- 2012-01-27 JP JP2013551383A patent/JP5976013B2/ja active Active
- 2012-01-27 EP EP12706356.8A patent/EP2671247B1/en active Active
- 2012-01-31 TW TW101103124A patent/TW201250838A/zh unknown
-
2013
- 2013-02-08 US US13/762,974 patent/US20130168802A1/en not_active Abandoned
- 2013-02-08 US US13/762,967 patent/US20130168836A1/en not_active Abandoned
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09260288A (ja) * | 1996-01-19 | 1997-10-03 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JPH1167778A (ja) * | 1997-08-19 | 1999-03-09 | Sumitomo Metal Ind Ltd | Soi半導体ウエーハの製造方法 |
| JP2007536738A (ja) * | 2004-05-07 | 2007-12-13 | エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド | シリコンウエハ中の金属汚染低減のための方法 |
Non-Patent Citations (1)
| Title |
|---|
| JPN5014003657; JUN-ICHIRO FURIHATA: 'HEAVY-METAL (FE/NI/CU) BEHAVIOR IN ULTRATHIN BONDED SILICON-ON-INSULATOR (SOI) WAFERS 以下備考' JAPANESE JOURNAL OF APPLIED PHYSICS V39 N4B, 200004, P2251-2255 * |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10818539B2 (en) | 2015-11-20 | 2020-10-27 | Globalwafers Co., Ltd. | Manufacturing method of smoothing a semiconductor surface |
| JP2019501523A (ja) * | 2015-11-20 | 2019-01-17 | グローバルウェーハズ カンパニー リミテッドGlobalWafers Co.,Ltd. | 滑らかな半導体表面の製造方法 |
| US11348801B2 (en) | 2016-12-28 | 2022-05-31 | Invensas Bonding Technologies, Inc. | Processing stacked substrates |
| US10707087B2 (en) | 2016-12-28 | 2020-07-07 | Invensas Bonding Technologies, Inc. | Processing stacked substrates |
| KR20190092574A (ko) * | 2016-12-28 | 2019-08-07 | 인벤사스 본딩 테크놀로지스 인코포레이티드 | 적층된 기판의 처리 |
| KR102320673B1 (ko) | 2016-12-28 | 2021-11-01 | 인벤사스 본딩 테크놀로지스 인코포레이티드 | 적층된 기판의 처리 |
| WO2018125673A3 (en) * | 2016-12-28 | 2018-08-02 | Invensas Bonding Technologies, Inc | Processing stacked substrates |
| US12374556B2 (en) | 2016-12-28 | 2025-07-29 | Adeia Semiconductor Bonding Technologies Inc. | Processing stacked substrates |
| US11791307B2 (en) | 2018-04-20 | 2023-10-17 | Adeia Semiconductor Bonding Technologies Inc. | DBI to SI bonding for simplified handle wafer |
| US12300662B2 (en) | 2018-04-20 | 2025-05-13 | Adeia Semiconductor Bonding Technologies Inc. | DBI to SI bonding for simplified handle wafer |
| US12438122B2 (en) | 2018-04-20 | 2025-10-07 | Adeia Semiconductor Bonding Technologies Inc. | DBI to Si bonding for simplified handle wafer |
| US12525572B2 (en) | 2021-03-31 | 2026-01-13 | Adeia Semiconductor Bonding Technologies Inc. | Direct bonding and debonding of carrier |
| JP2025506486A (ja) * | 2022-02-11 | 2025-03-11 | グローバルウェーハズ カンパニー リミテッド | 半導体構造体の剥離および洗浄方法 |
| JP7825725B2 (ja) | 2022-02-11 | 2026-03-06 | グローバルウェーハズ カンパニー リミテッド | 半導体構造体の剥離および洗浄方法 |
Also Published As
| Publication number | Publication date |
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