JP2016178145A - 固体撮像素子及びその製造方法 - Google Patents

固体撮像素子及びその製造方法 Download PDF

Info

Publication number
JP2016178145A
JP2016178145A JP2015055696A JP2015055696A JP2016178145A JP 2016178145 A JP2016178145 A JP 2016178145A JP 2015055696 A JP2015055696 A JP 2015055696A JP 2015055696 A JP2015055696 A JP 2015055696A JP 2016178145 A JP2016178145 A JP 2016178145A
Authority
JP
Japan
Prior art keywords
impurity region
gate electrode
conductivity type
semiconductor layer
impurity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
JP2015055696A
Other languages
English (en)
Inventor
和伸 桑澤
Kazunobu Kuwasawa
和伸 桑澤
紀元 中村
Norimoto Nakamura
紀元 中村
充生 関澤
Atsuo Sekizawa
充生 関澤
剛廣 遠藤
Takehiro Endo
剛廣 遠藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2015055696A priority Critical patent/JP2016178145A/ja
Priority to US15/069,542 priority patent/US9520436B2/en
Priority to CN201610151117.9A priority patent/CN105990389B/zh
Publication of JP2016178145A publication Critical patent/JP2016178145A/ja
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/196—Junction field effect transistor [JFET] image sensors; Static induction transistor [SIT] image sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/60—Impurity distributions or concentrations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/011—Manufacture or treatment of image sensors covered by group H10F39/12
    • H10F39/014—Manufacture or treatment of image sensors covered by group H10F39/12 of CMOS image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/802—Geometry or disposition of elements in pixels, e.g. address-lines or gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/802—Geometry or disposition of elements in pixels, e.g. address-lines or gate electrodes
    • H10F39/8027—Geometry of the photosensitive area
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H10F39/8033—Photosensitive area
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H10F39/8037—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H10F39/8037—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor
    • H10F39/80373—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor characterised by the gate of the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H10F39/8037—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor
    • H10F39/80377—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor characterised by the channel of the transistor, e.g. channel having a doping gradient
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/202—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials
    • H10P30/204—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials into Group IV semiconductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/21—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping of electrically active species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/22—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/22—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping using masks
    • H10P30/221—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping using masks characterised by the angle between the ion beam and the mask
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/222—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the angle between the ion beam and the crystal planes or the main crystal surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

【課題】電荷転送を行う際にポテンシャル井戸及びポテンシャル障壁の両者の発生を抑制できる固体撮像素子を提供する。
【解決手段】Ｐウェル１２と、ゲート絶縁膜１９と、ゲート電極２０と、前記ゲート電極の第１の端部２０ａより外側のＰウェルに位置するＰ＋型のピニング層２２と、少なくともゲート電極の第１の端部より内側のＰウェルに位置し、かつピニング層に接するＰ−型不純物領域１７と、ピニング層及びＰ−型不純物領域１７の下方の前記半導体層に位置するＮ―型不純物領域１５ａと、ゲート絶縁膜及びＰ−型不純物領域１７それぞれと接し、かつ平面視においてＮ―型不純物領域１５ａの周囲に位置するＮ――型不純物領域１５を含む固体撮像素子である。
【選択図】図１

Description

本発明は、固体撮像素子及びその製造方法に関する。
固体撮像素子は、従来CCDが主流であったが、低電圧で駆動でき、且つ、周辺回路も混載できるCMOSセンサーの発展が著しい。CMOSセンサーは、完全転送技術、暗電流防止構造などのプロセスでの対策や、CDSなどの回路対策によるノイズ対策などがなされ、今や、CCD同等の画質と言われるまでに改善され、CCDを質、量ともに凌ぐデバイスに成長している。 CMOSセンサーの飛躍の大きな要因は、画質が大きく改善されたことであるが、その改善要因に、電荷転送技術の改善があった。特許文献１，２にはその電荷転送の改善技術が開示されている。
図１２（Ａ）は、従来の固体撮像素子を示す断面図であり、図１２（Ｂ）は、図１２（Ａ）に示すＸからＹに電荷を転送する際のＯＮ時とＯＦＦ時のポテンシャル図である。
図１２（Ａ）に示す固体撮像素子は、Ｎ型シリコン基板１０１と、Ｎ型シリコン基板１０１に形成されたＰウェル（Ｐ――）１０２を有する。Ｐウェル１０２上にはゲート絶縁膜１０６が形成されており、ゲート絶縁膜１０６上には転送ゲート電極１０７が形成されている。転送ゲート電極１０７の第１の端部１０７ａより外側のＰウェル１０２にはピニング層（Ｐ＋）１０４が形成されており、ピニング層１０４の下方に位置するＰウェル１０２にはＮ−型不純物領域１０３の拡散層が形成されている。転送ゲート電極１０７の第２の端部１０７ｂの下方に位置するＰウェル１０２にはＮ＋型不純物領域（フローティングディフュージョン）１０５の拡散層が形成されている。
上記従来の固体撮像素子では、転送ゲート電極１０７の第１の端部の下方のフォトダイオードを構成するＮ−型不純物領域１０３の一部を転送ゲート電極１０７の下に突き出す構造を採っている。この構造が転送障壁を回避するポイントであるが、この構造では、Ｎ−型不純物領域１０３の転送ゲート電極１０７側への突き出しの量が大きくなりすぎると、ポテンシャル井戸（ディップ）ができてしまうという課題が生じる。この場合、電荷転送１０８を行っているときに、電荷がポテンシャル井戸にトラップされ、転送不良を生じさせてしまうという問題が発生する（図１２（Ｂ）参照）。
一方、図１３（Ａ）に示すように、Ｎ−型不純物領域１０３ａの転送ゲート電極１０７側への突出し量が少ない場合、ポテンシャル障壁（バリア）により、電荷転送不良が発生してしまうという課題が生じる（図１３（Ｂ）参照）。図１３（Ａ）は、他の従来の固体撮像素子を示す断面図であり、図１３（Ｂ）は、図１３（Ａ）に示すＸからＹに電荷を転送する際のＯＮ時とＯＦＦ時のポテンシャル図である。図１３（Ａ）に示す固体撮像素子は、Ｎ−型不純物領域１０３ａの一部を転送ゲート電極１０７の下に突き出す量がほとんどない点が図１２（Ａ）の固体撮像素子と異なり、その他は同一である。
以上説明したように、ポテンシャル井戸（図１２（Ｂ）参照）及びポテンシャル障壁（図１３（Ｂ）参照）の両者が発生しないように、Ｎ−型不純物領域１０３，１０３ａの転送ゲート電極１０７側への突き出し量を制御性よく、作り込むことが困難であった。特に、低電圧で電荷転送を行う場合に、ポテンシャル井戸及びポテンシャル障壁のいずれも回避する構造を、制御性よく実現することが困難であった。
特許第３４０３０６１号公報 特許第３６００４３０号公報
本発明の幾つかの態様は、電荷転送を行う際にポテンシャル井戸及びポテンシャル障壁の両者の発生を抑制できる固体撮像素子及びその製造方法に関連している。
本発明の一態様は、第１導電型の半導体層と、前記半導体層上に位置するゲート絶縁膜と、前記ゲート絶縁膜上に位置するゲート電極と、前記ゲート電極の第１の端部より外側の前記半導体層に位置する第１導電型の第１の不純物領域と、少なくとも前記ゲート電極の前記第１の端部より内側の前記半導体層に位置し、かつ前記第１の不純物領域に接する第１導電型の第２の不純物領域と、前記第１の不純物領域及び前記第２の不純物領域の下方の前記半導体層に位置する第２導電型の第３の不純物領域と、前記第１の不純物領域及び前記第３の不純物領域の下方の前記半導体層に位置し、かつ前記ゲート絶縁膜及び前記第２の不純物領域それぞれと接するとともに平面視において前記第３の不純物領域の周囲に位置する第２導電型の第５の不純物領域と、前記ゲート電極の第２の端部の下方の前記半導体層に位置する第２導電型の第４の不純物領域と、を含み、前記ゲート電極の前記第１の端部より外側から前記ゲート電極の前記第２の端部の下方に向かって、前記第１の不純物領域、前記第２の不純物領域、前記第５の不純物領域、前記半導体層の順に位置し、かつ前記第１の不純物領域、前記第２の不純物領域、前記半導体層の順に不純物濃度が低くなり、前記第５の不純物領域は前記第３の不純物領域より不純物濃度が低いことを特徴とする固体撮像素子である。
上記本発明の一態様によれば、第５の不純物領域がゲート絶縁膜に接するため、電荷転送を行う際のポテンシャル障壁の発生を抑制できる。また、第２の不純物領域が少なくともゲート電極の第１の端部より内側の半導体層に位置することで、電荷転送を行う際のポテンシャル井戸の発生を抑制できる。
また、本発明の一態様は、上記本発明の一態様において、前記第２の不純物領域が前記第１の不純物領域の下に位置することを特徴とする固体撮像素子である。
また、本発明の一態様は、上記本発明の一態様において、前記第２の不純物領域は前記ゲート電極の前記第１の端部の外側に位置しないことを特徴とする固体撮像素子である。
また、本発明の一態様は、上記本発明の一態様において、前前記第３の不純物領域は前記第５の不純物領域と平面視において重なることを特徴とする固体撮像素子である。
また、本発明の一態様は、上記本発明の一態様において、前記第５の不純物領域は前記第１の不純物領域及び前記第３の不純物領域それぞれと接することを特徴とする固体撮像素子である。
また、本発明の一態様は、上記本発明の一態様において、前記半導体層が第１導電型のウェルであり、前記第１導電型のウェルが半導体基板に位置することを特徴とする固体撮像素子である。
また、本発明の一態様は、上記本発明の一態様において、前記半導体層が第１導電型の半導体基板であることを特徴とする固体撮像素子である。
本発明の一態様は、第１導電型の半導体層上にフォトレジストを形成し、前記フォトレジストをマスクとして第２導電型の不純物イオンを第１の方向に注入することで、前記半導体層に第２導電型の第５の不純物領域を形成する工程と、前記フォトレジストをマスクとして第１導電型の不純物イオンを第２の方向に注入することで、前記半導体層の表面側に前記第５の不純物領域と接する第１導電型の第２の不純物領域を形成する工程と、前記フォトレジストを除去する工程と、前記第２の不純物領域の下方で、かつ前記第５の不純物領域の表面側に第２導電型の第３の不純物領域を形成する工程と、前記半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極をマスクとし、前記ゲート電極の第１の端部を第１のマスク端部として第１導電型の不純物イオンを注入することで、前記ゲート電極の前記第１の端部より外側の前記半導体層に第１導電型の第１の不純物領域を形成する工程と、前記ゲート電極をマスクとし、前記ゲート電極の第２の端部を第２のマスク端部として第２導電型の不純物イオンを注入することで、前記ゲート電極の前記第２の端部の下方の前記半導体層に第２導電型の第４の不純物領域を形成する工程と、を含み、前記第２の不純物領域は、前記第１の不純物領域に接し、かつ少なくとも前記ゲート電極の前記第１の端部より内側の前記半導体層に形成され、前記ゲート電極の前記第１の端部より外側から前記ゲート電極の前記第２の端部の下方に向かって、前記第１の不純物領域、前記第２の不純物領域、前記第５の不純物領域、前記半導体層の順に位置し、前記第５の不純物領域は、前記第１の不純物領域及び前記第３の不純物領域の下方に位置し、かつ平面視において前記第３の不純物領域を囲み、前記第１の不純物領域、前記第２の不純物領域、前記半導体層の順に不純物濃度が低くなり、前記第５の不純物領域は前記第３の不純物領域より不純物濃度が低く、前記第１の方向は、前記半導体層の表面に対する垂直方向より傾斜した方向であり、前記第２の方向は、前記第１の方向よりも前記垂直方向に近づけた方向であることを特徴とする固体撮像素子の製造方法である。
上記本発明の一態様によれば、ゲート電極の第１の端部の内側に位置する第５の不純物領域及び第２の不純物領域を自己整合的に形成できるため、ゲート絶縁膜に接する第５の不純物領域が合わせ精度や寸法ばらつきの影響をうけることなく形成することができる。
本発明の一態様は、第１導電型の半導体層に第２導電型の第５の不純物領域を形成する工程と、前記半導体層に前記第５の不純物領域より浅い位置に第２導電型の第３の不純物領域を形成する工程と、前記半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極をマスクとし、前記ゲート電極の第１の端部を第１のマスク端部として第１導電型の不純物イオンを第１の方向に注入することで、前記半導体層に第１導電型の第２の不純物領域を形成する工程と、前記ゲート電極をマスクとし、前記ゲート電極の前記第１の端部を前記第１のマスク端部として第１導電型の不純物イオンを第２の方向に注入することで、前記ゲート電極の前記第１の端部より外側の前記半導体層に第１導電型の第１の不純物領域を形成する工程と、前記ゲート電極をマスクとし、前記ゲート電極の第２の端部を第２のマスク端部として第２導電型の不純物イオンを注入することで、前記ゲート電極の前記第２の端部の下方の前記半導体層に第２導電型の第４の不純物領域を形成する工程と、を含み、前記第２の不純物領域は、前記第１の不純物領域に接し、かつ少なくとも前記ゲート電極の前記第１の端部より内側の前記半導体層に形成され、前記ゲート電極の前記第１の端部より外側から前記ゲート電極の前記第２の端部の下方に向かって、前記第１の不純物領域、前記第２の不純物領域、前記第５の不純物領域、前記半導体層の順に位置し、前記第５の不純物領域は、前記第１の不純物領域及び前記第３の不純物領域の下方に位置し、かつ平面視において前記第３の不純物領域を囲み、前記第１の不純物領域、前記第２の不純物領域、前記半導体層の順に不純物濃度が低くなり、前記第５の不純物領域は前記第３の不純物領域より不純物濃度が低く、前記第１の方向は、前記半導体層の表面に対する垂直方向より傾斜した方向であり、前記第２の方向は、前記第１の方向よりも前記垂直方向に近づけた方向であることを特徴とする固体撮像素子の製造方法である。
上記本発明の一態様によれば、ゲート電極の第１の端部の内側に位置する第２の不純物領域と、ゲート電極の第１の端部の外側に位置する第１の不純物領域を自己整合的に形成できるため、ゲート電極の第１の端部より内側に位置する第２の不純物領域を合わせ精度や寸法ばらつきの影響をうけることなく形成することができる。
（Ａ）は本発明の一態様に係る固体撮像素子を示す平面図、（Ｂ）は（Ａ）に示すＡ−Ａ'線の断面図、（Ｃ）は（Ａ）に示すＢ−Ｂ'線の断面図。 （Ａ）〜（Ｃ）は図１（Ｂ）に示す固体撮像素子の製造方法を説明するための断面図。 （Ａ）〜（Ｃ）は図１（Ｂ）に示す固体撮像素子の製造方法を説明するための断面図。 （Ａ）〜（Ｃ）は図１（Ｂ）に示す固体撮像素子の製造方法を説明するための断面図。 （Ａ）は図１（Ｂ）に示す固体撮像素子の断面図、（Ｂ）は（Ａ）に示すＸからＹに電荷を転送する際のＯＮ時とＯＦＦ時のポテンシャル図。 （Ａ）〜（Ｃ）は本発明の一態様に係る固体撮像素子の製造方法を説明するための断面図。 （Ａ）〜（Ｃ）は本発明の一態様に係る固体撮像素子の製造方法を説明するための断面図。 （Ａ）〜（Ｃ）は本発明の一態様に係る固体撮像素子の製造方法を説明するための断面図。 （Ａ）は本発明の一態様に係る固体撮像素子を示す平面図、（Ｂ）は（Ａ）に示すＡ−Ａ'線の断面図、（Ｃ）は（Ａ）に示すＢ−Ｂ'線の断面図。 （Ａ）は本発明の一態様に係る固体撮像素子を示す平面図、（Ｂ）は（Ａ）に示すＡ−Ａ'線の断面図、（Ｃ）は（Ａ）に示すＢ−Ｂ'線の断面図。 （Ａ）は本発明の一態様に係る固体撮像素子を示す平面図、（Ｂ）は（Ａ）に示すＡ−Ａ'線の断面図、（Ｃ）は（Ａ）に示すＢ−Ｂ'線の断面図。 （Ａ）は従来の固体撮像素子を示す断面図、（Ｂ）は（Ａ）に示すＸからＹに電荷を転送する際のＯＮ時とＯＦＦ時のポテンシャル図。 （Ａ）は他の従来の固体撮像素子を示す断面図、（Ｂ）は（Ａ）に示すＸからＹに電荷を転送する際のＯＮ時とＯＦＦ時のポテンシャル図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
［実施の形態１］
図１（Ａ）は、本発明の一態様に係る固体撮像素子を示す平面図であり、図１（Ｂ）は、図１（Ａ）に示すＡ−Ａ'線の断面図であり、図１（Ｃ）は、図１（Ａ）に示すＢ−Ｂ'線の断面図である。図２〜図４は、図１（Ｂ）に示す固体撮像素子の製造方法を説明するための断面図である。この固体撮像素子は低電圧で駆動される素子である。
まず固体撮像素子の製造方法について説明する。
図２（Ａ）に示すように、Ｎ型シリコン基板１１を用意する。Ｎ型シリコン基板１１の不純物濃度は例えば１×１０１４atoms／cm３台である。次いで、このＮ型シリコン基板１１に図示せぬ素子分離領域（例えばＬＯＣＯＳ）を形成する。Ｎ型シリコン基板１１の表面にイオン注入時の透過膜としての熱酸化膜（図示せず）を形成する。
次に、図２（Ｂ）に示すように、Ｎ型シリコン基板１１にボロン等のＰ型不純物イオンを注入し、熱処理を施すことで不純物イオンを熱拡散させる。このようにしてＮ型シリコン基板１１にＰウェル（Ｐ――）１２を形成する。なお、Ｐ型不純物イオンを高エネルギーで注入することによりＰウェル１２を形成してもよい。Ｐウェル１２の不純物濃度は例えば１×１０１５atoms／cm３程度である。
この後、図２（Ｃ）に示すように、Ｐウェル１２上にフォトリソグラフィー技術によってフォトレジスト１３を形成する。このフォトレジスト１３はフォトダイオードとなる領域が開口されている。次いで、このフォトレジスト１３をマスクとしてＮ型（第２導電型）の不純物イオンを第１の方向１４に注入することで、Ｐウェル１２にＮ――型不純物領域（第２導電型の第５の不純物領域ともいう）１５を形成する。第１の方向１４は、Ｐウェル１２の表面またはＮ型シリコン基板１１の表面に対する垂直方向より傾斜した方向である。詳細には、第１の方向１４に注入することは、フォトダイオード側から、後に形成されるゲート電極ができる方向へ斜めから注入することである。
上記のイオン注入は、例えばリンを１．２ＭｅＶ〜１５０ＫｅＶ程度のエネルギーで多段（エネルギーを変えて複数回）の注入を行い、Ｎ――型不純物領域１５において深い側から浅い側に濃度が濃くなるような不純物プロファイルを形成するとよい。
なお、図２（Ｃ）に示すイオン注入は、図３（Ｂ）に示す工程のイオン注入時のエネルギーより高いエネルギーでイオン注入することで、Ｎ――型不純物領域１５を図３（Ｂ）に示すＮ―型不純物領域（第２導電型の第３の不純物領域ともいう）１５ａより深く形成してもよい。また、図２（Ｃ）に示すイオン注入時のエネルギーを高くするのではなく、図２（Ｃ）に示すイオン注入後の熱拡散によってＮ型不純物注入(エネルギーは限定されない）を行い、熱拡散を行い、Ｎ――型不純物領域１５をＮ―型不純物領域１５ａより深く形成するとよい。また、Ｎ――型不純物領域１５はＮ―型不純物領域１５ａより不純物濃度が低い。
この後、図３（Ａ）に示すように、フォトレジスト１３をマスクとしてＰウェル１２及びＮ――型不純物領域１５の表面にＰ型（第１導電型）の不純物イオンを第２の方向１６に注入する。これにより、Ｐウェル１２にＰ−型不純物領域（第１導電型の第２の不純物領域ともいう）１７を形成する。この際、領域１８にＮ――型不純物領域１５が残るように、Ｐウェル１２の表面またはＮ型シリコン基板１１の表面に対する浅い角度の第２の方向１６に不純物イオンが注入される。第２の方向１６は、第１の方向１４よりも前記垂直方向に近づけた方向である。
上記のイオン注入は、例えばリンを１００〜２００ＫｅＶ程度のエネルギーで注入を行い、Ｎ−型不純物領域１５ａを形成する。後に、周囲のＰ型拡散層との間にできる空乏層がフォトダイオードのＮ−型不純物領域１５ａを空乏化させるように、１×１０１５atoms／cm３〜１×１０１６atoms／cm３程度の濃度となるようにイオン注入を行うとよい。
なお、本実施の形態では、Ｎ型シリコン基板１１にＰウェル１２を形成し、Ｐウェル１２にＮ――型不純物領域１５及びＰ−型不純物領域１７を形成しているが、Ｎ型シリコン基板１１上にエピタキシャル成長法によりＰ型シリコン層を形成し、このＰ型シリコン層にＮ――型不純物領域１５及びＰ−型不純物領域１７を形成してもよい。
次に、図３（Ｂ）に示すように、フォトレジスト１３を除去し、Ｐウェル（第１導電型の半導体層ともいう）１２上にフォトリソグラフィー技術によってフォトレジスト４３を形成する。このフォトレジスト４３はフォトダイオードとなる領域が開口されている。次いで、このフォトレジスト４３をマスクとしてＮ型（第２導電型）の不純物イオンを注入することで、Ｎ――型不純物領域１５より浅い位置のＰウェル１２に、かつＮ――型不純物領域１５の表面側にＮ―型不純物領域（第２導電型の第３の不純物領域ともいう）１５ａを形成する。
なお、Ｐ−型不純物領域１７はＮ−型不純物領域１５ａより後に形成するゲート電極の方向に距離４２だけ突き出すように形成する。別言すれば、Ｎ―型不純物領域１５ａはＰ−型不純物領域１７よりゲート電極の方向へ突き出さないように形成する。また、Ｎ―型不純物領域１５ａは、Ｐ−型不純物領域１７の下方に位置し、かつＰ−型不純物領域１７に接するとともに平面視においてＮ――型不純物領域１５によって囲まれている。Ｎ―型不純物領域１５ａは、Ｎ――型不純物領域１５より不純物濃度が高い。Ｎ−型不純物領域１５ａは、フォトダイオードのゲート電極がない方向では、Ｎ――型不純物領域１５に囲まれるよう、内側に形成される。
この後、図３（Ｃ）に示すように、フォトレジスト４３を除去し、前記透過膜を剥離した後、Ｐウェル１２上にゲート絶縁膜１９を形成し、ゲート絶縁膜１９上に転送ゲート電極２０を形成する。
次に、図４（Ａ）に示すように、転送ゲート電極２０及びＮ型シリコン基板１１上にフォトリソグラフィー技術によってフォトレジスト２１を形成する。次いで、フォトレジスト２１及び転送ゲート電極２０をマスクとし、転送ゲート電極２０の第１の端部２０ａを第１のマスク端部としてフォトダイオードの表面にＰ型の不純物イオンを注入することで、転送ゲート電極２０の第１の端部２０ａより外側のＰ−型不純物領域１７及びＰウェル１２にＰ＋型のピニング層（第１導電型の第１の不純物領域ともいう）２２を形成する。この際、Ｐ−型不純物領域１７はピニング層２２の下に位置してもよい。
この後、図４（Ｂ）に示すように、フォトレジスト２１を除去し、転送ゲート電極２０及びＮ型シリコン基板１１上にフォトリソグラフィー技術によってフォトレジスト２３を形成する。次いで、フォトレジスト２３及び転送ゲート電極２０をマスクとし、転送ゲート電極２０の第２の端部２０ｂを第２のマスク端部としてＮ型の不純物イオンを注入することで、転送ゲート電極２０の第２の端部２０ｂの下方のＰウェル１２にＮ＋型不純物領域（第２導電型の第４の不純物領域ともいう）２４を形成する。このＮ＋型不純物領域２４は、読み出しされた電荷を一時蓄積するフローティングディフュージョン領域になる。上記のＮ＋型不純物領域２４への不純物イオンの注入は、少なくとも転送ゲート電極２０に向かって斜めの角度をつけて注入することが望ましい。
なお、本実施の形態では、フローティングディフュージョン領域（Ｎ＋領域）を、転送ゲート電極２０を形成した後に形成しているが、転送ゲート電極２０を形成する前に形成してもよい。この場合、転送ゲート電極２０に対して、自己整合的に形成することができないため、Ｎ＋領域が転送ゲート電極２０下に重なるように、フォトレジストを開口すること好ましい。
次に、図４（Ｃ）に示すように、フォトレジスト２３を除去する。このようにして図１（Ｂ）に示す固体撮像素子が作製される。その後、転送ゲート電極２０を含む全面上に層間絶縁膜（図示せず）を形成し、この層間絶縁膜上に図示せぬＡｌ合金配線等を形成する。
図１に示す固体撮像素子のＰ＋型のピニング層２２は、転送ゲート電極２０の第１の端部２０ａより外側のＰウェル１２に形成されている。Ｐ−型不純物領域１７は、少なくとも転送ゲート電極２０の第１の端部２０ａより内側のＰウェル１２に位置し、かつＰ＋型のピニング層２２に接している。また、Ｐ−型不純物領域１７はＰ＋型のピニング層２２の下方にも形成されている。Ｎ−型不純物領域１５ａは、Ｐ＋型のピニング層２２及びＰ−型不純物領域１７の下方のＰウェル１２に位置し、かつＰ−型不純物領域１７に接するとともにゲート絶縁膜１９に接していない。
Ｎ――型不純物領域１５は、ピニング層２２及びＮ−型不純物領域１５ａの下方のＰウェル１２に位置し、かつゲート絶縁膜１９及びＰ−型不純物領域１７それぞれと接するとともにかつ平面視においてＮ―型不純物領域１５ａの周囲に位置する。これにより、電荷転送を行う際にＮ――型不純物領域１５からＮ―型不純物領域１５ａに電荷を集めて転送することができ、その結果、電荷転送が容易になる。また、Ｎ＋型不純物領域２４は、転送ゲート電極２０の第２の端部２０ｂの下方のＰウェル１２に形成されている。
また、図１に示す固体撮像素子のＰ−型不純物領域１７は、Ｐ＋型のピニング層２２に接し、かつ少なくとも転送ゲート電極２０の第１の端部２０ａより内側のＰウェル１２及びＮ−型不純物領域１５に形成されている。転送ゲート電極２０の第１の端部２０ａより外側から転送ゲート電極２０の第２の端部２０ｂの下方に向かって、Ｐ＋型のピニング層２２、Ｐ−型不純物領域１７、Ｎ――型不純物領域１５、Ｐウェル１２の順に位置する（図１（Ｂ）参照）。また、Ｐ＋型のピニング層２２、Ｐ−型不純物領域１７、Ｐウェル１２の順に不純物濃度は低くなっている。また、Ｎ――型不純物領域１５はＮ―型不純物領域１５ａより不純物濃度が低い。
フォトダイオード（受光素子）は、表面からＳｉの深い方向に向かって、Ｐ＋層／Ｎ−層／Ｎ――層／Ｐ――層で構成されている。受光素子を構成する拡散層から隔絶して、電荷転送を受けるＮ＋型不純物領域（フローティングディフュージョン）２４が配置されている。フォトダイオードとフローティングディフュージョンとの間の基板表面は、絶縁酸化膜を介して、転送ゲート電極２０が配置されている。
Ｎ−型不純物領域１５ａとＮ――型不純物領域１５は、平面視で一致しない領域に形成されている。Ｎ――型不純物領域１５はフォトダイオード全体に形成されているのに対し、Ｎ−型不純物領域１５ａは、フォトダイオードの一部で、かつゲート絶縁膜１９に接しないで、かつＮ――型不純物領域１５に囲まれるようにレイアウトされている。但し、転送ゲート電極２０の第１の端部２０ａの下方への突出しは、Ｎ――型不純物領域１５がＮ―型不純物領域１５ａを越えて形成される。
図５（Ａ）は、図１（Ｂ）に示す固体撮像素子の断面図であり、図５（Ｂ）は、図５（Ａ）に示すＸからＹに電荷を転送する際のＯＮ時とＯＦＦ時のポテンシャル図である。
本実施の形態によれば、図５（Ａ）に示すように、フォトダイオードから突き出したＮ――型不純物領域１５の一部が転送ゲート電極２０下のゲート絶縁膜１９に接している。このため、電荷転送２５を行うときの転送障壁による転送不良を防止することができる（図５（Ｂ）参照）。これにより、低電圧で安定して転送チャンネルを形成することが可能となる。
また、ゲート絶縁膜１９に接するＰ−型不純物領域１７の拡散層があることで、転送チャンネル脇にできるポテンシャル井戸を確実に消すことができるため、ポテンシャル井戸による転送不良も防止できる（図５（Ｂ）参照）。
また、ポテンシャル井戸を作りやすいＮ―型不純物領域１５ａに対してＰ−型不純物領域１７を形成するため、Ｎ――型不純物領域１５により転送経路を確実に作ることができる。その結果、ポテンシャル井戸を作らず、またポテンシャル障壁も作らない構造をプロセス加工的に安定的に作ることができる。
また、本実施の形態では、Ｎ――型不純物領域１５とＮ−型不純物領域１５ａを作り分ける。これにより、例えば短辺１０μｍを越えるような広いフォトダイオードを形成する際、フォトダイオードを平面視した時、転送ゲート電極２０から遠い位置から転送ゲート電極２０に向かって、水平方向のポテンシャルプロファイルを作ることができる。その結果、電荷転送残りの防止や、転送高速化が容易になる。
また、本実施の形態では、図２（Ｃ），図３（Ａ）に示すように、フォトダイオードから突き出したＮ――型不純物領域１５と、そのＮ――型不純物領域１５に転送ゲート電極２０の第１の端部より内側で接するＰ−型不純物領域１７が、自己整合的に形成できる。このため、図３（Ａ）に示す領域１８のＮ――型不純物領域１５の転送チャンネルを合わせ精度や寸法ばらつきの影響をうけることなく形成することができる。従って、電荷転送を行うときにポテンシャル井戸及びポテンシャル障壁の両者の発生を抑制することが可能となる。
なお、本実施の形態では、転送される電荷が電子である固体撮像素子を作製しているが、逆極性にすることで、転送される電荷が正孔である固体撮像素子を作製することも可能である。
［実施の形態２］
図６〜図８は、本発明の一態様に係る固体撮像素子の製造方法を説明するための断面図であり、図１〜図４と同一部分には同一符号を付す。この固体撮像素子は図１に示す固体撮像素子と同一の構造を有している。
まず固体撮像素子の製造方法について説明する。
図６（Ａ），（Ｂ）に示す工程は、実施の形態１の図２（Ａ），（Ｂ）に示す工程と同一であるので説明を書略する。
次に、図６（Ｃ）に示すように、Ｐウェル１２上にフォトリソグラフィー技術によってフォトレジスト４３を形成する。このフォトレジスト４３はフォトダイオードとなる領域が開口されている。次いで、このフォトレジスト４３をマスクとしてＮ型（第２導電型）の不純物イオンを注入することで、Ｐウェル１２にＮ――型不純物領域（第２導電型の第５の不純物領域ともいう）１５を形成する。
この後、図７（Ａ）に示すように、フォトレジスト４３を除去し、Ｐウェル（第１導電型の半導体層ともいう）１２上にフォトリソグラフィー技術によってフォトレジスト４４を形成する。このフォトレジスト４４はフォトダイオードとなる領域が開口されている。次いで、このフォトレジスト４４をマスクとしてＮ型（第２導電型）の不純物イオンを注入することで、Ｎ――型不純物領域１５より浅い位置のＰウェル１２に、かつＮ――型不純物領域１５の表面側にＮ―型不純物領域（第２導電型の第３の不純物領域ともいう）１５ａを形成する。
この後、図７（Ｂ）に示すように、フォトレジスト４４を除去し、透過膜を剥離した後、Ｐウェル１２上にゲート絶縁膜１９を形成し、ゲート絶縁膜１９上に転送ゲート電極２０を形成する。
次に、図７（Ｃ）に示すように、転送ゲート電極２０、Ｐウェル１２及びＮ型シリコン基板１１上にフォトリソグラフィー技術によってフォトレジスト１３を形成する。このフォトレジスト１３はフォトダイオードとなる領域が開口されている。次いで、フォトレジスト１３及び転送ゲート電極２０をマスクとし、転送ゲート電極２０の第１の端部２０ａを第１のマスク端部としてＰウェル１２、Ｎ−型不純物領域１５ａ及びＮ――型不純物領域１５の表面にＰ型（第１導電型）の不純物イオンを第１の方向１４に注入する。これにより、少なくとも転送ゲート電極２０の第１の端部２０ａより内側に位置するＰウェル１２にＰ−型不純物領域（第１導電型の第２の不純物領域ともいう）１７を形成する。第１の方向１４は、Ｐウェル１２の表面またはＮ型シリコン基板１１の表面に対する垂直方向より傾斜した方向である。詳細には、第１の方向１４に注入することは、フォトダイオード側から、転送ゲート電極２０の方向へ斜めから注入することである。
次に、図８（Ａ）に示すように、フォトレジスト１３及び転送ゲート電極２０をマスクとし、転送ゲート電極２０の第１の端部２０ａを第１のマスク端部としてＰウェル１２、Ｐ−型不純物領域１７及びＮ――型不純物領域１５の表面にＰ型（第１導電型）の不純物イオンを第２の方向１６に注入する。これにより、転送ゲート電極２０の第１の端部２０ａより外側のＰ−型不純物領域１７及びＰウェル１２にＰ＋型のピニング層（第１導電型の第１の不純物領域ともいう）２２を形成する。この際、Ｐ−型不純物領域１７はピニング層２２の下に位置してもよい。
この後、図８（Ｂ）に示すように、フォトレジスト１３を除去し、転送ゲート電極２０及びＮ型シリコン基板１１上にフォトリソグラフィー技術によってフォトレジスト２３を形成する。次いで、フォトレジスト２３及び転送ゲート電極２０をマスクとし、転送ゲート電極２０の第２の端部２０ｂを第２のマスク端部としてＮ型の不純物イオンを注入することで、転送ゲート電極２０の第２の端部２０ｂの下方のＰウェル１２にＮ＋型不純物領域（第２導電型の第４の不純物領域ともいう）２４を形成する。このＮ＋型不純物領域２４は、読み出しされた電荷を一時蓄積するフローティングディフュージョン領域になる。上記のＮ＋型不純物領域２４への不純物イオンの注入は、少なくとも転送ゲート電極２０に向かって斜めの角度をつけて注入することが望ましい。
次に、図８（Ｃ）に示すように、フォトレジスト２３を除去する。このようにして図１（Ｂ）に示す固体撮像素子が作製される。その後、転送ゲート電極２０を含む全面上に層間絶縁膜（図示せず）を形成し、この層間絶縁膜上に図示せぬＡｌ合金配線等を形成する。
本実施の形態の固体撮像素子においても実施の形態１と同様の効果を得ることができる。
また、本実施の形態では、図７（Ｃ），図８（Ａ）に示すように、転送ゲート電極２０の第１の端部２０ａの内側に突き出したＰ−型不純物領域１７と、そのＰ−型不純物領域１７に一部が包まれたＰ＋型のピニング層２２が、自己整合的に形成できる。このため、図８（Ａ）に示す転送ゲート電極２０の第１の端部２０ａの内側に位置するＰ−型不純物領域１７を合わせ精度や寸法ばらつきの影響をうけることなく形成することができる。
［実施の形態３］
図９（Ａ）は、本発明の一態様に係る固体撮像素子を示す平面図であり、図９（Ｂ）は、図９（Ａ）に示すＡ−Ａ'線の断面図であり、図９（Ｃ）は、図９（Ａ）に示すＢ−Ｂ'線の断面図である。図９において図１と同一部分には同一符号を付し、異なる部分についてのみ説明する。
図１に示す固体撮像素子では、Ｎ型シリコン基板１１にＰウェル１２を形成し、このＰウェル１２にＮ――型不純物領域１５を形成する。これに対し、図９に示す固体撮像素子では、Ｐ型シリコン基板１１ａにＮ――型不純物領域（第２導電型の第５の不純物領域ともいう）１５を形成する。
本実施の形態においても実施の形態１と同様の効果を得ることができる。
［実施の形態４］
図１０（Ａ）は、本発明の一態様に係る固体撮像素子を示す平面図であり、図１０（Ｂ）は、図１０（Ａ）に示すＡ−Ａ'線の断面図であり、図１０（Ｃ）は、図１０（Ａ）に示すＢ−Ｂ'線の断面図である。図１０において図１と同一部分には同一符号を付し、異なる部分についてのみ説明する。
図１に示す固体撮像素子では、Ｎ型シリコン基板１１にＰウェル１２を形成するのに対し、図１０に示す固体撮像素子では、Ｐ型シリコン基板１１ａにＰウェル１２を形成する。
本実施の形態においても実施の形態１と同様の効果を得ることができる。
［実施の形態５］
図１１（Ａ）は、本発明の一態様に係る固体撮像素子を示す平面図であり、図１１（Ｂ）は、図１１（Ａ）に示すＡ−Ａ'線の断面図であり、図１１（Ｃ）は、図１１（Ａ）に示すＢ−Ｂ'線の断面図である。図１１において図１と同一部分には同一符号を付し、異なる部分についてのみ説明する。
図１に示す固体撮像素子では、Ｐ−型不純物領域１７をＰ＋型のピニング層２２の下方にも形成するのに対し、図１１に示す固体撮像素子では、領域３８に示すように、Ｐ−型不純物領域（第１導電型の第２の不純物領域ともいう）１７ａをゲート電極２０の下方にのみ形成する。別言すれば、Ｐ−型不純物領域１７ａはゲート電極２０の第１の端部２０ａの外側に位置しない。
本実施の形態においても実施の形態１と同様の効果を得ることができる。
なお、本発明において、特定のＡ（以下「Ａ」という）の上（または下）に特定のＢ（以下「Ｂ」という）を形成する（Ｂが形成される）というとき、Ａの上（または下）に直接Ｂを形成する（Ｂが形成される）場合に限定されない。Ａの上（または下）に本発明の作用効果を阻害しない範囲で、他のものを介してＢを形成する（Ｂが形成される）場合も含む。
また上（または下）との表現による構成は、必ずしも一方向に限定されるものではなく、例えばＡの上（または下）にＢを形成する（Ｂが形成される）というとき、半導体装置が天地逆転して使用される際には、Ａの下（または上）にＢを形成する（Ｂが形成される）という場合を含む。
また、上記の実施の形態１〜５は適宜組み合わせて実施することも可能である。
１１…Ｎ型シリコン基板、１１ａ…Ｐ型シリコン基板、１２…Ｐウェル（Ｐ――，第１導電型の半導体層ともいう）、１３…フォトレジスト、１４…第１の方向、１５…Ｎ――型不純物領域（第２導電型の第５の不純物領域ともいう）、１５ａ…Ｎ―型不純物領域（第２導電型の第３の不純物領域ともいう）、１５ｂ…Ｎ――型不純物領域（第２導電型の第５の不純物領域ともいう）、１６…第２の方向、１７，１７ａ…Ｐ−型不純物領域（第１導電型の第２の不純物領域ともいう）、１８…領域、１９…ゲート絶縁膜、２０…転送ゲート電極、２０ａ…ゲート電極の第１の端部、２０ｂ…ゲート電極の第２の端部、２１…フォトレジスト、２２…Ｐ＋型のピニング層（第１導電型の第１の不純物領域ともいう）、２３…フォトレジスト、２４…Ｎ＋型不純物領域（フローティングディフュージョン領域，第２導電型の第４の不純物領域ともいう）、２５…電荷転送、３８…領域、４２…距離、４３，４４…フォトレジスト、４５…距離。

Claims (9)

  1. 第１導電型の半導体層と、
    前記半導体層上に位置するゲート絶縁膜と、
    前記ゲート絶縁膜上に位置するゲート電極と、
    前記ゲート電極の第１の端部より外側の前記半導体層に位置する第１導電型の第１の不純物領域と、
    少なくとも前記ゲート電極の前記第１の端部より内側の前記半導体層に位置し、かつ前記第１の不純物領域に接する第１導電型の第２の不純物領域と、
    前記第１の不純物領域及び前記第２の不純物領域の下方の前記半導体層に位置する第２導電型の第３の不純物領域と、
    前記第１の不純物領域及び前記第３の不純物領域の下方の前記半導体層に位置し、かつ前記ゲート絶縁膜及び前記第２の不純物領域それぞれと接するとともに平面視において前記第３の不純物領域の周囲に位置する第２導電型の第５の不純物領域と、
    前記ゲート電極の第２の端部の下方の前記半導体層に位置する第２導電型の第４の不純物領域と、を含み、
    前記ゲート電極の前記第１の端部より外側から前記ゲート電極の前記第２の端部の下方に向かって、前記第１の不純物領域、前記第２の不純物領域、前記第５の不純物領域、前記半導体層の順に位置し、かつ前記第１の不純物領域、前記第２の不純物領域、前記半導体層の順に不純物濃度が低くなり、前記第５の不純物領域は前記第３の不純物領域より不純物濃度が低いことを特徴とする固体撮像素子。
  2. 請求項１において、
    前記第２の不純物領域が前記第１の不純物領域の下に位置することを特徴とする固体撮像素子。
  3. 請求項１において、
    前記第２の不純物領域は前記ゲート電極の前記第１の端部の外側に位置しないことを特徴とする固体撮像素子。
  4. 請求項１乃至３のいずれか一項において、
    前記第３の不純物領域は前記第５の不純物領域と平面視において重なることを特徴とする固体撮像素子。
  5. 請求項１乃至４のいずれか一項において、
    前記第５の不純物領域は前記第１の不純物領域及び前記第３の不純物領域それぞれと接することを特徴とする固体撮像素子。
  6. 請求項１乃至５のいずれか一項において、
    前記半導体層が第１導電型のウェルであり、
    前記第１導電型のウェルが半導体基板に位置することを特徴とする固体撮像素子。
  7. 請求項１乃至６のいずれか一項において、
    前記半導体層が第１導電型の半導体基板であることを特徴とする固体撮像素子。
  8. 第１導電型の半導体層上にフォトレジストを形成し、前記フォトレジストをマスクとして第２導電型の不純物イオンを第１の方向に注入することで、前記半導体層に第２導電型の第５の不純物領域を形成する工程と、
    前記フォトレジストをマスクとして第１導電型の不純物イオンを第２の方向に注入することで、前記半導体層の表面側に前記第５の不純物領域と接する第１導電型の第２の不純物領域を形成する工程と、
    前記フォトレジストを除去する工程と、
    前記第２の不純物領域の下方で、かつ前記第５の不純物領域の表面側に第２導電型の第３の不純物領域を形成する工程と、
    前記半導体層上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記ゲート電極をマスクとし、前記ゲート電極の第１の端部を第１のマスク端部として第１導電型の不純物イオンを注入することで、前記ゲート電極の前記第１の端部より外側の前記半導体層に第１導電型の第１の不純物領域を形成する工程と、
    前記ゲート電極をマスクとし、前記ゲート電極の第２の端部を第２のマスク端部として第２導電型の不純物イオンを注入することで、前記ゲート電極の前記第２の端部の下方の前記半導体層に第２導電型の第４の不純物領域を形成する工程と、を含み、
    前記第２の不純物領域は、前記第１の不純物領域に接し、かつ少なくとも前記ゲート電極の前記第１の端部より内側の前記半導体層に形成され、
    前記ゲート電極の前記第１の端部より外側から前記ゲート電極の前記第２の端部の下方に向かって、前記第１の不純物領域、前記第２の不純物領域、前記第５の不純物領域、前記半導体層の順に位置し、
    前記第５の不純物領域は、前記第１の不純物領域及び前記第３の不純物領域の下方に位置し、かつ平面視において前記第３の不純物領域を囲み、
    前記第１の不純物領域、前記第２の不純物領域、前記半導体層の順に不純物濃度が低くなり、前記第５の不純物領域は前記第３の不純物領域より不純物濃度が低く、
    前記第１の方向は、前記半導体層の表面に対する垂直方向より傾斜した方向であり、
    前記第２の方向は、前記第１の方向よりも前記垂直方向に近づけた方向であることを特徴とする固体撮像素子の製造方法。
  9. 第１導電型の半導体層に第２導電型の第５の不純物領域を形成する工程と、
    前記半導体層に前記第５の不純物領域より浅い位置に第２導電型の第３の不純物領域を形成する工程と、
    前記半導体層上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記ゲート電極をマスクとし、前記ゲート電極の第１の端部を第１のマスク端部として第１導電型の不純物イオンを第１の方向に注入することで、前記半導体層に第１導電型の第２の不純物領域を形成する工程と、
    前記ゲート電極をマスクとし、前記ゲート電極の前記第１の端部を前記第１のマスク端部として第１導電型の不純物イオンを第２の方向に注入することで、前記ゲート電極の前記第１の端部より外側の前記半導体層に第１導電型の第１の不純物領域を形成する工程と、
    前記ゲート電極をマスクとし、前記ゲート電極の第２の端部を第２のマスク端部として第２導電型の不純物イオンを注入することで、前記ゲート電極の前記第２の端部の下方の前記半導体層に第２導電型の第４の不純物領域を形成する工程と、を含み、
    前記第２の不純物領域は、前記第１の不純物領域に接し、かつ少なくとも前記ゲート電極の前記第１の端部より内側の前記半導体層に形成され、
    前記ゲート電極の前記第１の端部より外側から前記ゲート電極の前記第２の端部の下方に向かって、前記第１の不純物領域、前記第２の不純物領域、前記第５の不純物領域、前記半導体層の順に位置し、
    前記第５の不純物領域は、前記第１の不純物領域及び前記第３の不純物領域の下方に位置し、かつ平面視において前記第３の不純物領域を囲み、
    前記第１の不純物領域、前記第２の不純物領域、前記半導体層の順に不純物濃度が低くなり、前記第５の不純物領域は前記第３の不純物領域より不純物濃度が低く、
    前記第１の方向は、前記半導体層の表面に対する垂直方向より傾斜した方向であり、
    前記第２の方向は、前記第１の方向よりも前記垂直方向に近づけた方向であることを特徴とする固体撮像素子の製造方法。
JP2015055696A 2015-03-19 2015-03-19 固体撮像素子及びその製造方法 Ceased JP2016178145A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2015055696A JP2016178145A (ja) 2015-03-19 2015-03-19 固体撮像素子及びその製造方法
US15/069,542 US9520436B2 (en) 2015-03-19 2016-03-14 Solid-state imaging device and manufacturing method thereof
CN201610151117.9A CN105990389B (zh) 2015-03-19 2016-03-16 固态成像元件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015055696A JP2016178145A (ja) 2015-03-19 2015-03-19 固体撮像素子及びその製造方法

Publications (1)

Publication Number Publication Date
JP2016178145A true JP2016178145A (ja) 2016-10-06

Family

ID=56923860

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015055696A Ceased JP2016178145A (ja) 2015-03-19 2015-03-19 固体撮像素子及びその製造方法

Country Status (3)

Country Link
US (1) US9520436B2 (ja)
JP (1) JP2016178145A (ja)
CN (1) CN105990389B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018129461A (ja) * 2017-02-10 2018-08-16 三重富士通セミコンダクター株式会社 半導体装置及びその製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111834468A (zh) * 2019-04-15 2020-10-27 宁波飞芯电子科技有限公司 光电二极管制备方法及其光电二极管

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11274457A (ja) * 1998-03-19 1999-10-08 Toshiba Corp 固体撮像装置
JP2005310826A (ja) * 2004-04-16 2005-11-04 Matsushita Electric Ind Co Ltd 固体撮像装置
JP2007036083A (ja) * 2005-07-29 2007-02-08 Fujitsu Ltd 半導体撮像装置およびその製造方法
JP2010010487A (ja) * 2008-06-27 2010-01-14 Sony Corp 固体撮像装置及び電子機器
JP2010239075A (ja) * 2009-03-31 2010-10-21 Sony Corp 固体撮像装置とその製造方法、及び電子機器

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2982206B2 (ja) 1990-03-10 1999-11-22 日本電気株式会社 固体撮像素子
JPH0499878A (ja) 1990-08-20 1992-03-31 Nkk Corp 電磁鋼板用絶縁皮膜の形成方法
JPH07161958A (ja) * 1993-12-09 1995-06-23 Nec Corp 固体撮像装置
JP3403061B2 (ja) 1998-03-31 2003-05-06 株式会社東芝 固体撮像装置
JPH11274450A (ja) 1998-03-19 1999-10-08 Toshiba Corp 固体撮像装置
US6690423B1 (en) 1998-03-19 2004-02-10 Kabushiki Kaisha Toshiba Solid-state image pickup apparatus
KR100749098B1 (ko) * 2006-01-20 2007-08-13 (주) 픽셀플러스 높은 감도 및 전송 특성을 갖는 이미지 센서 및 그 제조방법
KR100959435B1 (ko) * 2007-12-26 2010-05-25 주식회사 동부하이텍 이미지 센서 및 그 제조방법
JP4785963B2 (ja) * 2009-10-09 2011-10-05 キヤノン株式会社 固体撮像装置
JP2013012551A (ja) * 2011-06-28 2013-01-17 Sony Corp 固体撮像装置、固体撮像装置の製造方法、及び電子機器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11274457A (ja) * 1998-03-19 1999-10-08 Toshiba Corp 固体撮像装置
JP2005310826A (ja) * 2004-04-16 2005-11-04 Matsushita Electric Ind Co Ltd 固体撮像装置
JP2007036083A (ja) * 2005-07-29 2007-02-08 Fujitsu Ltd 半導体撮像装置およびその製造方法
JP2010010487A (ja) * 2008-06-27 2010-01-14 Sony Corp 固体撮像装置及び電子機器
JP2010239075A (ja) * 2009-03-31 2010-10-21 Sony Corp 固体撮像装置とその製造方法、及び電子機器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018129461A (ja) * 2017-02-10 2018-08-16 三重富士通セミコンダクター株式会社 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20160276388A1 (en) 2016-09-22
US9520436B2 (en) 2016-12-13
CN105990389A (zh) 2016-10-05
CN105990389B (zh) 2021-08-10

Similar Documents

Publication Publication Date Title
CN100550405C (zh) 固体成像器件及其制造方法
JP6231741B2 (ja) 固体撮像装置およびその製造方法
JP4051059B2 (ja) Ｃｍｏｓイメージセンサ及びその製造方法
US8653620B2 (en) Back side illumination type solid state imaging device and method of manufacturing the same
CN102163611B (zh) 固态图像拾取装置和用于制造固态图像拾取装置的方法
JP2005072236A (ja) 半導体装置および半導体装置の製造方法
JP2007329479A (ja) Ｃｍｏｓイメージセンサ及びその製造方法
US20070221973A1 (en) Solid-state imaging device and method for manufacturing the same
JP5950507B2 (ja) 半導体装置の製造方法およびｃｍｏｓイメージセンサーの製造方法
CN106373972A (zh) 固态成像元件及其制造方法
JP2016178145A (ja) 固体撮像素子及びその製造方法
JP6668600B2 (ja) 固体撮像素子及びその製造方法
JP6609948B2 (ja) 固体撮像素子及びその製造方法
JP2009194269A (ja) 固体撮像装置およびその製造方法
JP6706931B2 (ja) 半導体装置および半導体装置の製造方法
CN1937237A (zh) Cmos图像传感器及其制造方法
KR20100050331A (ko) 이미지 센서 및 그 제조 방법
TW200939459A (en) Complementary metal-oxide-semiconductor (CMOS) image sensor and fabricating method thereof
JP2016207791A (ja) 撮像装置の製造方法
JP2011176113A (ja) Ｍｏｓ型半導体装置およびその製造方法
KR20120067300A (ko) 고체 촬상 센서, 고체 촬상 센서의 제조 방법 및 카메라
CN101192572A (zh) 图像传感器制造方法
JP2009302325A (ja) 半導体装置およびその製造方法
JPH0574946B2 (ja)
JP2017152439A (ja) 半導体装置、および、半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180209

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181130

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181218

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190213

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190723

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190913

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20200221

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20200225

AA92 Notification that decision to refuse application was cancelled

Free format text: JAPANESE INTERMEDIATE CODE: A971092

Effective date: 20200310