JP2017005013A

JP2017005013A - 半導体装置の製造方法

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Publication number: JP2017005013A
Application number: JP2015114748A
Authority: JP
Inventors: 柿本　明修; Akinobu Kakimoto; 明修柿本; 長谷部　一秀; Kazuhide Hasebe; 一秀長谷部
Original assignee: Tokyo Electron Ltd
Current assignee: Tokyo Electron Ltd
Priority date: 2015-06-05
Filing date: 2015-06-05
Publication date: 2017-01-05
Anticipated expiration: 2035-06-05
Also published as: JP6367151B2

Abstract

【課題】半導体装置の微細化が進展したとしても、配線の短絡発生を抑制することができる、セルフアライメントコンタクトの適用が可能な構造を有した半導体装置の製造方法を提供すること。【解決手段】被処理体の被処理面上に、内部に電気的配線を含み、表面に絶縁物が露呈している複数の配線パターンを形成する工程（ステップ１）と、複数の配線パターンを、絶縁物とは異なり、かつ、絶縁物よりもエッチングレートが遅い第１の薄膜で覆う工程（ステップ２）と、複数の配線パターンが形成されている被処理体の被処理面に、層間絶縁膜を形成する工程（ステップ３）と、層間絶縁膜に、複数の配線パターン間に自己整合する開孔を形成する工程（ステップ４）と、開孔内を、導電物で埋め込む工程（ステップ５）とを具備する。【選択図】図１

Description

この発明は、半導体装置の製造方法に関する。

半導体装置の微細化に伴い、配線パターンどうしの間隔が狭まってきている。間隔が狭まった配線パターンどうしの間にコンタクトを形成する場合、コンタクトを配線パターン間に自己整合させるセルフアライメントコンタクト（ＳＡＣ：Self-Alignment Contact）プロセスが知られている。ＳＡＣプロセスは、例えば、特許文献１に記載されている。

特許文献１には、ダイナミック型ＲＡＭのメモリセル領域に対して適用したＳＡＣプロセスが記載されている。特許文献１では、セルトランジスタのゲート電極（ワード線）間に、セルトランジスタのドレインとビット線とのコンタクト、又はセルトランジスタのソースとセルキャパシタとのコンタクトにそれぞれ、ＳＡＣプロセスが用いられている。

ＳＡＣプロセスを適用する場合には、配線パターン、例えばゲート電極の周囲を、層間絶縁膜とは異なる保護絶縁膜で被覆する必要がある。例えば、層間絶縁膜がシリコン酸化物膜であった場合には、保護絶縁膜はシリコン窒化物膜とする等である。特許文献１における層間絶縁膜はＢＰＳＧ膜（ボロンとリンとを含有したシリコン酸化物）からなる。また、保護絶縁膜はゲート電極の上部を覆うキャップ絶縁膜とゲート電極の側壁を覆うサイドウォール絶縁膜とで構成され、それぞれシリコン窒化膜からなっている。これにより、サイドウォール絶縁膜間の幅よりも大きな開口幅を持つ開孔を層間絶縁膜に形成したとしても、保護絶縁膜がエッチングの障壁となるために、ゲート電極間に自己整合した開孔を形成することができる。

特開２００７−２９４６１８号公報

しかしながら、半導体装置の微細化が進展するにつれ、配線パターンを被覆する保護絶縁膜が過剰にエッチングされて配線パターンどうしが短絡する可能性、例えば、セルトランジスタにおいては、ゲートとソースや、ゲートとドレインが短絡する可能性が高まってきている、という事情がある。

この発明は、半導体装置の微細化が進展したとしても、配線の短絡発生を抑制することができる、セルフアライメントコンタクトの適用が可能な構造を有した半導体装置の製造方法を提供する。

この発明の一態様に係る半導体装置の製造方法は、(１)被処理体の被処理面上に、内部に電気的配線を含み、表面に絶縁物が露呈している複数の配線パターンを形成する工程と、(２)前記複数の配線パターンを、前記絶縁物とは異なり、かつ、前記絶縁物よりもエッチングレートが遅い第１の薄膜で覆う工程と、(３)前記複数の配線パターンが形成されている前記被処理体の被処理面に、層間絶縁膜を形成する工程と、(４)前記層間絶縁膜に、前記複数の配線パターン間に自己整合する開孔を形成する工程と、(５)前記開孔内を、導電物で埋め込む工程とを具備する。

この発明によれば、半導体装置の微細化が進展したとしても、配線の短絡発生を抑制することができる、セルフアライメントコンタクトの適用が可能な構造を有した半導体装置の製造方法を提供できる。

この発明の一実施形態に係る半導体装置の製造方法のシーケンスの一例を示す流れ図図１に示すシーケンス中の半導体装置の状態を概略的に示す断面図図１に示すシーケンス中の半導体装置の状態を概略的に示す断面図図１に示すシーケンス中の半導体装置の状態を概略的に示す断面図図１に示すシーケンス中の半導体装置の状態を概略的に示す断面図図１に示すシーケンス中の半導体装置の状態を概略的に示す断面図図１に示すシーケンス中の半導体装置の状態を概略的に示す断面図エッチングレートを示す図参考例を概略的に示す断面図この発明の一実施例に係る半導体装置の製造方法を概略的に示す断面図この発明の一実施例に係る半導体装置の製造方法を概略的に示す断面図この発明の一実施例に係る半導体装置の製造方法を概略的に示す断面図この発明の一実施例に係る半導体装置の製造方法を概略的に示す断面図この発明の一実施例に係る半導体装置の製造方法を概略的に示す断面図この発明の一実施例に係る半導体装置の製造方法を概略的に示す断面図この発明の一実施例に係る半導体装置の製造方法を概略的に示す断面図この発明の一実施例に係る半導体装置の製造方法を概略的に示す断面図この発明の一実施例に係る半導体装置の製造方法を概略的に示す断面図この発明の一実施例に係る半導体装置の製造方法を概略的に示す断面図この発明の一実施例に係る半導体装置の製造方法を概略的に示す断面図この発明の一実施例に係る半導体装置の製造方法を概略的に示す断面図

以下、この発明の一実施形態を、図面を参照して説明する。なお、全図にわたり、共通の部分には共通の参照符号を付す。

（半導体装置の製造方法）
図１は、この発明の一実施形態に係る半導体装置の製造方法のシーケンスの一例を示す流れ図、図２Ａ〜図２Ｆは、図１に示すシーケンス中の半導体装置の状態を概略的に示す断面図である。

まず、図１のステップ１および図２Ａに示すように、被処理体１の被処理面上に、複数の配線パターン２を形成する。被処理体１の一例は半導体ウエハ、例えば、シリコンウエハである。また、複数の配線パターン２はそれぞれ、内部に電気的配線３を含む。電気的配線３の表面は絶縁物４により覆われており、複数の配線パターン２の表面には絶縁物４が露呈している。

次に、図１のステップ２および図２Ｂに示すように、複数の配線パターン２を、第１の薄膜５で覆う。第１の薄膜５は絶縁物４とは異なる物質からなる。また、第１の薄膜５を構成する物質としては、絶縁物４よりもエッチングレートが遅い物質が選択される。この後に形成される層間絶縁膜がシリコン酸化物膜とすれば、例えば、絶縁物４としてはシリコン窒化物を、第１の薄膜５としてはシリコンを選ぶことができる。

次に、図１のステップ３および図２Ｃに示すように、複数の配線パターン２が形成されている被処理体１の被処理面に、層間絶縁膜６を形成する。これにより、配線パターン２どうしの間、および配線パターン２それぞれの上面は、層間絶縁膜６により覆われる。層間絶縁膜６は、例えば、シリコン酸化物から構成される。

次に、図１のステップ４および図２Ｄに示すように、層間絶縁膜６に、開孔７を形成する。開孔７は、隣接する配線パターン２どうしの間に位置するように形成され、そして、被処理体１に達する。さらに、開孔７は、複数の配線パターン２間に自己整合する（セルフアラインコンタクト）。開孔７は、ホトリソグラフィ法を用いて形成され、図示せぬレジストパターンやハードマスクパターンをマスクに用いながら、層間絶縁膜６の選ばれた部分を選択的にエッチングしていくことにより形成される。絶縁物４をシリコン窒化物、第１の薄膜５をシリコン、層間絶縁膜６をシリコン酸化物とした場合、エッチャントガスとしては、Ｃ_４Ｆ_８とＯ_２との混合ガスを選ぶことができる。このエッチングの際、第１の薄膜５がエッチングの障壁となる障壁膜として機能する。このため、開孔７を形成している際、複数の配線パターン２に対してエッチングが進むことが抑制される。

図３は、エッチングレートを示す図である。図３には、シリコンを熱酸化して形成した熱酸化膜（Ｔｈ−ＳｉＯ_２）のエッチングレートを“１”としたとき、シリコン窒化物膜（ＳｉＮ）、シリコン膜（Ｓｉ）それぞれのエッチングレートと、ＡＬＤ法を用いて堆積形成したＡＬＤシリコン酸化物膜（ＡＬＤ−ＳｉＯ_２）のエッチングレートを“１”としたとき、シリコン窒化物膜、シリコン膜それぞれのエッチングレートが示されている。なお、エッチャントガスは、Ｃ_４Ｆ_８とＯ_２との混合ガスである。

図３に示すように、シリコン窒化物膜のエッチングレートは、熱酸化膜に対して１／３．９＝約０．２６、ＡＬＤシリコン酸化物膜に対して１／１．６＝約０．６３である。

これに対して、シリコン膜のエッチングレートは、熱酸化膜に対して１／５．８＝約０．１７、ＡＬＤシリコン酸化物膜に対して１／２．３＝約０．４３である。

このように、エッチャントガスとして、例えば、Ｃ_４Ｆ_８とＯ_２を選択した場合には、絶縁物４をシリコン窒化物、第１の薄膜５をシリコンとすることで、第１の薄膜５のエッチングレートを、絶縁物４よりも遅くすることができる。これにより、シリコン酸化物膜から構成された層間絶縁膜６に、開孔７を形成する際、第１の薄膜５を、エッチングの障壁となる障壁膜として機能させることができる。

次に、図１のステップ５および図２Ｅに示すように、開孔７内を、導電物８で埋め込む。この後、必要に応じて、図２Ｆに示すように、例えば、化学機械研磨により、導電物８の表面を後退させ、開孔７内のみに導電物８を残し、開孔７内に、導電物８からなるコンタクトプラグ８ａを形成する。これにより、この発明の一実施形態に係る半導体装置の製造方法の一例が終了する。

このような一実施形態に係る半導体装置の製造方法であると、複数の配線パターン２を、これら配線パターン２の表面に露呈した絶縁物４よりも、エッチングレートが遅い第１の薄膜５で覆う。このため、層間絶縁膜６に、複数の配線パターン２間を介して被処理体１の表面に達する開孔７を、これら配線パターン２間に自己整合させて形成した場合でも、第１の薄膜５がエッチングの障壁となる。このため、例えば、図４に示す第１の薄膜５が存在しない参考例のように、開孔７を形成している際に、絶縁物４がエッチングされ、配線パターン２の内部に存在する電気的配線３が外部に露出してしまう可能性を抑制することができる。

このような可能性を抑制できる結果、この発明の一実施形態によれば、半導体装置の微細化が進展したとしても、配線の短絡発生を抑制することができる、セルフアライメントコンタクトの適用が可能な構造を有した半導体装置の製造方法を得ることができる。

（実施例）
次に、この発明の一実施形態に係る半導体装置の製造方法のシーケンスの一例を適用した、より具体的な半導体装置の製造方法の例を一実施例として説明する。

図５Ａ〜図５Ｌは、この発明の一実施例に係る半導体装置の製造方法を概略的に示す断面図である。

まず、図５Ａに示すように、被処理体１、例えば、シリコンウエハの被処理面上に、ゲート絶縁膜４ａを形成する。ゲート絶縁膜４ａの一例はシリコン酸化物層を含んだ膜である。次いで、ゲート絶縁膜４ａ上に導電物膜３ａを形成する。導電物膜３ａの一例は、例えば、導電性シリコン層を含んだ膜である。次いで、導電物膜３ａ上に、絶縁膜４ｂを形成する。絶縁膜４ｂの一例は、シリコン窒化物層を含んだ膜である。特に、シリコン窒化物層は、絶縁膜４ｂの表層に形成される。

次に、図５Ｂに示すように、導電物膜３ａを電気的配線３にパターニングする。このとき、絶縁膜４ｂは、導電物膜３ａをエッチングする際のハードマスクとして使用することができる。電気的配線３の一例は、半導体記憶装置のメモリセル領域に形成されるワード線である。次いで、電気的配線３をマスクに用いて、被処理体１に対し、被処理体の導電型とは反対の導電型となるドナー又はアクセプタを含んだ不純物をイオン注入する。例えば、被処理体１がｐ型の場合には、ｎ型となる不純物をイオン注入する。これにより、電気的配線３間から露呈した被処理体１の表面領域には、被処理体１とは反対の導電型となるソース／ドレイン拡散層９ａが形成される。

次に、図５Ｃに示すように、被処理体１の被処理面上に絶縁物を堆積し、堆積した絶縁物を異方性エッチングすることにより、電気的配線３の側壁に、サイドウォール絶縁膜４ｃを形成する。サイドウォール絶縁膜４ｃの一例は、シリコン窒化物層を含んだ膜である。特に、シリコン窒化物層は、サイドウォール絶縁膜４ｃの表層に形成される。これにより、電気的配線３の周囲は、ゲート絶縁膜４ａと、キャップ絶縁膜として機能する絶縁膜４ｂと、サイドウォール絶縁膜４ｃとで被覆され、図２Ａに示した複数の配線パターン２と等価な構造となる。次いで、配線パターン２をマスクに用いて、被処理体１がｐ型の場合には、ｎ型となる不純物をイオン注入する。これにより、配線パターン２間から露呈した被処理体１の表面領域には、ソース／ドレイン拡散層９ａに接続され、かつ、ソース／ドレイン拡散層９ａより不純物濃度が高い高濃度ソース／ドレイン拡散層９ｂが形成される。

次に、図５Ｄに示すように、複数の配線パターン２間の、被処理体１の被処理面に、絶縁物４ｂ、４ｃの表層に露呈した絶縁物、例えば、シリコン窒化物とは異なる第２の薄膜１０を形成する。第２の薄膜１０は、絶縁膜４ｂ、４ｃの表層に露呈した絶縁物上におけるインキュベーション時間と、第２の薄膜１０上におけるインキュベーション時間との差を利用し、この後、形成される第１の薄膜５を、複数の配線パターン２上に対して選択的に成膜することが可能な膜が選ばれる。表層に露呈した絶縁物がシリコン窒化物であった場合には、第２の薄膜１０としては、例えば、シリコン酸化物を選ぶことができる。本例では、第２の薄膜１０を、複数の配線パターン２間に露呈する被処理体１の被処理面を、熱酸化することにより形成する。これにより、熱シリコン酸化膜からなる第２の薄膜１０が形成される。

次に、図５Ｅに示すように、第１の薄膜５を、複数の配線パターン２の表層に露呈した絶縁物上におけるインキュベーション時間と、第２の薄膜１０上におけるインキュベーション時間との差を利用し、複数の配線パターン２上に対して選択的に成膜する。本例では、複数の配線パターン２の表層に露呈した絶縁物はシリコン窒化物であり、第２の薄膜１０は、熱シリコン酸化膜（シリコン酸化物）である。このようにシリコン窒化物とシリコン酸化物とでインキュベーション時間の差を利用して、シリコン窒化物上に対して選択的に成膜できる膜のとしては、シリコン膜を挙げることができる。本例では、第１の薄膜５をシリコン膜、より具体的にはノンドープのシリコン膜とした。

また、本例においては、被処理体１の被処理面は半導体であり、複数の配線パターン２間の、被処理体１の被処理面にはドナー又はアクセプタとなる不純物が拡散された高濃度ソース／ドレイン拡散層９ｂが存在する。例えば、高濃度ソース／ドレイン拡散層９ｂ上に、ノンドープ、あるいは低不純物濃度のシリコン膜が形成されると、高濃度ソース／ドレイン拡散層９ｂからノンドープのシリコン膜へと不純物が移動する、いわゆる再拡散が起こり、高濃度ソース／ドレイン拡散層９ｂの濃度が低下する、という事情がある。

このような事情に対しては、本例のように、高濃度ソース／ドレイン拡散層９ｂには、ノンドープ、あるいは低不純物濃度のシリコン膜を形成しないようにすることで抑制することができる。

次に、図５Ｆに示すように、複数の配線パターン２が形成されている被処理体１の被処理面に、層間絶縁膜６を形成する。これにより、配線パターン２どうしの間、および配線パターン２それぞれの上面は、層間絶縁膜６により覆われる。層間絶縁膜６は、例えば、シリコン酸化物から構成される。

次に、図５Ｇに示すように、層間絶縁膜６に、開孔７を形成する。開孔７は、隣接する配線パターン２どうしの間に位置するように形成され、そして、被処理体１に達する。さらに、開孔７は、複数の配線パターン２間に自己整合する。開孔７は、ホトリソグラフィ法を用いて形成され、図示せぬレジストパターンやハードマスクパターンをマスクに用いながら、層間絶縁膜６の選ばれた部分を選択的にエッチングしていくことにより形成される。さらに、本例においては、熱シリコン酸化膜からなる第２の薄膜１０も、層間絶縁膜６とともに開孔７から除去される。エッチャントガスの一例は、一実施形態と同様に、Ｃ_４Ｆ_８とＯ_２との混合ガスである。このため、第１の薄膜５がエッチングの障壁となる障壁膜として機能するので、開孔７を形成している際、複数の配線パターン２に対してエッチングが進むことが、一実施形態と同様に抑制することができる。

次に、図５Ｈに示すように、開孔７内に存在する第１の薄膜５を除去する。

次に、図５Ｉに示すように、第１の薄膜５のうち、開孔７内の側面に露呈する部分を絶縁体化する。本例では第１の薄膜５がシリコン膜であり、半導体である。このような半導体、あるいは導電体が開孔７内の側面に露呈していると、この後、形成されるコンタクトプラグどうしの短絡を発生させることがある。このため、第１の薄膜５が半導体、あるいは導電物であった場合には、第１の薄膜５のうち、開孔７内の側面に露呈する部分を絶縁体化し、短絡の発生を、構造的に予め抑制しておくことが好ましい。本例では、ラジカル酸化を用いて、第１の薄膜５を酸化し、第１の薄膜５をシリコン酸化物膜１１に変換する。なお、図５Ｉには、第１の薄膜５だけでなく、サイドウォール絶縁膜４ｃの表面が酸化されること、被処理体１の被処理面が酸化されることで形成されたシリコン酸化物膜１１についても図示している。

次に、図５Ｊに示すように、被処理体１の被処理面上に形成されたシリコン酸化物膜１１を除去し、高濃度ソース／ドレイン拡散層９ｂの表面を露呈させる。

次に、図５Ｋに示すように、開孔７内を、導電物８で埋め込む。この後、必要に応じて、図５Ｌに示すように、例えば、化学機械研磨により、導電物８の表面を後退させ、開孔７内のみに導電物８を残し、開孔７内に、導電物８からなるコンタクトプラグ８ａを形成する。これにより、この発明の一実施形態を適用した、一実施例に係る半導体装置の製造方法が終了する。

このような一実施例においても、一実施形態の一例と同様に、半導体装置の微細化が進展したとしても、配線の短絡発生を抑制することができる、セルフアライメントコンタクトの適用が可能な構造を有した半導体装置の製造方法を得ることができる。

以上、この発明を一実施形態および一実施例に従って説明したが、この発明は、上記一実施形態および一実施例に限定されることは無く、その趣旨を逸脱しない範囲で種々変形可能である。また、この発明の実施形態および実施例は、上記一実施形態および一実施例が唯一のものでもない。

例えば、上記一実施形態においては、複数の配線パターン２の表面に露呈した絶縁物をシリコン窒化物としたが、シリコン窒化物に限られるものではなく、ボロン窒化物（ＢＮ）であってもよい。

また、電気的配線３の周囲に形成される絶縁物４は単層に限られるものではなく、積層膜でも可能である。ただし、積層膜の表層には、シリコン窒化物やボロン窒化物が露呈していることが好ましい。

その他、この発明はその要旨を逸脱しない範囲で様々に変形することができる。

１…被処理体、２…配線パターン、３…電気的配線、４…絶縁物、４ａ…ゲート絶縁膜、４ｂ…絶縁膜、４ｃ…サイドウォール絶縁膜、５…第１の薄膜、６…層間絶縁膜、７…開孔、８…導電物、９ａ、９ｂ…ソース／ドレイン拡散層、１０…第１の薄膜、１１…シリコン酸化物膜。

Claims

(１) 被処理体の被処理面上に、内部に電気的配線を含み、表面に絶縁物が露呈している複数の配線パターンを形成する工程と、
(２) 前記複数の配線パターンを、前記絶縁物とは異なり、かつ、前記絶縁物よりもエッチングレートが遅い第１の薄膜で覆う工程と、
(３) 前記複数の配線パターンが形成されている前記被処理体の被処理面に、層間絶縁膜を形成する工程と、
(４) 前記層間絶縁膜に、前記複数の配線パターン間に自己整合する開孔を形成する工程と、
(５) 前記開孔内を、導電物で埋め込む工程と
を具備することを特徴とする半導体装置の製造方法。
前記(１)工程と前記(２)工程との間に、
(６) 前記複数の配線パターン間の、前記被処理体の被処理面に、前記絶縁物とは異なる第２の薄膜を形成する工程
を、さらに備え、
前記第１の薄膜は、前記絶縁物上におけるインキュベーション時間と、前記第２の薄膜上におけるインキュベーション時間との差を利用し、前記複数の配線パターン上に対して選択的に成膜することを特徴とする請求項１に記載の半導体装置の製造方法。
前記被処理体の被処理面は半導体であり、
前記複数の配線パターン間の、前記被処理体の被処理面にはドナー又はアクセプタとなる不純物が拡散された拡散層が存在することを特徴とする請求項２に記載の半導体装置の製造方法。
前記(４)工程と前記(５)工程との間に、
(７) 前記開孔内に存在する前記第１の薄膜を除去する工程
を、さらに備えることを特徴とする請求項１から請求項３のいずれか一項に記載の半導体装置の製造方法。
前記第１の薄膜が導電体もしくは半導体であるとき、前記(７)工程の後、
(８) 前記第１の薄膜のうち、前記開孔内に露呈する部分を絶縁体化する工程
を、さらに備えることを特徴とする請求項１から請求項４のいずれか一項に記載の半導体装置の製造方法。
前記絶縁物はシリコン窒化物であり、
前記第１の薄膜はシリコンであり、
前記第２の薄膜はシリコン酸化物である
ことを特徴とする請求項１から請求項５のいずれか一項に記載の半導体装置の製造方法。