JPH1116920A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH1116920A JPH1116920A JP9169755A JP16975597A JPH1116920A JP H1116920 A JPH1116920 A JP H1116920A JP 9169755 A JP9169755 A JP 9169755A JP 16975597 A JP16975597 A JP 16975597A JP H1116920 A JPH1116920 A JP H1116920A
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- insulating film
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Abstract
(57)【要約】
【課題】 エピベースバイポーラトランジスタにおい
て、コレクタ・ベース間の接合領域とベース・エミッタ
間の接合領域は、それぞれ異なるフォトリソグラフィ工
程に基づいて形成されるため、合わせずれを考慮する
と、コレクタ・ベース間の接合容量は大きくなってしま
う。 【解決手段】 ＳｉＮ膜１５上に選択的にポリシリコン
膜１７を成長させ、このポリシリコン膜１７をマスクと
して、ベース１３・エミッタ２０間の接合が形成される
領域を定める。
て、コレクタ・ベース間の接合領域とベース・エミッタ
間の接合領域は、それぞれ異なるフォトリソグラフィ工
程に基づいて形成されるため、合わせずれを考慮する
と、コレクタ・ベース間の接合容量は大きくなってしま
う。 【解決手段】 ＳｉＮ膜１５上に選択的にポリシリコン
膜１７を成長させ、このポリシリコン膜１７をマスクと
して、ベース１３・エミッタ２０間の接合が形成される
領域を定める。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、エピタキシャル成長により形成された
ベースを有するバイポーラトランジスタとその製造方法
に係わる。
製造方法に関し、エピタキシャル成長により形成された
ベースを有するバイポーラトランジスタとその製造方法
に係わる。
【０００２】
【従来の技術】図６ないし図８を用いて、従来のエピベ
ースバイポーラトランジスタの製造方法を説明する。以
下、同一の構成要素には同一の符号を付し、説明を省略
する。まず、例えばｐ型シリコン基板１の表面に不純物
を拡散することによりＮ＋シリコン層２を形成する。さ
らに、エピタキシャル成長法を用いて、Ｎ＋シリコン層
２上にＮ−シリコンエピタキシャル成長層３を形成す
る。次に、Ｎ−層３に素子分離酸化膜４を形成する。こ
の素子分離膜４は、例えばシャロートレンチ酸化膜であ
る。この素子分離領域は、フォトリソグラフィ技術を用
いたパターニングにより定められる。また、このパター
ニングにより後述するベース・コレクタ接合領域が決定
される。図６（ａ）は、この段階における半導体装置の
断面を示す。
ースバイポーラトランジスタの製造方法を説明する。以
下、同一の構成要素には同一の符号を付し、説明を省略
する。まず、例えばｐ型シリコン基板１の表面に不純物
を拡散することによりＮ＋シリコン層２を形成する。さ
らに、エピタキシャル成長法を用いて、Ｎ＋シリコン層
２上にＮ−シリコンエピタキシャル成長層３を形成す
る。次に、Ｎ−層３に素子分離酸化膜４を形成する。こ
の素子分離膜４は、例えばシャロートレンチ酸化膜であ
る。この素子分離領域は、フォトリソグラフィ技術を用
いたパターニングにより定められる。また、このパター
ニングにより後述するベース・コレクタ接合領域が決定
される。図６（ａ）は、この段階における半導体装置の
断面を示す。
【０００３】次に、シリコン基板１の全面にＳｉＯ2 膜
５、ポリシリコン層６、ＳｉＮ膜７を順次堆積する。図
６（ｂ）は、この段階における半導体装置の断面を示
す。
５、ポリシリコン層６、ＳｉＮ膜７を順次堆積する。図
６（ｂ）は、この段階における半導体装置の断面を示
す。
【０００４】続いて、図示せぬレジストを塗布し、フォ
トリソグラフィ技術を用いてレジストをパターニングす
る。このパターンによりエミッタ・コレクタ接合領域が
決定される。ＳｉＮ膜７、ポリシリコン層６を順次選択
的にエッチングして開口８を形成する。図６（ｃ）は、
この段階における半導体装置の断面を示す。
トリソグラフィ技術を用いてレジストをパターニングす
る。このパターンによりエミッタ・コレクタ接合領域が
決定される。ＳｉＮ膜７、ポリシリコン層６を順次選択
的にエッチングして開口８を形成する。図６（ｃ）は、
この段階における半導体装置の断面を示す。
【０００５】次に、全面にＳｉＮ膜を堆積し、ＲＩＥ
（Reactive Ion Etching）により全面をエッチングし
て、開口部８の側壁にＳｉＮ膜よりなる側壁絶縁膜９を
形成する。図７（ａ）は、この段階における半導体装置
の断面を示す。
（Reactive Ion Etching）により全面をエッチングし
て、開口部８の側壁にＳｉＮ膜よりなる側壁絶縁膜９を
形成する。図７（ａ）は、この段階における半導体装置
の断面を示す。
【０００６】その後、例えばウェットエッチングにより
ＳｉＯ2 膜５をエッチングし、シリコン基板１の表面及
びポリシリコン層６の下部を露出させる。この露出され
たシリコン基板１がコレクタ領域となる。図７（ｂ）
は、この段階における半導体装置の断面を示す。
ＳｉＯ2 膜５をエッチングし、シリコン基板１の表面及
びポリシリコン層６の下部を露出させる。この露出され
たシリコン基板１がコレクタ領域となる。図７（ｂ）
は、この段階における半導体装置の断面を示す。
【０００７】続いて、選択エピタキシャル成長技術を用
いてエッチングで露出されたＮ−エピ層３上及びポリシ
リコン膜６の下にシリコンよりなるベース領域１０を成
長させる。図７（ｃ）は、この段階における半導体装置
の断面を示す。
いてエッチングで露出されたＮ−エピ層３上及びポリシ
リコン膜６の下にシリコンよりなるベース領域１０を成
長させる。図７（ｃ）は、この段階における半導体装置
の断面を示す。
【０００８】最後に、不純物がドープされたエミッタ電
極用のポリシリコン膜１１を形成し、このポリシリコン
膜から不純物をエピベース領域１０に拡散させ、エミッ
タ領域１２を形成する。図８は、この段階における半導
体装置の断面を示す。
極用のポリシリコン膜１１を形成し、このポリシリコン
膜から不純物をエピベース領域１０に拡散させ、エミッ
タ領域１２を形成する。図８は、この段階における半導
体装置の断面を示す。
【０００９】
【発明が解決しようとする課題】従来のエピベースバイ
ポーラトランジスタの製造方法では、上述のように、ベ
ース・コレクタ領域を決定するフォトリソグラフィ工程
と、エミッタ・ベース接合領域を決定するフォトリソグ
ラフィ工程の少なくとも２回のフォトリソグラフィ工程
が行われる。
ポーラトランジスタの製造方法では、上述のように、ベ
ース・コレクタ領域を決定するフォトリソグラフィ工程
と、エミッタ・ベース接合領域を決定するフォトリソグ
ラフィ工程の少なくとも２回のフォトリソグラフィ工程
が行われる。
【００１０】しかし、フォトリソグラフィ工程において
パターン間の合わせズレが生じる可能性がある。
パターン間の合わせズレが生じる可能性がある。
【００１１】また、エミッタ・ベース接合領域を決定す
るフォトリソグラフィ工程においてマスク合わせに余裕
を持たせると、ベース・コレクタ接合領域を大きくする
必要がある。そうすると、ベース・コレクタ間の接合容
量Ｃｊｃが増加し、バイポーラトランジスタの電気的特
性が劣化する。
るフォトリソグラフィ工程においてマスク合わせに余裕
を持たせると、ベース・コレクタ接合領域を大きくする
必要がある。そうすると、ベース・コレクタ間の接合容
量Ｃｊｃが増加し、バイポーラトランジスタの電気的特
性が劣化する。
【００１２】また、フォトリソグラフィ工程はコストが
かかるため、できるだけこの工程を少なくすることが求
められている。
かかるため、できるだけこの工程を少なくすることが求
められている。
【００１３】本発明は、上記課題に鑑みてなされたもの
で、フォトリソグラフィ工程が減り、かつベース・コレ
クタ間の接合容量が増加しないエピベースバイポーラト
ランジスタの製造方法を提供することを目的とする。
で、フォトリソグラフィ工程が減り、かつベース・コレ
クタ間の接合容量が増加しないエピベースバイポーラト
ランジスタの製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】上記課題を解決するた
め、本発明の半導体装置の製造方法は、少なくとも表面
が第１導電型である半導体基板の表面に素子分離絶縁膜
を形成する工程と、素子分離絶縁膜に挟まれた半導体基
板をエッチングして、素子分離絶縁膜の上面とエッチン
グされた半導体基板間に段差を形成する工程と、非選択
エピタキシャル成長技術を用いて、エッチングされた半
導体基板の表面に第２導電型のエピタキシャル成長膜を
形成し、素子分離絶縁膜の上面及び側面に第１の多結晶
膜を形成する工程と、エピタキシャル成長膜上並びに第
１の多結晶膜の上面及び側面に第１の絶縁膜を形成する
工程と、第１の絶縁膜上に第２の絶縁膜を堆積し、段差
に対応する第１の絶縁膜の段差部を第２の絶縁膜で埋め
込む工程と、第２の絶縁膜をポリッシングし、第２の絶
縁膜で埋め込まれた段差部以外の第１の絶縁膜を露出す
る工程と、第１の絶縁膜上に成長し、第２の絶縁膜上に
は成長しない選択成長技術を用いて、露出された第１の
絶縁膜上に第２の多結晶膜を選択的に形成する工程と、
第２の多結晶膜をマスクとして、第２の絶縁膜及び第１
の絶縁膜をエッチングして開口を形成し、エピタキシャ
ル成長膜を露出させる工程と、開口内に不純物がドープ
された多結晶膜の電極を形成する工程と、この電極から
不純物をエピタキシャル成長膜に拡散させてエピタキシ
ャル成長膜の表面に第１導電型の領域を形成する工程と
を具備する。
め、本発明の半導体装置の製造方法は、少なくとも表面
が第１導電型である半導体基板の表面に素子分離絶縁膜
を形成する工程と、素子分離絶縁膜に挟まれた半導体基
板をエッチングして、素子分離絶縁膜の上面とエッチン
グされた半導体基板間に段差を形成する工程と、非選択
エピタキシャル成長技術を用いて、エッチングされた半
導体基板の表面に第２導電型のエピタキシャル成長膜を
形成し、素子分離絶縁膜の上面及び側面に第１の多結晶
膜を形成する工程と、エピタキシャル成長膜上並びに第
１の多結晶膜の上面及び側面に第１の絶縁膜を形成する
工程と、第１の絶縁膜上に第２の絶縁膜を堆積し、段差
に対応する第１の絶縁膜の段差部を第２の絶縁膜で埋め
込む工程と、第２の絶縁膜をポリッシングし、第２の絶
縁膜で埋め込まれた段差部以外の第１の絶縁膜を露出す
る工程と、第１の絶縁膜上に成長し、第２の絶縁膜上に
は成長しない選択成長技術を用いて、露出された第１の
絶縁膜上に第２の多結晶膜を選択的に形成する工程と、
第２の多結晶膜をマスクとして、第２の絶縁膜及び第１
の絶縁膜をエッチングして開口を形成し、エピタキシャ
ル成長膜を露出させる工程と、開口内に不純物がドープ
された多結晶膜の電極を形成する工程と、この電極から
不純物をエピタキシャル成長膜に拡散させてエピタキシ
ャル成長膜の表面に第１導電型の領域を形成する工程と
を具備する。
【００１５】また、上記課題を解決するため、本発明の
半導体装置は、少なくとも表面が第１導電型である半導
体基板と、半導体基板の表面に設けられ、その上面が半
導体基板の表面よりも上にあり、半導体基板の表面との
間で段差を形成する素子分離絶縁膜と、半導体基板の表
面上にエピタキシャル成長された第２導電型のエピタキ
シャル成長膜と、素子分離絶縁膜の上面及び側面に形成
され、その端部がエピタキシャル成長膜と接する第１の
多結晶膜と、エピタキシャル成長膜上及び第１の多結晶
膜の上面及び側面に形成された第１の絶縁膜と、素子分
離絶縁膜の段差に対応する第１の絶縁膜の段差部を埋め
込む第２の絶縁膜と、第２の絶縁膜で埋め込まれていな
い第１の絶縁膜上に選択的に成長された第２の多結晶膜
と、第２の多結晶膜がマスクとなり、第２の絶縁膜及び
第１の絶縁膜を貫通し、エピタキシャル成長膜に達する
開口と、開口内に露出されたエピタキシャル成長膜と接
する多結晶膜の電極と、エピタキシャル成長膜の表面に
形成された第１導電型の領域とを具備する。
半導体装置は、少なくとも表面が第１導電型である半導
体基板と、半導体基板の表面に設けられ、その上面が半
導体基板の表面よりも上にあり、半導体基板の表面との
間で段差を形成する素子分離絶縁膜と、半導体基板の表
面上にエピタキシャル成長された第２導電型のエピタキ
シャル成長膜と、素子分離絶縁膜の上面及び側面に形成
され、その端部がエピタキシャル成長膜と接する第１の
多結晶膜と、エピタキシャル成長膜上及び第１の多結晶
膜の上面及び側面に形成された第１の絶縁膜と、素子分
離絶縁膜の段差に対応する第１の絶縁膜の段差部を埋め
込む第２の絶縁膜と、第２の絶縁膜で埋め込まれていな
い第１の絶縁膜上に選択的に成長された第２の多結晶膜
と、第２の多結晶膜がマスクとなり、第２の絶縁膜及び
第１の絶縁膜を貫通し、エピタキシャル成長膜に達する
開口と、開口内に露出されたエピタキシャル成長膜と接
する多結晶膜の電極と、エピタキシャル成長膜の表面に
形成された第１導電型の領域とを具備する。
【００１６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。
施の形態を説明する。
【００１７】図１及び図２は、本発明の第１の実施例を
示す。
示す。
【００１８】まず、例えばｐ型シリコン基板１の表面に
不純物を拡散することによりＮ＋シリコン層２を形成す
る。さらに、エピタキシャル成長法を用いて、Ｎ＋シリ
コン層２上にＮ−シリコンエピタキシャル成長層３を形
成する。Ｎ−層３に例えばシャロートレンチ酸化膜であ
る素子分離酸化膜４を形成する。続いて、露出されてい
るＮ−エピ層３を例えばＲＩＥ法によりエッチングし、
Ｎ−エピ層３を薄くする。その結果、素子分離酸化膜４
とＮ−エピ層３間に段差が形成される。図１（ａ）は、
この段階における半導体装置の断面を示す。この素子分
離酸化膜４を形成するために、フォトリソグラフィ工程
が１回必要となる。
不純物を拡散することによりＮ＋シリコン層２を形成す
る。さらに、エピタキシャル成長法を用いて、Ｎ＋シリ
コン層２上にＮ−シリコンエピタキシャル成長層３を形
成する。Ｎ−層３に例えばシャロートレンチ酸化膜であ
る素子分離酸化膜４を形成する。続いて、露出されてい
るＮ−エピ層３を例えばＲＩＥ法によりエッチングし、
Ｎ−エピ層３を薄くする。その結果、素子分離酸化膜４
とＮ−エピ層３間に段差が形成される。図１（ａ）は、
この段階における半導体装置の断面を示す。この素子分
離酸化膜４を形成するために、フォトリソグラフィ工程
が１回必要となる。
【００１９】次に、露出されたＮ−エピ層３の表面上及
び素子分離酸化膜４の上面及び側面に非選択エピタキシ
ャル成長法によりシリコンを成長させる。その結果、Ｎ
−エピ層３上では、エピタキシャル成長して単結晶層１
３が形成され、素子分離酸化膜４の側面及び上面では、
ポリシリコン層１４が形成される。この非選択エピタキ
シャル成長は、例えば温度７００℃、圧力１０Ｔｏｒｒ
の下で、シランガスを流量２００ｃｃ／ｍｉｎで流すこ
とにより行われる。Ｎ−エピ層３上に成長したシリコン
膜１３は、ベース領域１３となる。また、例えばジボラ
ンであるドーピングガスをシランガスとともに流すこと
で、エピベース領域１３を例えばＰ型の領域とする。図
１（ｂ）は、この段階における半導体装置の断面を示
す。
び素子分離酸化膜４の上面及び側面に非選択エピタキシ
ャル成長法によりシリコンを成長させる。その結果、Ｎ
−エピ層３上では、エピタキシャル成長して単結晶層１
３が形成され、素子分離酸化膜４の側面及び上面では、
ポリシリコン層１４が形成される。この非選択エピタキ
シャル成長は、例えば温度７００℃、圧力１０Ｔｏｒｒ
の下で、シランガスを流量２００ｃｃ／ｍｉｎで流すこ
とにより行われる。Ｎ−エピ層３上に成長したシリコン
膜１３は、ベース領域１３となる。また、例えばジボラ
ンであるドーピングガスをシランガスとともに流すこと
で、エピベース領域１３を例えばＰ型の領域とする。図
１（ｂ）は、この段階における半導体装置の断面を示
す。
【００２０】その後、エピベース層１３上及びポリシリ
コン層１４の上面及び側面に例えばＣＶＤ（Chemical V
apour Deposition）法によりＳｉＮ膜１５を堆積する。
このＳｉＮ膜１５は、ポリシリコン層１４の凹部を埋め
込まない程度の膜厚で形成する。
コン層１４の上面及び側面に例えばＣＶＤ（Chemical V
apour Deposition）法によりＳｉＮ膜１５を堆積する。
このＳｉＮ膜１５は、ポリシリコン層１４の凹部を埋め
込まない程度の膜厚で形成する。
【００２１】次に、ＳｉＮ膜１５上に例えばＣＶＤ法に
よりＳｉＯ2 膜１６を堆積し、ＳｉＮ膜１５の凹部をＳ
ｉＯ2 膜１６で埋め込む。ＳｉＯ2 膜１６を例えばＣＭ
Ｐ（Chemical Mechanical Polishing ）法を用いてポリ
ッシングし、ＳｉＮ膜１５の凸部上のＳｉＯ2 膜１６を
除去する。図１（ｃ）は、この段階における半導体装置
の断面を示す。
よりＳｉＯ2 膜１６を堆積し、ＳｉＮ膜１５の凹部をＳ
ｉＯ2 膜１６で埋め込む。ＳｉＯ2 膜１６を例えばＣＭ
Ｐ（Chemical Mechanical Polishing ）法を用いてポリ
ッシングし、ＳｉＮ膜１５の凸部上のＳｉＯ2 膜１６を
除去する。図１（ｃ）は、この段階における半導体装置
の断面を示す。
【００２２】次に、ＳｉＯ2 膜上には成長せず、ＳｉＮ
膜上には成長するような条件で、ポリシリコン膜１７を
ＳｉＮ膜１５上に成長させる。すなわち、例えば、温度
を７００℃とし、圧力を１０Ｔｏｒｒとし、ジクロルシ
ランを４００ｃｃ／ｍｉｎ流して、ポリシリコン膜１７
を形成する。ポリシリコン膜１７は、ＳｉＮ膜１５とＳ
ｉＯ2 膜１６との境界からポリシリコン膜１７の膜厚程
度、ＳｉＯ2 膜１６上に向かって横方向にも成長してい
る。なお、ポリシリコン膜１７は、ＳｉＯ2 膜１６上の
すべてを覆わないようにし、例えば径が０．５μｍ以下
の開口１８を形成する。選択成長により形成されたポリ
シリコン膜１７の側面は、一般に基板に対して垂直では
なく、何らかのファセットが見られる。図２（ａ）は、
この段階における半導体装置の断面を示す。このポリシ
リコン層１７が酸化膜１６の上に横方向に成長する程度
により、バイポーラトランジスタのエミッタ・ベース接
合領域が決定される。
膜上には成長するような条件で、ポリシリコン膜１７を
ＳｉＮ膜１５上に成長させる。すなわち、例えば、温度
を７００℃とし、圧力を１０Ｔｏｒｒとし、ジクロルシ
ランを４００ｃｃ／ｍｉｎ流して、ポリシリコン膜１７
を形成する。ポリシリコン膜１７は、ＳｉＮ膜１５とＳ
ｉＯ2 膜１６との境界からポリシリコン膜１７の膜厚程
度、ＳｉＯ2 膜１６上に向かって横方向にも成長してい
る。なお、ポリシリコン膜１７は、ＳｉＯ2 膜１６上の
すべてを覆わないようにし、例えば径が０．５μｍ以下
の開口１８を形成する。選択成長により形成されたポリ
シリコン膜１７の側面は、一般に基板に対して垂直では
なく、何らかのファセットが見られる。図２（ａ）は、
この段階における半導体装置の断面を示す。このポリシ
リコン層１７が酸化膜１６の上に横方向に成長する程度
により、バイポーラトランジスタのエミッタ・ベース接
合領域が決定される。
【００２３】その後、ポリシリコン層１７をマスクとし
て、例えばＲＩＥによりＳｉＯ2 膜１６を選択的にエッ
チングし、さらに例えばウェットエッチングによりＳｉ
Ｎ膜１５を選択的に除去し、エピベース層１３を露出さ
せる。図２（ｂ）は、この段階における半導体装置の断
面を示す。
て、例えばＲＩＥによりＳｉＯ2 膜１６を選択的にエッ
チングし、さらに例えばウェットエッチングによりＳｉ
Ｎ膜１５を選択的に除去し、エピベース層１３を露出さ
せる。図２（ｂ）は、この段階における半導体装置の断
面を示す。
【００２４】次に、この開口１８内に、例えばＮ型の不
純物がドープされたエミッタ電極用のポリシリコン膜１
９を形成する。さらに、例えばＲＴＡ（Rapid Thermal
Annealing ）法によりアニールを施し、ポリシリコン膜
１９から不純物をエピベース領域１３に拡散させ、Ｎ型
のエミッタ領域２０を形成する。図２（ｃ）は、この段
階における半導体装置の断面を示す。
純物がドープされたエミッタ電極用のポリシリコン膜１
９を形成する。さらに、例えばＲＴＡ（Rapid Thermal
Annealing ）法によりアニールを施し、ポリシリコン膜
１９から不純物をエピベース領域１３に拡散させ、Ｎ型
のエミッタ領域２０を形成する。図２（ｃ）は、この段
階における半導体装置の断面を示す。
【００２５】本実施例によれば、コレクタ領域に対して
ベース領域とエミッタ領域を自己整合的に形成するた
め、合わせずれは生じなくなり、コレクタ・ベース接合
容量を小さくすることができる。その結果、バイポーラ
トランジスタの動作を高速にすることが可能となる。
ベース領域とエミッタ領域を自己整合的に形成するた
め、合わせずれは生じなくなり、コレクタ・ベース接合
容量を小さくすることができる。その結果、バイポーラ
トランジスタの動作を高速にすることが可能となる。
【００２６】また、フォトリソグラフィ工程が従来より
も１回減るため、工程を短縮し、コストを減らすことが
できる。
も１回減るため、工程を短縮し、コストを減らすことが
できる。
【００２７】図３ないし図５は、本発明の第２の実施例
を示す。
を示す。
【００２８】まず、例えばｐ型シリコン基板１の表面に
不純物を拡散することによりＮ＋シリコン層２を形成す
る。さらに、エピタキシャル成長法を用いて、Ｎ＋シリ
コン層２上にＮ−シリコンエピタキシャル成長層３を形
成する。Ｎ−エピ層３に例えばシャロートレンチ酸化膜
である素子分離酸化膜４を形成する。続いて、露出され
ているＮ−エピ層３を例えばＲＩＥ法によりエッチング
し、Ｎ−エピ層３を薄くする。その結果、素子分離酸化
膜４とＮ−エピ層３間に段差が形成される。図３（ａ）
は、この段階における半導体装置の断面を示す。この素
子分離酸化膜４を形成するために、フォトリソグラフィ
工程が１回必要となる。
不純物を拡散することによりＮ＋シリコン層２を形成す
る。さらに、エピタキシャル成長法を用いて、Ｎ＋シリ
コン層２上にＮ−シリコンエピタキシャル成長層３を形
成する。Ｎ−エピ層３に例えばシャロートレンチ酸化膜
である素子分離酸化膜４を形成する。続いて、露出され
ているＮ−エピ層３を例えばＲＩＥ法によりエッチング
し、Ｎ−エピ層３を薄くする。その結果、素子分離酸化
膜４とＮ−エピ層３間に段差が形成される。図３（ａ）
は、この段階における半導体装置の断面を示す。この素
子分離酸化膜４を形成するために、フォトリソグラフィ
工程が１回必要となる。
【００２９】次に、露出されたＮ−エピ層３の表面及び
素子分離酸化膜４を覆うようにシリコンを非選択的にエ
ピタキシャル成長させる。この非選択エピタキシャル成
長は、例えば温度７００℃、圧力１０Ｔｏｒｒの下で、
シランガスを流量２００ｃｃ／ｍｉｎで流し、さらにド
ーピングガスとして例えばジボランを流すことにより行
われる。図３（ｂ）は、この段階における半導体装置の
断面を示す。Ｎ−エピタキシャルシリコン層３上に成長
したシリコン膜２３は、単結晶シリコンであり、例えば
Ｐ型のベース領域２３となる。素子分離酸化膜４の上及
びその側面に成長したシリコン膜は、ポリシリコン膜２
４となっている。図３（ｂ）に示すように、素子分離酸
化膜４の段差に従って、ポリシリコン膜２４にも段差が
生じる。次に、ＳｉＯ2 膜２５を堆積し、ポリシリコン
膜２４の段差間をＳｉＯ2 膜２５で埋め込む。さらに、
ＳｉＯ2 膜２５を例えばＣＭＰ法によりポリッシングし
て、段差上のＳｉＯ2 膜１６を除去し、ポリシリコン膜
２４を露出する。図３（ｃ）は、この段階における半導
体装置の断面を示す。
素子分離酸化膜４を覆うようにシリコンを非選択的にエ
ピタキシャル成長させる。この非選択エピタキシャル成
長は、例えば温度７００℃、圧力１０Ｔｏｒｒの下で、
シランガスを流量２００ｃｃ／ｍｉｎで流し、さらにド
ーピングガスとして例えばジボランを流すことにより行
われる。図３（ｂ）は、この段階における半導体装置の
断面を示す。Ｎ−エピタキシャルシリコン層３上に成長
したシリコン膜２３は、単結晶シリコンであり、例えば
Ｐ型のベース領域２３となる。素子分離酸化膜４の上及
びその側面に成長したシリコン膜は、ポリシリコン膜２
４となっている。図３（ｂ）に示すように、素子分離酸
化膜４の段差に従って、ポリシリコン膜２４にも段差が
生じる。次に、ＳｉＯ2 膜２５を堆積し、ポリシリコン
膜２４の段差間をＳｉＯ2 膜２５で埋め込む。さらに、
ＳｉＯ2 膜２５を例えばＣＭＰ法によりポリッシングし
て、段差上のＳｉＯ2 膜１６を除去し、ポリシリコン膜
２４を露出する。図３（ｃ）は、この段階における半導
体装置の断面を示す。
【００３０】次に、ＳｉＯ2 膜上には成長せず、シリコ
ン膜上には成長するような条件で、ポリシリコン膜２６
をポリシリコン膜２４上に成長させる。例えば、温度を
７００℃とし、圧力を１０Ｔｏｒｒとして、ジクロルシ
ランを４００ｃｃ／ｍｉｎ流し、さらにドーピングガス
も添加する。ポリシリコン膜２６は、例えば膜厚程度横
方向にも成長する。ＳｉＯ2 膜２５上には開口２７が形
成される。図４（ａ）は、この段階における半導体装置
の断面を示す。
ン膜上には成長するような条件で、ポリシリコン膜２６
をポリシリコン膜２４上に成長させる。例えば、温度を
７００℃とし、圧力を１０Ｔｏｒｒとして、ジクロルシ
ランを４００ｃｃ／ｍｉｎ流し、さらにドーピングガス
も添加する。ポリシリコン膜２６は、例えば膜厚程度横
方向にも成長する。ＳｉＯ2 膜２５上には開口２７が形
成される。図４（ａ）は、この段階における半導体装置
の断面を示す。
【００３１】ポリシリコン膜２６の上面及び側面と、Ｓ
ｉＯ2 膜２５の露出された表面に、例えばＣＶＤ法でＳ
ｉＮ膜２８を堆積する。このＳｉＮ膜２８は、開口２７
を埋め込まない程度の膜厚で堆積される。
ｉＯ2 膜２５の露出された表面に、例えばＣＶＤ法でＳ
ｉＮ膜２８を堆積する。このＳｉＮ膜２８は、開口２７
を埋め込まない程度の膜厚で堆積される。
【００３２】次に、ＳｉＮ膜２８上に例えばＣＶＤ法で
ＳｉＯ2 膜２９を堆積し、ＳｉＮ膜の凹部をＳｉＯ2 膜
２９で埋め込む。さらに、ＳｉＯ2 膜２９を例えばＣＭ
Ｐ法を用いてポリッシングし、ＳｉＮ膜２８の凸部上の
ＳｉＯ2 膜２９を除去する。図４（ｂ）は、この段階に
おける半導体装置の断面を示す。
ＳｉＯ2 膜２９を堆積し、ＳｉＮ膜の凹部をＳｉＯ2 膜
２９で埋め込む。さらに、ＳｉＯ2 膜２９を例えばＣＭ
Ｐ法を用いてポリッシングし、ＳｉＮ膜２８の凸部上の
ＳｉＯ2 膜２９を除去する。図４（ｂ）は、この段階に
おける半導体装置の断面を示す。
【００３３】次に、ＳｉＯ2 膜上には成長せず、ＳｉＮ
膜上には成長するような条件で、ポリシリコン膜３０を
ＳｉＮ膜２８上に選択的に成長させる。例えば、温度を
７００℃とし、圧力を１０Ｔｏｒｒとして、ジクロルシ
ランを４００ｃｃ／ｍｉｎ流すことで、選択成長を実現
する。ＳｉＯ2 膜２９上には径が例えば０．５μｍ以下
の開口３１が形成される。図４（ｃ）は、この段階にお
ける半導体装置の断面を示す。ポリシリコン層３０がＳ
ｉＯ2 膜２９の上に横方向に成長する程度により、バイ
ポーラトランジスタのエミッタ・ベース接合領域が決定
される。
膜上には成長するような条件で、ポリシリコン膜３０を
ＳｉＮ膜２８上に選択的に成長させる。例えば、温度を
７００℃とし、圧力を１０Ｔｏｒｒとして、ジクロルシ
ランを４００ｃｃ／ｍｉｎ流すことで、選択成長を実現
する。ＳｉＯ2 膜２９上には径が例えば０．５μｍ以下
の開口３１が形成される。図４（ｃ）は、この段階にお
ける半導体装置の断面を示す。ポリシリコン層３０がＳ
ｉＯ2 膜２９の上に横方向に成長する程度により、バイ
ポーラトランジスタのエミッタ・ベース接合領域が決定
される。
【００３４】その後、ポリシリコン層３０をマスクとし
て、例えばＲＩＥによりＳｉＯ2 膜２９及びＳｉＮ膜２
８を選択的にエッチングし、さらに例えばウェットエッ
チングによりＳｉＯ2 膜２５を選択的に除去し、エピベ
ース層２３を露出させる。図５（ａ）は、この段階にお
ける半導体装置の断面を示す。
て、例えばＲＩＥによりＳｉＯ2 膜２９及びＳｉＮ膜２
８を選択的にエッチングし、さらに例えばウェットエッ
チングによりＳｉＯ2 膜２５を選択的に除去し、エピベ
ース層２３を露出させる。図５（ａ）は、この段階にお
ける半導体装置の断面を示す。
【００３５】次に、開口３１内に例えばＮ型の不純物が
ドープされたエミッタ電極用のポリシリコン膜３２を形
成する。ＲＴＡ法によりアニールを施し、このポリシリ
コン膜３２から不純物をエピベース領域２３に拡散さ
せ、例えばＮ型のエミッタ領域３３を形成する。図５
（ｂ）は、この段階における半導体装置の断面を示す。
ドープされたエミッタ電極用のポリシリコン膜３２を形
成する。ＲＴＡ法によりアニールを施し、このポリシリ
コン膜３２から不純物をエピベース領域２３に拡散さ
せ、例えばＮ型のエミッタ領域３３を形成する。図５
（ｂ）は、この段階における半導体装置の断面を示す。
【００３６】本実施例によれば、コレクタ領域に対して
ベース領域とエミッタ領域を自己整合的に形成するた
め、合わせずれは生じなくなり、コレクタ・ベース接合
容量を小さくし、トランジスタを高速動作させることが
できる。
ベース領域とエミッタ領域を自己整合的に形成するた
め、合わせずれは生じなくなり、コレクタ・ベース接合
容量を小さくし、トランジスタを高速動作させることが
できる。
【００３７】また、フォトリソグラフィ工程が１回減る
ため、工程を短くし、コストを減らすことができる。
ため、工程を短くし、コストを減らすことができる。
【００３８】さらに、ポリシリコン膜２４上に不純物を
ドープしたポリシリコン膜２６を設けるため、ベース電
極の抵抗を減らし、トランジスタの動作を高速にするこ
とが可能となる。
ドープしたポリシリコン膜２６を設けるため、ベース電
極の抵抗を減らし、トランジスタの動作を高速にするこ
とが可能となる。
【００３９】
【発明の効果】以上説明したように、本発明によれば、
コレクタ領域に対してベース領域とエミッタ領域を自己
整合的に形成するため、コレクタ・ベース接合容量を減
らすことが可能となる。また、フォトリソグラフィ工程
が１回減るため、コストを削減できる。
コレクタ領域に対してベース領域とエミッタ領域を自己
整合的に形成するため、コレクタ・ベース接合容量を減
らすことが可能となる。また、フォトリソグラフィ工程
が１回減るため、コストを削減できる。
【図１】本発明の第１の実施例を示す図。
【図２】図１に続いて本発明の第１の実施例を示す図。
【図３】本発明の第２の実施例を示す図。
【図４】図３に続いて本発明の第２の実施例を示す図。
【図５】図４に続いて本発明の第２の実施例を示す図。
【図６】従来例を示す図。
【図７】図６に続いて従来例を示す図。
【図８】図７に続いて従来例を示す図。
１ …ｐ型シリコン基板、 ２ …Ｎ＋シリコン層、 ３ …Ｎ−シリコンエピタキシャル成長
層、 ４ …素子分離酸化膜、 １３、２３ …エピベース層、 １４、２４、２６…ベースポリシリコン膜、 １５、２８ …ＳｉＮ膜、 １６、２５、２９…ＳｉＯ2 膜、 １７、３０ …マスク用ポリシリコン膜、 １８、２７、３１…開口、 １９、３２ …エミッタポリシリコン膜、 ２１、３３ …エミッタ領域。
層、 ４ …素子分離酸化膜、 １３、２３ …エピベース層、 １４、２４、２６…ベースポリシリコン膜、 １５、２８ …ＳｉＮ膜、 １６、２５、２９…ＳｉＯ2 膜、 １７、３０ …マスク用ポリシリコン膜、 １８、２７、３１…開口、 １９、３２ …エミッタポリシリコン膜、 ２１、３３ …エミッタ領域。
Claims (8)
- 【請求項１】 少なくとも表面が第１導電型である半導
体基板の表面に素子分離絶縁膜を形成する工程と、 前記素子分離絶縁膜に挟まれた半導体基板をエッチング
して、前記素子分離絶縁膜の上面と前記エッチングされ
た半導体基板間に段差を形成する工程と、 非選択エピタキシャル成長技術を用いて、前記エッチン
グされた半導体基板の表面に第２導電型のエピタキシャ
ル成長膜を形成し、前記素子分離絶縁膜の上面及び側面
に第１の多結晶膜を形成する工程と、 前記エピタキシャル成長膜上並びに前記第１の多結晶膜
の上面及び側面に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に第２の絶縁膜を堆積し、前記段差
に対応する第１の絶縁膜の段差部を第２の絶縁膜で埋め
込む工程と、 前記第２の絶縁膜をポリッシングし、前記第２の絶縁膜
で埋め込まれた段差部以外の第１の絶縁膜を露出する工
程と、 前記第１の絶縁膜上に成長し、前記第２の絶縁膜上には
成長しない選択成長技術を用いて、前記露出された第１
の絶縁膜上に第２の多結晶膜を選択的に形成する工程
と、 前記第２の多結晶膜をマスクとして、前記第２の絶縁膜
及び前記第１の絶縁膜をエッチングして開口を形成し、
前記エピタキシャル成長膜を露出させる工程と、 前記開口内に不純物がドープされた多結晶膜の電極を形
成する工程と、 前記電極から不純物を前記エピタキシャル成長膜に拡散
させて前記エピタキシャル成長膜の表面に第１導電型の
領域を形成する工程とを具備することを特徴とする半導
体装置の製造方法。 - 【請求項２】 前記第１の絶縁膜はＳｉＮ膜であり、前
記第２の絶縁膜はＳｉＯ2 膜であることを特徴とする請
求項１記載の半導体装置の製造方法。 - 【請求項３】 少なくとも表面が第１導電型である半導
体基板の表面に素子分離絶縁膜を形成する工程と、 前記素子分離絶縁膜に挟まれた半導体基板をエッチング
して、前記素子分離絶縁膜の上面と前記エッチングされ
た半導体基板間に段差を形成する工程と、 非選択エピタキシャル成長技術を用いて、前記エッチン
グされた半導体基板の表面に第２導電型のエピタキシャ
ル成長膜を形成し、前記素子分離絶縁膜の上面及び側面
に第１の多結晶膜を形成する工程と、 前記エピタキシャル成長膜上、前記第１の多結晶膜の上
面及び側面に第１の絶縁膜を堆積し、前記段差に対応す
る前記エピタキシャル成長膜及び前記第１の多結晶膜の
段差部を第１の絶縁膜で埋め込む工程と、 前記第１の絶縁膜をポリッシングし、前記第１の絶縁膜
で埋め込まれた段差部以外の第１の多結晶膜を露出する
工程と、 多結晶膜上に成長し、前記第１の絶縁膜上には成長しな
い選択成長技術を用いて、前記第１の多結晶膜上に、段
差を有し、不純物がドープされた第２の多結晶膜を選択
的に形成する工程と、 前記第２の多結晶膜上及び側面並びに露出された前記第
１の絶縁膜上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜上に第３の絶縁膜を堆積し、前記第２
の多結晶膜の段差に対応する第２の絶縁膜の段差部を第
３の絶縁膜で埋め込む工程と、 前記第３の絶縁膜をポリッシングし、前記第３の絶縁膜
で埋め込まれた段差部以外の第２の絶縁膜を露出する工
程と、 前記第２の絶縁膜上に成長し、前記第３の絶縁膜上には
成長しない選択成長技術を用いて、前記露出された第２
の絶縁膜上に第３の多結晶膜を選択的に形成する工程
と、 前記第３の多結晶膜をマスクとして、前記第３の絶縁
膜、前記第２の絶縁膜及び前記第１の絶縁膜をエッチン
グして開口を形成し、前記エピタキシャル成長膜を露出
させる工程と、 前記開口内に不純物がドープされた多結晶膜の電極を形
成する工程と、 前記電極から不純物を前記エピタキシャル成長膜に拡散
させて前記エピタキシャル成長膜の表面に第１導電型の
領域を形成する工程とを具備することを特徴とする半導
体装置の製造方法。 - 【請求項４】 前記第１の絶縁膜及び第３の絶縁膜はＳ
ｉＯ2 膜であり、前記第２の絶縁膜はＳｉＮ膜であるこ
とを特徴とする請求項３記載の半導体装置の製造方法。 - 【請求項５】 少なくとも表面が第１導電型である半導
体基板と、 前記半導体基板の表面に設けられ、その上面が前記半導
体基板の表面よりも上にあり、前記半導体基板の表面と
の間で段差を形成する素子分離絶縁膜と、 前記半導体基板の表面上にエピタキシャル成長された第
２導電型のエピタキシャル成長膜と、 前記素子分離絶縁膜の上面及び側面に形成され、その端
部が前記エピタキシャル成長膜と接する第１の多結晶膜
と、 前記エピタキシャル成長膜上及び前記第１の多結晶膜の
上面及び側面に形成された第１の絶縁膜と、 前記素子分離絶縁膜の段差に対応する第１の絶縁膜の段
差部を埋め込む第２の絶縁膜と、 前記第２の絶縁膜で埋め込まれていない前記第１の絶縁
膜上に選択的に成長された第２の多結晶膜と、 前記第２の多結晶膜がマスクとなり、前記第２の絶縁膜
及び前記第１の絶縁膜を貫通し、前記エピタキシャル成
長膜に達する開口と、 前記開口内に露出されたエピタキシャル成長膜と接する
第１導電型の多結晶膜の電極と、 前記エピタキシャル成長膜の表面に形成された第１導電
型の領域とを具備することを特徴とする半導体装置。 - 【請求項６】 前記第１の絶縁膜はＳｉＮ膜であり、前
記第２の絶縁膜はＳｉＯ2 膜であることを特徴とする請
求項５記載の半導体装置。 - 【請求項７】 少なくとも表面が第１導電型である半導
体基板と、 前記半導体基板の表面に設けられ、その上面が前記半導
体基板の表面よりも上にあり、前記半導体基板の表面と
の間で段差を形成する素子分離絶縁膜と、 前記半導体基板の表面上にエピタキシャル成長された第
２導電型のエピタキシャル成長膜と、 前記素子分離絶縁膜の上面及び側面に形成され、その端
部が前記エピタキシャル成長膜と接する第１の多結晶膜
と、 前記素子分離絶縁膜の段差に対応する前記エピタキシャ
ル成長膜及び前記第１の多結晶膜の段差部を埋め込む第
１の絶縁膜と、 前記第１の絶縁膜で埋め込まれていない前記第１の多結
晶膜上に選択的に成長された第２の多結晶膜と、 前記第２の多結晶膜の上面及び側面並びに前記第１の絶
縁膜上に形成され、前記第２の多結晶膜に対応する段差
部を有する第２の絶縁膜と、 前記第２の絶縁膜の段差部を埋め込む第３の絶縁膜と、 前記第３の絶縁膜で埋め込まれていない前記第２の絶縁
膜上に選択的に成長された第３の多結晶膜と、 前記第３の多結晶膜がマスクとなり、前記第３の絶縁
膜、第２の絶縁膜及び前記第１の絶縁膜を貫通し、前記
エピタキシャル成長膜に達する開口と、 前記開口内に露出されたエピタキシャル成長膜と接する
第１導電型の多結晶膜の電極と、 前記エピタキシャル成長膜の表面に形成された第１導電
型の領域とを具備することを特徴とする半導体装置。 - 【請求項８】 前記第１の絶縁膜及び第３の絶縁膜はＳ
ｉＯ2 膜であり、前記第２の絶縁膜はＳｉＮ膜であるこ
とを特徴とする請求項７記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9169755A JPH1116920A (ja) | 1997-06-26 | 1997-06-26 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9169755A JPH1116920A (ja) | 1997-06-26 | 1997-06-26 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1116920A true JPH1116920A (ja) | 1999-01-22 |
Family
ID=15892255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9169755A Pending JPH1116920A (ja) | 1997-06-26 | 1997-06-26 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1116920A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017005013A (ja) * | 2015-06-05 | 2017-01-05 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
-
1997
- 1997-06-26 JP JP9169755A patent/JPH1116920A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017005013A (ja) * | 2015-06-05 | 2017-01-05 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
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