JP2017011000A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP2017011000A
JP2017011000A JP2015122469A JP2015122469A JP2017011000A JP 2017011000 A JP2017011000 A JP 2017011000A JP 2015122469 A JP2015122469 A JP 2015122469A JP 2015122469 A JP2015122469 A JP 2015122469A JP 2017011000 A JP2017011000 A JP 2017011000A
Authority
JP
Japan
Prior art keywords
region
semiconductor device
lifetime
layer
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015122469A
Other languages
English (en)
Other versions
JP6272799B2 (ja
Inventor
崇一 吉田
Takaichi Yoshida
崇一 吉田
晴司 野口
Seishi Noguchi
晴司 野口
河野　憲司
Kenji Kono
憲司 河野
広光 田邊
Hiromitsu Tanabe
広光 田邊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Denso Corp
Original Assignee
Fuji Electric Co Ltd
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd, Denso Corp filed Critical Fuji Electric Co Ltd
Priority to JP2015122469A priority Critical patent/JP6272799B2/ja
Priority to PCT/JP2016/067456 priority patent/WO2016204097A1/ja
Priority to CN201680012544.7A priority patent/CN107251205B/zh
Publication of JP2017011000A publication Critical patent/JP2017011000A/ja
Priority to US15/686,216 priority patent/US10629678B2/en
Application granted granted Critical
Publication of JP6272799B2 publication Critical patent/JP6272799B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/01—Manufacture or treatment
    • H10D8/045—Manufacture or treatment of PN junction diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/112—Constructional design considerations for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layers, e.g. by using channel stoppers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H10D12/038—Manufacture or treatment of IGBTs of vertical IGBTs having a recessed gate, e.g. trench-gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
    • H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/50—Physical imperfections
    • H10D62/53—Physical imperfections the imperfections being within the semiconductor body 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/834—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge further characterised by the dopants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/117—Recessed field plates, e.g. trench field plates or buried field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/422—PN diodes having the PN junctions in mesas
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
    • H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
    • H10D84/613—Combinations of vertical BJTs and one or more of diodes, resistors or capacitors
    • H10D84/617—Combinations of vertical BJTs and only diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/202—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials
    • H10P30/204—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials into Group IV semiconductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/208—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping of electrically inactive species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/21—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping of electrically active species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
    • H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
    • H10P32/14—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase
    • H10P32/1404—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase using predeposition followed by drive-in of impurities into the semiconductor surface, e.g. predeposition from a gaseous phase
    • H10P32/1406—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase using predeposition followed by drive-in of impurities into the semiconductor surface, e.g. predeposition from a gaseous phase by ion implantation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
    • H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
    • H10P32/17—Diffusion of dopants within, into or out of semiconductor bodies or layers characterised by the semiconductor material
    • H10P32/171—Diffusion of dopants within, into or out of semiconductor bodies or layers characterised by the semiconductor material being group IV material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
    • H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
    • H10P32/18—Diffusion lifetime killers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
    • H10P95/90—Thermal treatments, e.g. annealing or sintering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thyristors (AREA)

Abstract

【課題】リーク電流の増加を抑制するとともに、電気的損失を低減させ、かつ良品率を向上させることができる半導体装置および半導体装置の製造方法を提供すること。【解決手段】まず、ｎ-型ドリフト層１となるｎ-型半導体基板のおもて面に、ＦＳ構造のＲＣ−ＩＧＢＴのおもて面素子構造を形成する。次に、ｎ-型半導体基板の裏面にｐ+型コレクタ領域１０、ｎ+型カソード領域１１およびｎ+型ＦＳ層１２を形成する。ｎ+型ＦＳ層１２はセレンを用いて形成される。次に、ｎ-型半導体基板の裏面から軽イオンを照射し、ｎ-型ドリフト層１の内部に第１低ライフタイム領域３１を形成する。次に、ｎ-型半導体基板の裏面から軽イオンを照射し、ｎ+型ＦＳ層１２の内部に第２低ライフタイム領域３２を形成する。次に、アニール処理により、ｎ+型ＦＳ層１２内部の結晶欠陥の欠陥密度を低減する。【選択図】図１

Description

この発明は、半導体装置および半導体装置の製造方法に関する。
従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）や還流用ダイオード（ＦＷＤ）等の６００Ｖ、１２００Ｖ、１７００Ｖ耐圧クラスの電力用半導体装置の特性改善が進められている。電力用半導体装置は、省電力性および高効率性をもたらすインバータ等の電力変換装置に使用されており、モータ制御に不可欠である。このような用途で用いられる電力用半導体装置は、低損失（省電力）化、高速高効率化、および地球環境に優しい各種特性が市場から急速に要求されている。
このような要求を満たす電力用半導体装置を製造する方法として、低コストでかつ低オン電圧など電気的損失の低いＩＧＢＴを製造する方法が提案されている。具体的には、まず、ウエハプロセス中のウエハ割れを防止するために、通常採用される厚いウエハでウエハプロセスを開始する。そして、ウエハプロセスのできるだけ後半で、所望の特性を得られる程度に可能な限り薄くなるようにウエハ裏面を研削する。その後、ウエハの研削された裏面から所望の不純物濃度で不純物をイオン注入して活性化しｐ+型コレクタ領域を形成する。
近年、このようにウエハ（半導体基板）の厚さを薄くすることにより低コストで電気的損失の低い半導体装置を製造する方法が、特に電力用半導体装置を開発・製造する主流の方法となりつつある。さらに、オフ時に半導体基板のおもて面側のｐｎ接合から伸びる空乏層がｐ+型コレクタ領域に達しないように抑制するフィールドストップ（ＦＳ）層を設けることで、電気的損失をより低減したＦＳ構造のＩＧＢＴが公知である。
ＦＳ構造のＩＧＢＴを製造する方法として、次の方法が提案されている。まず、半導体基板のおもて面に、ＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造を形成する。次に、半導体基板の裏面を研削して半導体基板の厚さを薄くした後、半導体基板の研削された裏面からリン（Ｐ）またはセレン（Ｓｅ）をイオン注入してフィールドストップ層を形成する。次に、裏面にボロン（Ｂ）のイオン注入を行い、ｐ+コレクタ層を形成する（例えば、下記特許文献１（第００４４〜００４９段落）および下記特許文献２（第００１７〜００１８段落）参照。）。
また、ＦＳ構造のダイオードを製造する方法として、次の方法が提案されている。まず、ウエハのおもて面にｐアノード層を形成する。次に、ｐアノード層の側からプロトンを照射する。次に、ウエハの裏面を研削し、ウエハ全体の厚さを薄くする。次に、ウエハ裏面にセレンをイオン注入する。次に、熱処理を行う。それによって、注入されたセレンがウエハ裏面からアノード側へ拡散し、ｎカソードバッファ層が形成される。また、ウエハに導入されたプロトンがドナー化し、ブロードバッファ層が形成される（例えば、下記特許文献３（第００９７〜０１０１段落）参照。）。
さらに、電力変換装置全体の小型化を図るために、ＩＧＢＴと当該ＩＧＢＴに逆並列に接続された還流ダイオード（ＦＷＤ）とを同一半導体基板に内蔵して一体化した構造の逆導通型ＩＧＢＴ（ＲＣ−ＩＧＢＴ）の開発も進んでいる。ＲＣ−ＩＧＢＴを製造する方法として、次の方法が提案されている。ドリフト領域の研削された裏面の一部にダイオードのｎ+型領域を形成した後、ドリフト領域の研削された裏面の全体に、セレンをイオン注入する。次に、炉アニールを行い、ドリフト領域の裏面に注入したセレンを活性化し、フィールドストップ領域を形成する（例えば、下記特許文献４参照。）。
また、ＲＣ−ＩＧＢＴを製造する別の方法として、基板の一方の主表面側からヘリウム（Ｈｅ）を照射してＮ型ベース層の内部のエミッタ領域寄りに局所的にライフタイムの短い低ライフタイム領域を形成し、ＦＷＤの逆回復動作時に吐き出されるキャリアを減少させることで、ＦＷＤの逆回復動作時に発生する損失を低減させる方法が提案されている（例えば、下記特許文献５（第００２５段落）参照。）。また、ＲＣ−ＩＧＢＴを製造する別の方法として、プロトン照射によりドリフト層内に低ライフタイム領域を形成する方法が提案されている（例えば、下記特許文献６参照。）。
特開２００８−２１１１４８号公報 特開２００８−１０３５６２号公報 特開２００７−１５８３２０号公報 特開２０１２−９６２９号公報 特開２００５−３１７７５１号公報 米国特許出願公開第２００９／２８３７９９号明細書
しかしながら、発明者らが鋭意研究を重ねた結果、ＩＧＢＴとＦＷＤとを同一半導体基板に一体化したＦＳ構造のＲＣ−ＩＧＢＴでは、次の問題が生じることが判明した。薄化したウエハ裏面側にＦＳ層を設けたパンチスルー構造であるため、良品率を向上させるために、ドーパントとしてセレンを含む深い拡散層がＦＳ層として形成される。さらに、ＩＧＢＴとＦＷＤとを同一半導体基板に一体化した構造であるため、ＩＧＢＴのチャネル領域とＦＷＤのアノード領域とが半導体基板のおもて面側のｐ型領域を共有する構成となる。このようなＲＣ−ＩＧＢＴでは、ＦＷＤ動作時の逆回復特性が劣化する。
したがって、ＦＷＤの逆回復動作時に吐き出されるキャリアを減少し逆回復特性を向上させるために、キャリアのライフタイムを制御する必要がある。図１７は、従来のフィールドストップ構造のＲＣ−ＩＧＢＴのリーク電流特性を示す特性図である。従来のように電子線（ＥＢ：Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）を照射してキャリアのライフタイムを制御した場合（Ｓｅ−ＦＳ＋ＥＢ）、ＦＳ層に欠陥が形成される。ＦＳ層内の欠陥はその後の熱処理においても回復されず、電子線を照射しない場合（Ｓｅ−ＦＳ）よりもコレクタ−エミッタ（ＣＥ）間のリーク電流が増加するという問題がある。
この発明は、上述した従来技術による問題点を解消するため、リーク電流の増加を抑制し、かつ良品率を向上させることができる半導体装置および半導体装置の製造方法を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、電気的損失を低減させることができる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、第１導電型のドリフト層を有する半導体基板、前記半導体基板のおもて面側に設けられた第２導電型のベース層、前記ベース層内に選択的に設けられた第１導電型のエミッタ領域、前記半導体基板のおもて面側に設けられたゲート絶縁膜およびゲート電極を備えた絶縁ゲート部、前記ベース層と前記エミッタ領域との両方に電気的に接続するエミッタ電極、前記半導体基板の裏面側に選択的に設けられた第２導電型のコレクタ領域、および前記コレクタ領域に電気的に接続するコレクタ電極を備えた絶縁ゲート型バイポーラトランジスタ部と、前記半導体基板のおもて面側に設けられ、かつ前記エミッタ電極に電気的に接続する第２導電型のアノード層、および前記半導体基板の裏面側に選択的に設けられ、かつ前記コレクタ電極に電気的に接続する第１導電型のカソード領域を備えた還流用ダイオード部と、を備えた半導体装置の製造方法であって、前記半導体基板の裏面に第１導電型不純物を導入する導入工程と、前記第１導電型不純物を熱処理により活性化させ、前記半導体基板の裏面から前記コレクタ領域よりも深い位置に、前記ドリフト層よりも不純物濃度が高い第１導電型のフィールドストップ層を形成する第１熱処理工程と、前記半導体基板の裏面から軽イオンを照射し、前記ドリフト層内に他の領域よりもキャリアのライフタイムが短い第１低ライフタイム領域を形成する第１照射工程と、前記半導体基板の裏面から軽イオンを照射し、前記フィールドストップ層内に他の領域よりもキャリアのライフタイムが短い第２低ライフタイム領域を形成する第２照射工程と、前記第２照射工程で前記フィールドストップ層内に生じた欠陥の欠陥密度を熱処理により低減する第２熱処理工程と、を含むことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記導入工程では、前記第１導電型不純物としてセレンを導入することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２熱処理工程では、前記フィールドストップ層内に形成された欠陥の欠陥密度を低減するとともに、前記フィールドストップ層内の軽イオンをドナー化させることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２熱処理工程は、３５０℃〜３７０℃の温度で１時間〜２時間行うことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２低ライフタイム領域のライフタイムを、前記第１低ライフタイム領域のライフタイムよりも短くすることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記軽イオンは、ヘリウムまたはプロトンであることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第１導電型のドリフト層を有する半導体基板、前記半導体基板のおもて面側に設けられた第２導電型のベース層、前記ベース層内に選択的に設けられた第１導電型のエミッタ領域、前記半導体基板のおもて面側に設けられたゲート絶縁膜およびゲート電極を備えた絶縁ゲート部、前記ベース層と前記エミッタ領域との両方に電気的に接続するエミッタ電極、前記半導体基板の裏面側に選択的に設けられた第２導電型のコレクタ領域、および前記コレクタ領域に電気的に接続するコレクタ電極を備えた絶縁ゲート型バイポーラトランジスタ部と、前記半導体基板のおもて面側に設けられ、かつ前記エミッタ電極に電気的に接続する第２導電型のアノード層、および前記半導体基板の裏面側に選択的に設けられ、かつ前記コレクタ電極に電気的に接続する第１導電型のカソード領域を備えた還流用ダイオード部と、前記半導体基板の裏面から前記コレクタ領域よりも深い位置に設けられた、前記ドリフト層よりも不純物濃度が高い第１導電型のフィールドストップ層と、前記ドリフト層内に前記フィールドストップ層と離れて設けられた、他の領域よりもキャリアのライフタイムが短い第１低ライフタイム領域と、前記フィールドストップ層内に設けられた、他の領域よりもキャリアのライフタイムが短い第２低ライフタイム領域と、を備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記フィールドストップ層は、ドーパントとしてセレンを含むことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１低ライフタイム領域は、軽イオンを含むことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２低ライフタイム領域は、軽イオンを含むことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２低ライフタイム領域に、軽イオンがドナー化されてなる領域が設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記軽イオンは、ヘリウムかプロトンであることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２低ライフタイム領域のライフタイムは、前記第１低ライフタイム領域のライフタイムよりも短いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記絶縁ゲート部は、前記ベース層および前記エミッタ領域を貫通して前記ドリフト層に達するトレンチと、前記トレンチの内壁に沿って設けられた前記ゲート絶縁膜と、前記トレンチの内部に、前記ゲート絶縁膜を介して設けられた前記ゲート電極と、を備えることを特徴とする。
上述した発明によれば、軽イオン照射により第１，２低ライフタイム領域を形成することで、フィールドストップ（ＦＳ）層に形成される欠陥の大きさを、従来のように電子線照射によってライフタイムを制御する場合に比べて小さくすることができる。これにより、薄いウエハを用いたＦＳ構造のＲＣ−ＩＧＢＴのコレクタ−エミッタ（ＣＥ）間のリーク電流を、電子線照射によってライフタイムを制御した従来のＲＣ−ＩＧＢＴよりも低減させることができる。また、上述した発明によれば、ドーパントとしてセレンを含むＦＳ層を形成することにより、ＦＳ層を深い拡散層とすることができ、良品率を向上させることができる。
また、上述した発明によれば、ドリフト層内に第１低ライフタイム領域を形成することで、還流用ダイオード部におけるＦＷＤの逆回復動作時に吐き出されるキャリアを減少させ、ＦＷＤの逆回復動作時に発生する損失を低減させることができる。また、ＦＳ層内に第２低ライフタイム領域を形成することで、絶縁ゲート型バイポーラトランジスタ部におけるＩＧＢＴのターンオフ時におけるテール電流を抑制することができ、かつ還流用ダイオード部におけるＦＷＤの逆回復時間を調整することができる。したがって、ＦＳ構造のＲＣ−ＩＧＢＴにおいて、キャリアのライフタイムを制御するとともに、動作時の電気的損失を低減することができる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、リーク電流の増加を抑制し、かつ良品率を向上させることができるという効果を奏する。また、本発明にかかる半導体装置および半導体装置の製造方法によれば、電気的損失を低減させることができるという効果を奏する。
実施の形態にかかる半導体装置の製造方法により製造される半導体装置の構成を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる半導体装置の製造方法により製造される半導体装置のリーク電流特性を示す特性図である。 実施の形態にかかる半導体装置の製造方法により製造される半導体装置のターンオフ損失特性を示す特性図である。 実施の形態にかかる半導体装置の製造方法により製造される半導体装置の逆回復損失特性を示す特性図である。 実施の形態にかかる半導体装置の耐圧と第１軽イオン照射の照射位置との関係について示す特性図である。 実施の形態にかかる半導体装置の耐圧と第２軽イオン照射の照射位置との関係について示す特性図である。 実施の形態にかかる半導体装置のフィールドストップ層の不純物濃度について示す特性図である。 従来の半導体装置のフィールドストップ層の不純物濃度について示す特性図である。 従来のフィールドストップ構造のＲＣ−ＩＧＢＴのリーク電流特性を示す特性図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態）
実施の形態にかかる半導体装置の製造方法により作製（製造）される半導体装置について説明する。図１は、実施の形態にかかる半導体装置の製造方法により製造される半導体装置の構成を示す断面図である。図１に示す実施の形態にかかる半導体装置は、ｎ-型ドリフト層１となる同一のｎ-型半導体基板上に、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）が設けられたＩＧＢＴ部２１と、還流用ダイオード（ＦＷＤ）が設けられたＦＷＤ部２２と、を備える。ＦＷＤ部２２のＦＷＤは、ＩＧＢＴ部２１のＩＧＢＴに逆並列に接続されている。すなわち、図１に示す実施の形態にかかる半導体装置は、逆導通型ＩＧＢＴ（ＲＣ−ＩＧＢＴ）である。
具体的には、ＩＧＢＴ部２１において、ｎ-型半導体基板のおもて面には、ＩＧＢＴのＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造２０が設けられている。ＭＯＳゲート構造２０は、ｐ型ベース層２、ゲート酸化膜４およびゲート電極５で構成される。ｐ型ベース層２は、ｎ-型半導体基板のおもて面の表面層に設けられている。ｐ型ベース層２を貫通し、ｎ-型ドリフト層１に達するトレンチ３が所定の間隔で設けられている。トレンチ３の内部には、トレンチ３の側壁および底面に沿ってゲート酸化膜４が設けられている。
また、トレンチ３の内部には、ゲート酸化膜４を介して例えばポリシリコンからなるゲート電極５が設けられている。ｐ型ベース層２の内部には、ｎ+型エミッタ領域６およびｐ+型コンタクト領域７が選択的に設けられている。ｎ+型エミッタ領域６およびｐ+型コンタクト領域７は互いに接する。ｎ+型エミッタ領域６は、トレンチ３の側壁に接し、ゲート酸化膜４を介してゲート電極５と対向する。エミッタ電極８は、ｎ+型エミッタ領域６およびｐ+型コンタクト領域７に接する。また、エミッタ電極８は、層間絶縁膜９によってゲート電極５と電気的に絶縁されている。
上述したｐ型ベース層２、トレンチ３、エミッタ電極８および層間絶縁膜９は、ＩＧＢＴ部２１からＦＷＤ部２２にわたって設けられている。すなわち、ＦＷＤ部２２において、ｎ-型半導体基板のおもて面の表面層には、ＩＧＢＴ部２１と同様にｐ型ベース層２、トレンチ３、エミッタ電極８および層間絶縁膜９が設けられている。ＦＷＤ部２２には、ｎ+型エミッタ領域６およびｐ+型コンタクト領域７は設けられていない。ｐ型ベース層２の一部は、ＦＷＤのｐ型アノード層を兼ねる。また、エミッタ電極８の一部は、アノード電極を兼ねており、隣り合うトレンチ３間のｐ型ベース層２に接する。
ｎ-型半導体基板の裏面の表面層には、ＩＧＢＴ部２１において、ｐ+型コレクタ領域１０が選択的に設けられている。また、ｎ-型半導体基板の裏面の表面層には、ＦＷＤ部２２において、ｎ+型カソード領域１１が選択的に設けられている。ｎ+型カソード領域１１は、ｎ-型半導体基板の裏面に水平な方向に、ｐ+型コレクタ領域１０と並んで設けられている。コレクタ電極１３は、ｐ+型コレクタ領域１０に接する。また、コレクタ電極１３は、カソード電極を兼ねており、ｎ+型カソード領域１１に接する。
ｎ-型ドリフト層１の内部には、ライフタイムキラーとして添加された軽イオン、例えばヘリウム（Ｈｅ+）やプロトン（Ｈ+）等により結晶欠陥が形成されてなる、他の領域よりもライフタイムの低い領域（以下、第１低ライフタイム領域とする）３１が設けられている。第１低ライフタイム領域３１は、ｎ-型半導体基板のおもて面側に、ＩＧＢＴ部２１からＦＷＤ部２２にわたって所定の厚さで設けられている。さらに、第１低ライフタイム領域３１は、第１低ライフタイム領域３１内で最もライフタイム値の短い第１ライフタイム極小領域３１ａと、第１ライフタイム極小領域３１ａよりも長く、他の領域よりも短いライフタイム値である第１ライフタイム通過領域３１ｂとを有する。
例えば、第１ライフタイム極小領域３１ａは、照射する軽イオンの飛程Ｒｐ１とその付近（±ΔＲｐ１）に対応し、第１ライフタイム通過領域３１ｂは、入射面からＲｐ１−ΔＲｐ１程度までの軽イオンが通過することでライフタイムが短くなった領域に対応する。図１の左側に示す特性図において、符号τ１ａが第１ライフタイム極小領域３１ａのライフタイムであり、符号τ１ｂが第１ライフタイム通過領域３１ｂのライフタイムである。符号τ０はｎ-型半導体基板のライフタイムである。第１低ライフタイム領域３１を設けることにより、ＦＷＤの逆回復動作時に吐き出されるキャリアを減少させることができる。
また、ｎ-型ドリフト層１の内部には、ｎ-型半導体基板の裏面からｐ+型コレクタ領域１０よりも深い位置に、ドーパントとして例えばセレン（Ｓｅ）を含むｎ+型フィールドストップ（ＦＳ）層１２が設けられている。ｎ+型ＦＳ層１２は、ＩＧＢＴ部２１からＦＷＤ部２２にわたって設けられ、ｎ-型ドリフト層１、ｐ+型コレクタ領域１０およびｎ+型カソード領域１１と接する。また、ｎ+型ＦＳ層１２は、第１低ライフタイム領域３１と離れて設けられている。ｎ+型ＦＳ層１２は、オフ時にｎ-型ドリフト層１とｐ型ベース層２との間のｐｎ接合から伸びる空乏層がｐ+型コレクタ領域１０に達しないように抑制する機能を有する。
また、ｎ+型ＦＳ層１２の内部からｎ-型半導体基板の裏面にわたって、ライフタイムキラーとして添加された軽イオンにより結晶欠陥が形成されてなる、他の領域よりもライフタイムの低い領域（以下、第２低ライフタイム領域とする）３２が設けられている。第２低ライフタイム領域３２は、ｎ-型半導体基板内で最もライフタイム値の短い第２ライフタイム極小領域３２ａと、第１ライフタイム極小領域３１ａよりも長く、第１ライフタイム通過領域３１ｂよりも短いライフタイム値である第２ライフタイム通過領域３２ｂとを有する。例えば、第２ライフタイム極小領域３２ａは、照射する軽イオンの飛程Ｒｐ２とその付近（±ΔＲｐ２）に対応し、第２ライフタイム通過領域３２ｂは、入射面からＲｐ２−ΔＲｐ２程度までの軽イオンが通過することでライフタイムが短くなった領域に対応する。
図１には、ｎ-型半導体基板の裏面から第２ライフタイム極小領域３２ａとの境界までを第２ライフタイム通過領域３２ｂとして示す（第２ライフタイム極小領域３２ａよりも薄いハッチング領域）。図１の左側に示す特性図において、符号τ２ａが第２ライフタイム極小領域３２ａのライフタイムであり、符号τ２ｂが第２ライフタイム通過領域３２ｂのライフタイムである。第２低ライフタイム領域３２を設けることにより、ＩＧＢＴのターンオフ時におけるテール電流を抑制することができ、かつＦＷＤの逆回復時間を調整することができる。
第２ライフタイム極小領域３２ａのライフタイムτ２ａは、第１ライフタイム極小領域３１ａのライフタイムτ１ａよりも短いのが好ましい。その理由は、次のとおりである。ＲＣ−ＩＧＢＴは、ＦＷＤ単体の場合と異なり、ｎ-型半導体基板の裏面側にｐ+型コレクタ領域１０を有する。このため、ＲＣ−ＩＧＢＴでは、ＦＷＤの逆回復動作中にｐ+型コレクタ領域１０からｎ-型ドリフト層１へ過剰なホールが注入され、ＦＷＤの逆回復時間が設計上得られる所望の逆回復時間よりも長くなる傾向にある。そこで、第２ライフタイム極小領域３２ａのライフタイムτ２ａを第１ライフタイム極小領域３１ａのライフタイムτ１ａよりも短くすることにより、所望の逆回復時間となるようにＦＷＤの逆回復時間を短くすることができるからである。
照射する軽イオンの飛程Ｒｐ１，Ｒｐ２の付近（±ΔＲｐ１，±ΔＲｐ２）の広がり幅は、それぞれ第１，２ライフタイム極小領域３１ａ，３２ａのライフタイムτ１ａ，τ２ａに依存した大きさとなる。具体的には、第２ライフタイム極小領域３２ａのライフタイムτ２ａが第１ライフタイム極小領域３１ａのライフタイムτ１ａよりも短いことにより、照射する軽イオンの飛程Ｒｐ２の付近（±ΔＲｐ２）の広がり幅は、照射する軽イオンの飛程Ｒｐ１の付近（±ΔＲｐ１）の広がり幅よりも短い。広がり幅とは、図１に示す特性図の第１，２ライフタイム極小領域３１ａ，３２ａのライフタイムτ１ａ，τ２ａを示すピーク波形のピーク幅である。第１低ライフタイム領域３１の平均的なライフタイムは、主に第１ライフタイム極小領域３１ａのライフタイムτ１ａに依存する。第２低ライフタイム領域３２の平均的なライフタイムは、主に第２ライフタイム極小領域３２ａのライフタイムτ２ａに依存する。
次に、実施の形態にかかる半導体装置の製造方法について、耐圧（定格電圧）が１２００Ｖクラスで、定格電流が４００ＡであるＲＣ−ＩＧＢＴを製造する場合を例に説明する。図２〜９は、実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。まず、図２に示すように、例えば、ＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法で作製された、厚さｔが６５０μｍで、直径６インチのシリコン基板（以下、Ｓｉ基板とする）４１を用意する。Ｓｉ基板４１の比抵抗は、耐圧が１２００Ｖクラスである場合に４０Ωｃｍ〜８０Ωｃｍ程度であるため、例えば５５Ωｃｍとしてもよい。
次に、一般的な方法により、ｎ-型ドリフト層１となるＳｉ基板４１のおもて面に、トレンチゲート型のＭＯＳゲート構造２０（ｐ型ベース層２、トレンチ３、ゲート酸化膜４およびゲート電極５）、ｎ+型エミッタ領域６、ｐ+型コンタクト領域７、層間絶縁膜９などを形成する。次に、Ｓｉ基板４１のＭＯＳゲート構造２０などが形成されたおもて面をレジスト４２で保護する。次に、図３に示すように、Ｓｉ基板４１の裏面を研削し、Ｓｉ基板４１の厚さｔを例えば１２５μｍまで薄くする。次に、Ｓｉ基板４１の裏面をエッチングして、Ｓｉ基板４１裏面の研削歪層（不図示）を除去する。
次に、図４に示すように、Ｓｉ基板４１の研削された裏面全面に、例えば、加速エネルギー１００ｋｅＶ、ドーズ量３×１０14／ｃｍ2でセレンを第１イオン注入５１する。第１イオン注入５１で注入する不純物を拡散係数が比較的大きいセレンとすることで、ｎ+型ＦＳ層１２を深い拡散層とすることができ、ＲＣ−ＩＧＢＴの良品率を向上させることができる。次に、図５に示すように、Ｓｉ基板４１の研削された裏面全面に、例えば、加速エネルギー４０ｋｅＶ、ドーズ量８×１０13／ｃｍ2でボロン（Ｂ）を第２イオン注入５２する。第２イオン注入５２は、ｐ+型コレクタ領域１０を形成するためのイオン注入である。
次に、図６に示すように、Ｓｉ基板４１の裏面に、レジスト４３を例えば２μｍの厚さで塗布する。次に、例えば両面アライナーを用いてｎ+型カソード領域１１のパターンをレジスト４３に投影した後、フォトリソグラフィによりレジスト４３をパターニングし、ｎ+型カソード領域１１の形成領域を露出させる。次に、レジスト４３をマスクとして、Ｓｉ基板４１の裏面に、例えば、加速エネルギー１１０ｋｅＶ、ドーズ量２×１０15／ｃｍ2でリン（Ｐ）を第３イオン注入５３する。第３イオン注入５３は、ｎ+型カソード領域１１を形成するためのイオン注入である。第３イオン注入５３におけるリンのドーズ量は、例えば１×１０15／ｃｍ2以上であるのが好ましい。
次に、図７に示すように、Ｓｉ基板４１のおもて面のレジスト４２と、Ｓｉ基板４１の裏面のレジスト４３とを剥離する。次に、例えば９５０℃の温度で３０分程度の第１アニール処理（第１熱処理）を行い、第１〜３イオン注入５１〜５３で注入した不純物を活性化させる。これにより、Ｓｉ基板４１の裏面の表面層に、ｐ+型コレクタ領域１０、ｎ+型カソード領域１１およびｎ+型ＦＳ層１２が形成される。次に、Ｓｉ基板４１のおもて面に例えばアルミニウムシリコン（Ａｌ−Ｓｉ）膜を５μｍの厚さで堆積し、フォトリソグラフィによりアルミニウムシリコン膜をパターニングしてエミッタ電極８を形成する。
次に、図８に示すように、Ｓｉ基板４１の裏面から当該裏面全面に所定の飛程Ｒｐ１でヘリウムやプロトンなどの軽イオンを照射（以下、第１軽イオン照射とする）５４し、ｎ-型ドリフト層１の内部の、Ｓｉ基板４１のおもて面側に欠陥層（第１低ライフタイム領域３１）を形成する。第１軽イオン照射５４の照射位置は、Ｓｉ基板４１おもて面からの距離が例えば２０μｍ以下となる範囲内にあるのが好ましい。その理由は、設計上得られる所望の耐圧以上の耐圧を実現することができるからである。Ｓｉ基板４１裏面から第１軽イオン照射５４の照射位置までの距離が、第１軽イオン照射５４における軽イオンの飛程Ｒｐ１である。
図８において、ｎ-型ドリフト層１内の×は、第１軽イオン照射５４により第１ライフタイム極小領域３１ａに形成された結晶欠陥をあらわしている（図９においても同様）。Ｓｉ基板４１の裏面からＲｐ１−ΔＲｐ１程度までの軽イオンが通過することでライフタイムが短くなった領域に形成された結晶欠陥は図示を省略する（図９においても同様）。このＳｉ基板４１の裏面からＲｐ１−ΔＲｐ１程度までの軽イオンが通過することでライフタイムが短くなった領域が第１ライフタイム通過領域３１ｂである。
次に、図９に示すように、Ｓｉ基板４１の裏面から当該裏面全面に所定の飛程Ｒｐ２で軽イオンを照射（以下、第２軽イオン照射とする）５５し、ｎ+型ＦＳ層１２の内部に欠陥層（第２低ライフタイム領域３２）を形成する。第２軽イオン照射５５の加速エネルギーは、第１軽イオン照射５４の加速エネルギーよりも小さく、例えば４．３ＭｅＶ以下であるのが好ましい。第２軽イオン照射５５における軽イオンの飛程Ｒｐ２は、Ｓｉ基板４１の裏面から例えば１５μｍ以下であるのが好ましい。その理由は、第１低ライフタイム領域３１のみを設ける場合よりも耐圧を高くすることができるからである。
図９において、ｎ+型ＦＳ層１２内の×は、第２軽イオン照射５５により第２ライフタイム極小領域３２ａに形成された結晶欠陥をあらわしている。Ｓｉ基板４１の裏面からＲｐ２−ΔＲｐ２程度までの軽イオンが通過することでライフタイムが短くなった領域に形成された結晶欠陥は図示を省略する。このＳｉ基板４１の裏面からＲｐ２−ΔＲｐ２程度までの軽イオンが通過することでライフタイムが短くなった領域が第２ライフタイム通過領域３２ｂである。
第１，２軽イオン照射５４，５５のドーズ量は、例えば、１×１０10／ｃｍ2以上１×１０12／ｃｍ2以下であってもよい。さらに、第２軽イオン照射５５のドーズ量は、第１軽イオン照射５４のドーズ量よりも高いことが好ましい。第２軽イオン照射５５のドーズ量を第１軽イオン照射５４のドーズ量よりも高くすることにより、第２低ライフタイム領域３２のライフタイムを第１低ライフタイム領域３１のライフタイムよりも短くすることができる。Ｓｉ基板４１の裏面を例えばマスキングし、Ｓｉ基板４１の裏面の一部にのみ第１，２軽イオン照射５４，５５を行ってもよい。
第１，２軽イオン照射５４，５５の照射順序は、上述した順序に限らず種々変更可能であり、例えば、第２軽イオン照射５５後に第１軽イオン照射５４を行ってもよい。また、第１，２軽イオン照射５４，５５の照射回数は種々変更可能である。例えば、第１，２軽イオン照射５４，５５をそれぞれ１回ずつ行ってもよいし、２回以上ずつ行ってもよい。また、第１，２軽イオン照射５４，５５をそれぞれ複数回ずつ行う場合、第１，２軽イオン照射５４，５５を交互に行ってもよい。
次に、例えば３７０℃の温度で１時間の第２アニール処理（第２熱処理）を行い、第２軽イオン照射５５によりｎ+型ＦＳ層１２の内部に生じた結晶欠陥の欠陥密度を低減させる。この第２アニール処理により、ｎ+型ＦＳ層１２の内部に軽イオン（例えばプロトン）によるドナー化領域が形成される。この第２アニール処理は、例えば、３５０℃〜３７０℃の温度で１時間〜２時間程度行うのが好ましい。その後、Ｓｉ基板４１の裏面に例えばアルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）をそれぞれ例えば１μｍ、０．０７μｍ、１μｍおよび０．３μｍの厚さで順に堆積し、ＩＧＢＴ部２１およびＦＷＤ部２２に共通のコレクタ電極１３を形成する。これにより、図１に示すＦＳ構造のＲＣ−ＩＧＢＴが完成する。
次に、実施の形態にかかる半導体装置の製造方法により製造された半導体装置のコレクタ−エミッタ（ＣＥ）間のリーク電流について検証した。図１０は、実施の形態にかかる半導体装置の製造方法により製造される半導体装置のリーク電流特性を示す特性図である。まず、上述した実施の形態にかかる半導体装置の製造方法に従い、実施の形態にかかる半導体装置の製造方法に記載の条件で、耐圧が１２００Ｖクラスで、定格電流が４００ＡであるＦＳ構造のＲＣ−ＩＧＢＴを作製（製造）した（以下、第１実施例とする）。
また、本発明の別の実施形態として、ヘリウム（Ｈｅ）を照射してライフタイムを制御したＦＳ構造のＲＣ−ＩＧＢＴを作製した（以下、第２実施例とする）。さらに、比較例として、電子線照射によりライフタイム制御したＦＳ構造のＲＣ−ＩＧＢＴも作製した。具体的には、第２実施例では、Ｓｉ基板の裏面から異なる加速エネルギーで２回のヘリウム照射を行い、第１実施例と同様の位置にライフタイムキラーとしてヘリウムを含む第１，２低ライフタイム領域を形成した。比較例としては、Ｓｉ基板の表面から電子線を５ＭｅＶ，３００ｋＧｙにて照射した。第２実施例および比較例のそれ以外の製造方法は、第１実施例の製造方法と同様である。そして、第１実施例、第２実施例および比較例について、それぞれ室温（例えば２５℃）で測定したコレクタ−エミッタ間電圧Ｖｃｅとコレクタ電流Ｉｃｅｓとの関係について図１０に示す。
図１０に示す結果より、比較例では、定格電圧が１２００ＶのときのＣＥ間のリーク電流（コレクタ電流Ｉｃｅｓ）は４．０μＡであった。それに対して、第１実施例においては、定格電圧が１２００ＶのときのＣＥ間のリーク電流は１．５μＡであり、第２実施例においても定格電圧が１２００ＶのときのＣＥ間のリーク電流は２．０μＡであった。すなわち、第１実施例においては、定格電圧が１２００ＶのときのＣＥ間のリーク電流を比較例よりも６０％以上低減させることができ、第２実施例についても定格電圧が１２００ＶのときのＣＥ間のリーク電流を比較例より半減させることができることが確認された。その理由は、次のとおりである。
電子線照射の場合、セレンによってＦＳ層の全体に点欠陥が導入されるため、空孔（複空孔含む）およびセレンと空孔との複合欠陥がＦＳ層全体にわたって分布し、この複合欠陥が発生中心となってリーク電流が大きくなる。一方、ヘリウムやプロトンなどの軽イオンとその格子欠陥は、セレンによるＦＳ層の深さ方向の一部に局在するため、軽イオンとその格子欠陥がない場合に比べてリーク電流が低減する。したがって、第１，２実施例においては、リーク電流を比較例よりも低減させることができる。さらに、プロトンの方がヘリウムよりもリーク電流が低い理由は、プロトンのイオン半径がヘリウムのイオン半径よりも小さいことで、第１実施例のｎ+型ＦＳ層１２内に生じた結晶欠陥の大きさを第２実施例のｎ+型ＦＳ層内に生じた結晶欠陥よりも小さくすることができるからである。
次に、実施の形態にかかる半導体装置の製造方法により製造された半導体装置のスイッチング損失特性について検証した。図１１は、実施の形態にかかる半導体装置の製造方法により製造される半導体装置のターンオフ損失特性を示す特性図である。図１２は、実施の形態にかかる半導体装置の製造方法により製造される半導体装置の逆回復損失特性を示す特性図である。上述した第１実施例および比較例をそれぞれ複数用意し（以下、第１実施例群６１および比較例群６２とする）、それぞれＩＧＢＴのターンオフ損失ＥｏｆｆおよびＦＷＤの逆回復損失Ｅｒｒを測定した。また、第１実施例群６１を作製するにあたり、照射する軽イオンはプロトンとした。
図１１に示す結果より、第１実施例群６１のターンオフ損失Ｅｏｆｆは、比較例群６２のターンオフ損失Ｅｏｆｆと同程度であることが確認された。また、図１２に示す結果より、第１実施例群６１の逆回復損失Ｅｒｒは、比較例群６２の逆回復損失Ｅｒｒと同程度であることが確認された。このため、第１実施例群６１は、比較例群６２と同程度にキャリアの再結合による逆回復特性向上の効果が得られることが確認された。したがって、図１０〜１２に示す結果より、軽イオンによるライフタイム制御を行う第１実施例群６１は、電子線によるライフタイム制御を行う比較例群６２よりもリーク電流が低減されたことで、ＲＣ−ＩＧＢＴの総発熱量を低下させることができることが確認された。
次に、第１軽イオン照射５４によって照射する軽イオンをプロトンとした場合におけるプロトンの飛程Ｒｐ１について検証した。図１３は、実施の形態にかかる半導体装置の耐圧と第１軽イオン照射の照射位置との関係について示す特性図である。第１軽イオン照射５４におけるプロトンの飛程Ｒｐ１（すなわち第１軽イオン照射５４の加速エネルギー）を種々変更し複数のＦＳ構造のＲＣ−ＩＧＢＴを作製した（以下、第２実施例とする）。第２実施例では、第１軽イオン照射５４におけるプロトンの好適な飛程Ｒｐ１を検証するため、第２軽イオン照射５５は行っていない。第２実施例の製造方法のそれ以外の条件は、第１実施例の製造方法と同様である。図１３に示す結果より、第１軽イオン照射５４の照射位置をＳｉ基板４１おもて面から２０μｍ以下の範囲内とすることで、約１４００Ｖ以上の耐圧を実現することができることが確認された。
次に、第２軽イオン照射５５によって照射する軽イオンをプロトンとした場合におけるプロトンの飛程Ｒｐ２について検証した。図１４は、実施の形態にかかる半導体装置の耐圧と第２軽イオン照射の照射位置との関係について示す特性図である。第２軽イオン照射５５におけるプロトンの飛程Ｒｐ２（すなわち第２軽イオン照射５５の加速エネルギー）を種々変更し複数のＦＳ構造のＲＣ−ＩＧＢＴを作製した（以下、第３実施例とする）。第３実施例を作製する際の第１軽イオン照射５４の照射位置は、Ｓｉ基板４１おもて面から１５μｍとした。第３実施例の製造方法のそれ以外の条件は、第１実施例の製造方法と同様である。
また、図１４には、比較として、第２軽イオン照射５５を行わず、第１軽イオン照射５４（プロトン照射）のみを行った実施例２を示す。また、図１４には、比較として、Ｓｉ基板４１おもて面から第１軽イオン照射５４の照射位置までの距離を１５μｍとした実施例２の耐圧も示す。図１４に示す結果より、第２軽イオン照射５５におけるプロトンの飛程Ｒｐ２を、Ｓｉ基板４１の裏面から例えば１５μｍ以下とすることで、第１軽イオン照射５４のみを行う場合よりも耐圧を向上させることができることが確認された。
次に、実施の形態にかかる半導体装置のｎ+型ＦＳ層１２について検証した。図１５は、実施の形態にかかる半導体装置のフィールドストップ層の不純物濃度について示す特性図である。図１６は、従来の半導体装置のフィールドストップ層の不純物濃度について示す特性図である。上述した第１実施例について、ＦＷＤ部２２の基板裏面からの不純物濃度を測定した結果を図１５に示す。比較として、第２軽イオン照射５５を行っていない従来のＲＣ−ＩＧＢＴ（以下、第１，２従来例とする）について、ＦＷＤ部の基板裏面からの不純物濃度を測定した結果を図１６に示す。
第１従来例では、ｎ+型ＦＳ層７２−１、ｐ+型コレクタ領域およびｎ+型カソード領域７１−１を形成するための第１〜３イオン注入後に、第１〜３イオン注入で注入した各不純物を同時に活性化させる第１アニール処理を行っている。第１従来例の第１〜３イオン注入および第１アニール処理の条件は、第１実施例の製造方法と同様である。その結果、図１６に示すように、第１従来例では、ｎ+型ＦＳ層７２−１の不純物濃度が通常の不純物濃度よりも低下してしまうことが確認された。通常の不純物濃度とは、第２従来例のｎ+型ＦＳ層７２−２の不純物濃度である。
第２従来例では、第１イオン注入のセレンのドーズ量を例えば３×１０14／ｃｍ2程度まで高くする、または、第１アニール処理とは別にｎ+型カソード領域７１−２を活性化させるためのレーザーアニールを追加することにより、不純物濃度の低下分を補完したｎ+型ＦＳ層７２−２を形成した。このため、第２従来例では、ｎ+型ＦＳ層７２−２を形成するための第１イオン注入のドーズ量を高くすることで製造工程のスループットが低下したり、レーザーアニールを追加することでリードタイムが増加したりするという問題が生じることが確認された。
それに対して、図１５に示すように、第１実施例においては、第１〜３イオン注入５１〜５３および第１アニール処理後に第２低ライフタイム領域３２を形成するための第２軽イオン照射５５を行うことにより、ｎ+型ＦＳ層１２内部に軽イオンによるドナー化領域Ａが形成される場合があることが確認された。そして、この軽イオンによるドナー化領域Ａにより、ｎ+型ＦＳ層１２の不純物濃度が補完され、第２従来例のｎ+型ＦＳ層７２−２の不純物濃度と同程度になることが確認された。軽イオンのドナー化としては、例えばプロトンはシャロードナー、ヘリウムはディープドナーとなることが知られている。したがって、第２軽イオン照射５５により、ＦＷＤ部２２の逆回復時間を調整するためのライフタイムキラー効果が得られるとともに、ｎ+型ＦＳ層１２の不純物濃度を補間するドナー化効果により第１，２従来例で生じた問題を解消することができることが確認された。なお、軽イオンのドナー化としては、好ましくはヘリウムが有効であり、さらに好ましくはプロトンが有効である。
以上、説明したように、実施の形態によれば、第１，２軽イオン照射により第１，２低ライフタイム領域を形成することで、ｎ+型ＦＳ層に形成される結晶欠陥の大きさを、従来のように電子線照射によってライフタイムを制御する場合に比べて小さくすることができる。これにより、薄いウエハを用いたＦＳ構造のＲＣ−ＩＧＢＴのＣＥ間のリーク電流を、電子線照射によってライフタイムを制御した従来のＲＣ−ＩＧＢＴよりも５０％以上低減させることができる。また、実施の形態によれば、ドーパントとしてセレンを含むｎ+型ＦＳ層を形成することにより、ｎ+型ＦＳ層を深い拡散層とすることができ、良品率を向上させることができる。したがって、ＦＳ構造のＲＣ−ＩＧＢＴにおいて、ＣＥ間のリーク電流の増加を抑制するとともに、良品率を向上させることができる。
また、実施の形態によれば、ｎ-型ドリフト層内に第１低ライフタイム領域を形成することで、ＦＷＤの逆回復動作時に吐き出されるキャリアを減少させ、ＦＷＤの逆回復動作時に発生する損失を低減させることができる。また、ｎ+型ＦＳ層内に第２低ライフタイム領域を形成することで、ＩＧＢＴのターンオフ時におけるテール電流を抑制することができ、かつＦＷＤの逆回復時間を調整することができる。したがって、ＦＳ構造のＲＣ−ＩＧＢＴにおいて、キャリアのライフタイムを制御するとともに、動作時の電気的損失を低減することができる。
また、実施の形態によれば、第２軽イオン照射によりライフタイムキラーとして軽イオンを含む第２低ライフタイム領域を形成することで、ｎ+型ＦＳ層内に軽イオンに起因するディープドナー（ヘリウム）もしくはシャロードナー（プロトン）によるドナー化領域が形成され、ｎ+型ＦＳ層の不純物濃度が補間されることがある。これにより、ｎ+型ＦＳ層を形成するために必要な第１イオン注入の不純物のドーズ量を低減することができる。このため、製造工程のスループットを向上させることができる。また、第２軽イオン照射を行うだけでｎ+型ＦＳ層の不純物濃度を補間することができるため、従来の製造工程を変更することなく同様の方法でｎ+型ＦＳ層を形成することができる。
また、ｎ-型半導体基板のおもて面または裏面から電子線を照射しライフタイムを制御する従来の方法では、電子線が基板全体を透過するためにＭＯＳゲート構造のゲート酸化膜に欠陥が生じ、ゲート閾値電圧Ｖｔｈが低下したり、ゲート閾値電圧のばらつきが大きくなるという問題があった。ゲート酸化膜内に生じた欠陥は、欠陥回復のためのアニール処理（熱処理）によっても完全に回復させることはできない。実施の形態においては、ｎ-型半導体基板の裏面から第１，２軽イオン照射を行うため、ｎ-型半導体基板のおもて面側に形成されたＭＯＳゲート構造のゲート酸化膜に軽イオン照射による欠陥は生じない。このため、ゲート閾値電圧が低下したり、ゲート閾値電圧のばらつきが大きくなることを回避することができる。
以上において本発明では、薄いウエハを用いた高耐圧のＦＳ構造のＲＣ−ＩＧＢＴを例に説明しているが、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した実施の形態では、ＩＧＢＴ部のＭＯＳゲート構造をトレンチゲート型としているが、トレンチゲート型に代えてプレーナゲート型としてもよい。また、ＭＯＳゲート構造のｐ型ベース層の一部がＦＷＤのｐ型アノード層を兼ねる構成としているが、ｎ-型半導体基板のおもて面の表面層に、ＭＯＳゲート構造のｐ型ベース層とＦＷＤのｐ型アノード層とをそれぞれ選択的に設けた構成としてもよい。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、インバータなどの電力変換装置に使用されるパワー半導体装置に有用である。
１ ｎ-型ドリフト層
２ ｐ型ベース層
３ トレンチ
４ ゲート酸化膜
５ ゲート電極
６ ｎ+型エミッタ領域
７ ｐ+型コンタクト領域
８ エミッタ電極
９ 層間絶縁膜
１０ ｐ+型コレクタ領域
１１ ｎ+型カソード領域
１２ ｎ+型ＦＳ層
１３ コレクタ電極
２０ ＭＯＳゲート構造
２１ ＩＧＢＴ部
２２ ＦＷＤ部
３１ 第１低ライフタイム領域
３２ 第２低ライフタイム領域

Claims (14)

  1. 第１導電型のドリフト層を有する半導体基板、前記半導体基板のおもて面側に設けられた第２導電型のベース層、前記ベース層内に選択的に設けられた第１導電型のエミッタ領域、前記半導体基板のおもて面側に設けられたゲート絶縁膜およびゲート電極を備えた絶縁ゲート部、前記ベース層と前記エミッタ領域との両方に電気的に接続するエミッタ電極、前記半導体基板の裏面側に選択的に設けられた第２導電型のコレクタ領域、および前記コレクタ領域に電気的に接続するコレクタ電極を備えた絶縁ゲート型バイポーラトランジスタ部と、前記半導体基板のおもて面側に設けられ、かつ前記エミッタ電極に電気的に接続する第２導電型のアノード層、および前記半導体基板の裏面側に選択的に設けられ、かつ前記コレクタ電極に電気的に接続する第１導電型のカソード領域を備えた還流用ダイオード部と、を備えた半導体装置の製造方法であって、
    前記半導体基板の裏面に第１導電型不純物を導入する導入工程と、
    前記第１導電型不純物を熱処理により活性化させ、前記半導体基板の裏面から前記コレクタ領域よりも深い位置に、前記ドリフト層よりも不純物濃度が高い第１導電型のフィールドストップ層を形成する第１熱処理工程と、
    前記半導体基板の裏面から軽イオンを照射し、前記ドリフト層内に他の領域よりもキャリアのライフタイムが短い第１低ライフタイム領域を形成する第１照射工程と、
    前記半導体基板の裏面から軽イオンを照射し、前記フィールドストップ層内に他の領域よりもキャリアのライフタイムが短い第２低ライフタイム領域を形成する第２照射工程と、
    前記第２照射工程で前記フィールドストップ層内に生じた欠陥の欠陥密度を熱処理により低減する第２熱処理工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記導入工程では、前記第１導電型不純物としてセレンを導入することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第２熱処理工程では、前記フィールドストップ層内に形成された欠陥の欠陥密度を低減するとともに、前記フィールドストップ層内の軽イオンをドナー化させることを特徴とする請求項１または２に記載の半導体装置の製造方法。
  4. 前記第２熱処理工程は、３５０℃〜３７０℃の温度で１時間〜２時間行うことを特徴とする請求項１〜３のいずれか一つに記載の半導体装置の製造方法。
  5. 前記第２低ライフタイム領域のライフタイムを、前記第１低ライフタイム領域のライフタイムよりも短くすることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置の製造方法。
  6. 前記軽イオンは、ヘリウムまたはプロトンであることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置の製造方法。
  7. 第１導電型のドリフト層を有する半導体基板、前記半導体基板のおもて面側に設けられた第２導電型のベース層、前記ベース層内に選択的に設けられた第１導電型のエミッタ領域、前記半導体基板のおもて面側に設けられたゲート絶縁膜およびゲート電極を備えた絶縁ゲート部、前記ベース層と前記エミッタ領域との両方に電気的に接続するエミッタ電極、前記半導体基板の裏面側に選択的に設けられた第２導電型のコレクタ領域、および前記コレクタ領域に電気的に接続するコレクタ電極を備えた絶縁ゲート型バイポーラトランジスタ部と、
    前記半導体基板のおもて面側に設けられ、かつ前記エミッタ電極に電気的に接続する第２導電型のアノード層、および前記半導体基板の裏面側に選択的に設けられ、かつ前記コレクタ電極に電気的に接続する第１導電型のカソード領域を備えた還流用ダイオード部と、
    前記半導体基板の裏面から前記コレクタ領域よりも深い位置に設けられた、前記ドリフト層よりも不純物濃度が高い第１導電型のフィールドストップ層と、
    前記ドリフト層内に前記フィールドストップ層と離れて設けられた、他の領域よりもキャリアのライフタイムが短い第１低ライフタイム領域と、
    前記フィールドストップ層内に設けられた、他の領域よりもキャリアのライフタイムが短い第２低ライフタイム領域と、
    を備えることを特徴とする半導体装置。
  8. 前記フィールドストップ層は、ドーパントとしてセレンを含むことを特徴とする請求項７に記載の半導体装置。
  9. 前記第１低ライフタイム領域は、軽イオンを含むことを特徴とする請求項７または８に記載の半導体装置。
  10. 前記第２低ライフタイム領域は、軽イオンを含むことを特徴とする請求項７〜９のいずれか一つに記載の半導体装置。
  11. 前記第２低ライフタイム領域に、軽イオンがドナー化されてなる領域が設けられていることを特徴とする請求項１０に記載の半導体装置。
  12. 前記軽イオンは、ヘリウムかプロトンであることを特徴とする請求項９〜１１のいずれか一つに記載の半導体装置。
  13. 前記第２低ライフタイム領域のライフタイムは、前記第１低ライフタイム領域のライフタイムよりも短いことを特徴とする請求項７〜１２のいずれか一つに記載の半導体装置。
  14. 前記絶縁ゲート部は、
    前記ベース層および前記エミッタ領域を貫通して前記ドリフト層に達するトレンチと、
    前記トレンチの内壁に沿って設けられた前記ゲート絶縁膜と、
    前記トレンチの内部に、前記ゲート絶縁膜を介して設けられた前記ゲート電極と、
    を備えることを特徴とする請求項７〜１３のいずれか一つに記載の半導体装置。
JP2015122469A 2015-06-17 2015-06-17 半導体装置および半導体装置の製造方法 Active JP6272799B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2015122469A JP6272799B2 (ja) 2015-06-17 2015-06-17 半導体装置および半導体装置の製造方法
PCT/JP2016/067456 WO2016204097A1 (ja) 2015-06-17 2016-06-10 半導体装置および半導体装置の製造方法
CN201680012544.7A CN107251205B (zh) 2015-06-17 2016-06-10 半导体装置和半导体装置的制造方法
US15/686,216 US10629678B2 (en) 2015-06-17 2017-08-25 Semiconductor device and method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015122469A JP6272799B2 (ja) 2015-06-17 2015-06-17 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2017011000A true JP2017011000A (ja) 2017-01-12
JP6272799B2 JP6272799B2 (ja) 2018-01-31

Family

ID=57545839

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015122469A Active JP6272799B2 (ja) 2015-06-17 2015-06-17 半導体装置および半導体装置の製造方法

Country Status (4)

Country Link
US (1) US10629678B2 (ja)
JP (1) JP6272799B2 (ja)
CN (1) CN107251205B (ja)
WO (1) WO2016204097A1 (ja)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018179798A1 (ja) * 2017-03-29 2018-10-04 富士電機株式会社 半導体装置の製造方法
WO2019012875A1 (ja) * 2017-07-12 2019-01-17 富士電機株式会社 半導体装置の製造方法
WO2020230900A1 (ja) * 2019-05-16 2020-11-19 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2021182614A (ja) * 2019-06-17 2021-11-25 富士電機株式会社 半導体装置および半導体装置の製造方法
US11355595B2 (en) 2019-01-18 2022-06-07 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
DE112020003167T5 (de) 2020-02-12 2022-06-30 Fuji Electric Co., Ltd. Halbleitervorrichtung und dessen herstellungsverfahren
JP2022105112A (ja) * 2018-10-18 2022-07-12 富士電機株式会社 半導体装置および製造方法
JP2022126856A (ja) * 2018-12-28 2022-08-30 富士電機株式会社 半導体装置
JP2022163554A (ja) * 2021-04-14 2022-10-26 富士電機株式会社 炭化珪素半導体装置及びその製造方法
WO2024009591A1 (ja) * 2022-07-07 2024-01-11 ローム株式会社 半導体装置および半導体装置の製造方法
JP2024021099A (ja) * 2022-08-03 2024-02-16 三菱電機株式会社 半導体装置及び半導体装置の製造方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105814694B (zh) * 2014-10-03 2019-03-08 富士电机株式会社 半导体装置以及半导体装置的制造方法
JP6903931B2 (ja) * 2017-02-13 2021-07-14 富士電機株式会社 半導体装置および半導体装置の製造方法
DE112018003666B4 (de) * 2017-07-19 2025-02-06 Mitsubishi Electric Corporation Verfahren zur herstellung eines halbleiterbauelements und halbleiterbauelement
CN109979935B (zh) * 2017-12-28 2025-04-22 富士电机株式会社 半导体装置及半导体装置的制造方法
DE112019000094T5 (de) * 2018-03-19 2020-09-24 Fuji Electric Co., Ltd. Halbleitervorrichtung und verfahren zum herstellen einerhalbleitervorrichtung
JP6958732B2 (ja) * 2018-05-10 2021-11-02 富士電機株式会社 半導体装置の製造方法
DE112020001029B4 (de) 2019-10-11 2025-06-05 Fuji Electric Co., Ltd. Halbleitervorrichtung und herstellungsverfahren einer halbleitervorrichtung
WO2021232548A1 (zh) * 2020-05-21 2021-11-25 华大半导体有限公司 功率半导体装置及其制备方法
CN111900087B (zh) * 2020-08-31 2022-09-20 华虹半导体(无锡)有限公司 Igbt器件的制造方法
CN114256066B (zh) * 2020-09-22 2025-03-21 珠海格力电器股份有限公司 一种少子寿命控制方法
CN116547788B (zh) 2020-12-15 2025-02-18 三菱电机株式会社 半导体装置的制造方法以及半导体装置
CN112397593B (zh) * 2021-01-20 2021-04-16 中芯集成电路制造(绍兴)有限公司 半导体器件及制造方法
CN113745328A (zh) * 2021-08-31 2021-12-03 上海华虹挚芯电子科技有限公司 Igbt器件的结构及工艺方法
CN113851379A (zh) * 2021-09-24 2021-12-28 上海积塔半导体有限公司 Igbt器件及其制作方法
CN114899147B (zh) * 2022-07-12 2022-10-21 深圳芯能半导体技术有限公司 一种rc-igbt器件及其制备方法
US20250380436A1 (en) * 2024-06-11 2025-12-11 Ideal Power Inc. Methods of manufacturing bipolar junction devices

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1050724A (ja) * 1996-07-30 1998-02-20 Toshiba Corp 半導体装置
JP2011238872A (ja) * 2010-05-13 2011-11-24 Toyota Central R&D Labs Inc 半導体装置
JP2012043891A (ja) * 2010-08-17 2012-03-01 Denso Corp 半導体装置
JP2013074181A (ja) * 2011-09-28 2013-04-22 Toyota Motor Corp 半導体装置とその製造方法
JP2013138172A (ja) * 2011-11-30 2013-07-11 Denso Corp 半導体装置
JP2013247248A (ja) * 2012-05-25 2013-12-09 Fuji Electric Co Ltd 半導体装置の製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2423323C (en) * 2000-09-29 2009-12-01 Forensic Technology Wai Inc. Method and system for identification of firearms
JP4791704B2 (ja) 2004-04-28 2011-10-12 三菱電機株式会社 逆導通型半導体素子とその製造方法
JP5272299B2 (ja) 2005-11-10 2013-08-28 富士電機株式会社 半導体装置およびその製造方法
US7728409B2 (en) 2005-11-10 2010-06-01 Fuji Electric Device Technology Co., Ltd. Semiconductor device and method of manufacturing the same
JP5228308B2 (ja) 2006-10-19 2013-07-03 富士電機株式会社 半導体装置の製造方法
JP5320679B2 (ja) 2007-02-28 2013-10-23 富士電機株式会社 半導体装置およびその製造方法
US7932583B2 (en) 2008-05-13 2011-04-26 Infineon Technologies Austria Ag Reduced free-charge carrier lifetime device
JP4905559B2 (ja) * 2009-01-27 2012-03-28 株式会社デンソー 半導体装置
EP2477226B1 (en) * 2009-09-07 2016-06-22 Toyota Jidosha Kabushiki Kaisha Semiconductor device including semiconductor substrate having diode region and igbt region
JP5565134B2 (ja) 2010-06-24 2014-08-06 富士電機株式会社 半導体装置の製造方法
JP2012256628A (ja) * 2011-06-07 2012-12-27 Renesas Electronics Corp Ｉｇｂｔおよびダイオード
US9627517B2 (en) * 2013-02-07 2017-04-18 Infineon Technologies Ag Bipolar semiconductor switch and a manufacturing method therefor
JP2015008235A (ja) * 2013-06-25 2015-01-15 富士電機株式会社 半導体装置の製造方法
JP6037012B2 (ja) * 2013-06-26 2016-11-30 富士電機株式会社 半導体装置および半導体装置の製造方法
US9484221B2 (en) * 2014-01-13 2016-11-01 Infineon Technologies Ag Bipolar semiconductor device and method of manufacturing thereof
JP2016162807A (ja) * 2015-02-27 2016-09-05 トヨタ自動車株式会社 半導体装置とその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1050724A (ja) * 1996-07-30 1998-02-20 Toshiba Corp 半導体装置
JP2011238872A (ja) * 2010-05-13 2011-11-24 Toyota Central R&D Labs Inc 半導体装置
JP2012043891A (ja) * 2010-08-17 2012-03-01 Denso Corp 半導体装置
JP2013074181A (ja) * 2011-09-28 2013-04-22 Toyota Motor Corp 半導体装置とその製造方法
JP2013138172A (ja) * 2011-11-30 2013-07-11 Denso Corp 半導体装置
JP2013247248A (ja) * 2012-05-25 2013-12-09 Fuji Electric Co Ltd 半導体装置の製造方法

Cited By (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018179798A1 (ja) * 2017-03-29 2018-10-04 富士電機株式会社 半導体装置の製造方法
JPWO2018179798A1 (ja) * 2017-03-29 2019-07-04 富士電機株式会社 半導体装置の製造方法
US10755933B2 (en) 2017-03-29 2020-08-25 Fuji Electric Co., Ltd. Method of manufacturing semiconductor device
WO2019012875A1 (ja) * 2017-07-12 2019-01-17 富士電機株式会社 半導体装置の製造方法
JPWO2019012875A1 (ja) * 2017-07-12 2019-11-07 富士電機株式会社 半導体装置の製造方法
US10522355B2 (en) 2017-07-12 2019-12-31 Fuji Electric Co., Ltd. Method of manufacturing semiconductor device
JP2022105112A (ja) * 2018-10-18 2022-07-12 富士電機株式会社 半導体装置および製造方法
US11735424B2 (en) 2018-10-18 2023-08-22 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method thereof
JP7487753B2 (ja) 2018-10-18 2024-05-21 富士電機株式会社 半導体装置および製造方法
JP7722487B2 (ja) 2018-10-18 2025-08-13 富士電機株式会社 半導体装置および製造方法
JP2024040283A (ja) * 2018-10-18 2024-03-25 富士電機株式会社 半導体装置および製造方法
US12191148B2 (en) 2018-10-18 2025-01-07 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method thereof
JP7563425B2 (ja) 2018-12-28 2024-10-08 富士電機株式会社 半導体装置
US12368048B2 (en) 2018-12-28 2025-07-22 Fuji Electric Co., Ltd. Semiconductor device and method for manufacturing
JP2022126856A (ja) * 2018-12-28 2022-08-30 富士電機株式会社 半導体装置
US11972950B2 (en) 2018-12-28 2024-04-30 Fuji Electric Co., Ltd. Semiconductor device and method for manufacturing
US11355595B2 (en) 2019-01-18 2022-06-07 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
US12349376B1 (en) 2019-05-16 2025-07-01 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
US11935945B2 (en) 2019-05-16 2024-03-19 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
WO2020230900A1 (ja) * 2019-05-16 2020-11-19 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2021182614A (ja) * 2019-06-17 2021-11-25 富士電機株式会社 半導体装置および半導体装置の製造方法
US12009268B2 (en) 2019-06-17 2024-06-11 Fuji Electric Co., Ltd. Semiconductor device and fabrication method for semiconductor device
US12283608B2 (en) 2020-02-12 2025-04-22 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method of the same
DE112020003167T5 (de) 2020-02-12 2022-06-30 Fuji Electric Co., Ltd. Halbleitervorrichtung und dessen herstellungsverfahren
JP7703882B2 (ja) 2021-04-14 2025-07-08 富士電機株式会社 炭化珪素半導体装置及びその製造方法
JP2022163554A (ja) * 2021-04-14 2022-10-26 富士電機株式会社 炭化珪素半導体装置及びその製造方法
WO2024009591A1 (ja) * 2022-07-07 2024-01-11 ローム株式会社 半導体装置および半導体装置の製造方法
JP2024021099A (ja) * 2022-08-03 2024-02-16 三菱電機株式会社 半導体装置及び半導体装置の製造方法

Also Published As

Publication number Publication date
WO2016204097A1 (ja) 2016-12-22
CN107251205B (zh) 2020-09-25
US10629678B2 (en) 2020-04-21
US20170373141A1 (en) 2017-12-28
JP6272799B2 (ja) 2018-01-31
CN107251205A (zh) 2017-10-13

Similar Documents

Publication Publication Date Title
JP6272799B2 (ja) 半導体装置および半導体装置の製造方法
JP6078961B2 (ja) 半導体装置の製造方法
JP6662429B2 (ja) 逆導通型絶縁ゲートバイポーラトランジスタの製造方法および逆導通型絶縁ゲートバイポーラトランジスタ
JP5754545B2 (ja) 半導体装置および半導体装置の製造方法
CN101494238B (zh) 半导体装置
JP5641055B2 (ja) 半導体装置およびその製造方法
CN103986447B (zh) 双极半导体开关及其制造方法
JP6334465B2 (ja) 半導体装置
JP6524666B2 (ja) 半導体装置
JP3684962B2 (ja) 半導体装置の製造方法
CN110600537B (zh) 一种具有pmos电流嵌位的分离栅cstbt及其制作方法
WO2017047285A1 (ja) 半導体装置および半導体装置の製造方法
JPWO2012056536A1 (ja) 半導体装置および半導体装置の製造方法
JP2018078216A (ja) 半導体装置およびその製造方法
JP2018152426A (ja) 半導体装置
JP4910894B2 (ja) 半導体装置の製造方法および半導体装置
WO2014086075A1 (zh) 一种igbt结构及其制备方法
CN113451397A (zh) 一种rc-igbt器件及其制备方法
JP6780335B2 (ja) 逆阻止ｍｏｓ型半導体装置および逆阻止ｍｏｓ型半導体装置の製造方法
JP2012023327A (ja) 半導体装置の製造方法
US12593483B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP2015090953A (ja) Ｍｏｓ型半導体装置の製造方法
CN121665598A (zh) Igbt器件及其制造方法
JP2018041972A (ja) 半導体装置
JPH10289999A (ja) 絶縁ゲート型サイリスタ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170614

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170912

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171113

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171205

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180104

R150 Certificate of patent or registration of utility model

Ref document number: 6272799

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250