JP2017107947A - 半導体装置、電子機器、及び、半導体装置の製造方法 - Google Patents

Abstract

【課題】シンプルな電極構造のＰ型のＬＴＰＳＴＦＴを搭載した半導体装置、当該半導体装置の製造方法、及び、当該半導体装置を搭載した電子機器を実現する。
【解決手段】基材と、前記基材上に形成された真性半導体のシリコン層と、前記シリコン層上に離間して形成された一対のメタル層と、前記一対のメタル層の間の前記シリコン層上に、ゲート絶縁膜を介して形成されたゲート電極と、を備え、前記シリコン層と前記メタル層との間はショットキー接合であり、前記メタル層の仕事関数が４．５［ｅＶ］以上である、ことを特徴とする半導体装置。
【選択図】図１

Description

本発明は、半導体装置、電子機器、及び、半導体装置の製造方法に関する。

近年、低温ポリシリコン薄膜トランジスタ（ＬＴＰＳ ＴＦＴ：Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ Ｓｉｌｉｃｏｎ）が、次世代モバイルディスプレイの基礎技術として脚光を浴びている。ＬＴＰＳ ＴＦＴは、現在ＴＦＴ液晶に用いられているアモルファスシリコンＴＦＴに比べて電荷キャリアモビリティーが数１００倍もあり、しかも変形温度が低い（６５０℃）ガラス基板上であっても直接形成することができる利点がある。

しかしながら、ＬＴＰＳＴＦＴの製造には、アモルファスシリコンをポリシリコンに結晶化するためのエキシマレーザーアニール（ＥＬＡ）、シリコン層にソース／ドレイン領域を形成する不純物ドーピングのためのイオン注入、注入したイオンを活性化させるアニール処理、等の工程が必要である。また、通常、アモルファスシリコン層の積層にはプラズマＣＶＤ等の化学的気相成長（ＣＶＤ）法を用いるが、このアモルファスシリコン層が水素を含むため積層後に約５００℃で２時間ほどアニールする脱水素処理が必要となる。これらの製造工程を行うには、各種の高価な装置が複数台必要であり、しかもメンテナンス費用が高額である。

ここで、特許文献１には、基材上に形成した真性半導体のシリコン層上の両端部に、直接、又は、接合界面付近のごく薄いシリコン−チタン層（反応層又は混合層）を介してチタン層を接続した構造について開示されている。このシリコン層は、スパッタ法又はＣＶＤ法で形成されたアモルファスシリコン層に対し、青色半導体レーザーを用いたレーザーアニール（ＢＬＤＡ）を行うことで結晶化したポリシリコン層としてある。

アモルファスシリコン層を結晶化させるためのレーザーアニールにＢＬＤＡを用いることにより、ポリシリコン層が高品質化し、レーザー出力の制御により結晶粒径の制御も可能になる。また、製造装置の小型化、製造コストや製造装置の維持コストの低減も実現可能である。更に、ＢＬＤＡを用いると結晶化の際に基材等への熱的影響がほとんど無くなるため、低温でアモルファスシリコン層を形成できるスパッタ法とＢＬＤＡによるレーザーアニールとを組み合わせることにより、基材として従来に比べて耐熱性の低いものを採用可能となる。

また、特許文献１には、上述したシリコン層の上にゲート絶縁層を介してゲート電極を形成し、シリコン層をチャネル層とし、チタン層をそれぞれソース／ドレインとして、シリコン層、チタン層及びゲート電極によって薄膜トランジスタとする構成について開示されている。この薄膜トランジスタでは、シリコン層が真性半導体であるため、イオン注入や不純物のドープが不要である。また、チタンの仕事関数がシリコンの電子親和力に近くなるため、シリコン層とチタン層とを接続した界面のショットキーバリアが電子に対して小さく、チタン層からシリコン層への電子注入がオーミックに近い比較的小さい電圧で可能となる。また、真正シリコンの真空準位からフェルミ準位までのエネルギーギャップがチタンの仕事関数よりも大きいため、チタン層とシリコン層とを接続した界面において、シリコン層の伝導準位がフェルミ準位側に曲がって形成され、かつチタンからシリコンへの電子に対する障壁（ショットキーバリア）高さが低くなり、チタン層からシリコン層への電子の注入が容易となり、実効的に易動度が向上する。

特開２０１５−４３３８８号公報

上述した特許文献１には、Ｎ型のＬＴＰＳＴＦＴについて開示されているものの、Ｐ型のＬＴＰＳＴＦＴについては開示されておらず、シンプルな電極構造のＰ型のＬＴＰＳＴＦＴの開発が待ち望まれていた。同時に、Ｎ型のＬＴＰＳＴＦＴとＰ型のＬＴＰＳＴＦＴとを同じ基材上に形成したＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の開発や、Ｎ型のＬＴＰＳ ＴＦＴとＰ型のＬＴＰＳＴＦＴとセンサーダイオードとを同じ基材上に形成した素子の開発も待ち望まれていた。

本発明は、上述した課題に鑑みてなされたものであり、シンプルな電極構造のＰ型のＬＴＰＳ ＴＦＴを搭載した半導体装置、当該半導体装置の製造方法、及び、当該半導体装置を搭載した電子機器を実現することを目的とする。

本発明の態様の１つは、 基材と、前記基材上に形成された真性半導体のシリコン層と、前記シリコン層上に離間して形成された一対のメタル層と、前記一対のメタル層の間の前記シリコン層上に、ゲート絶縁膜を介して形成されたゲート電極と、を備え、前記シリコン層と前記メタル層との間はショットキー接合であり、前記メタル層の仕事関数が４．５［ｅＶ］以上である、ことを特徴とする半導体装置である。

このように構成された半導体装置においては、真性半導体のシリコン層とメタル層の間がショットキー接合されており、しかもメタル層の仕事関数が４．５［ｅＶ］以上であるため、メタル層のエネルギー準位は、真性半導体のシリコン層のフェルミ準位と価電子帯のエネルギー準位との間に位置することになる。このように、仕事関数が真性半導体であるシリコン層のフェルミ準位よりも高い金属材料を用いてメタル層を形成することにより、価電子帯へのホール注入を可能にしている。このように構成した半導体装置は、一対のメタル層がソース／ドレインとなるＰ型のＴＦＴとして動作する。

本発明の選択的な態様の１つは、メタル層が金（Ａｕ）層である、ことを特徴とする半導体装置である。

このように構成された半導体装置においては、真性半導体のシリコン層と金（Ａｕ）層の間がショットキー接合されており、しかも金（Ａｕ）層の仕事関数が５．１［ｅＶ］であるため、金（Ａｕ）層のエネルギー準位は、真性半導体のシリコン層のフェルミ準位と価電子帯のエネルギー準位との間に位置することになる。このように、仕事関数が真性半導体であるシリコン層のフェルミ準位よりも高い金（Ａｕ）を用いることにより、電子に対して、シリコンチャネル部の導電帯へのバリアは高くなるが、一方、価電子帯へのホール注入を可能にしている。このように構成した半導体装置は、一対の金（Ａｕ）層がソース／ドレインとなるＰ型のＴＦＴとして動作する。

本発明の選択的な態様の１つは、シリコン層の表面の面粗度が、算術平均粗さで１ｎｍ〜１０ｎｍ程度である、ことを特徴とする半導体装置である。

このように構成された半導体装置においては、シリコン層とメタル層の界面が平坦・平滑であるため、シリコン層とメタル層の間に安定なショットキー接合が形成される。

本発明の選択的な態様の１つは、シリコン層とメタル層との接合部において、シリコン層は自然酸化膜が除去された構造である、ことを特徴とする半導体装置である。

このように構成された半導体装置においては、シリコン層とメタル層の界面にシリコン層の自然酸化膜が除去されていることから、シリコン層とメタル層の間に安定なショットキー接合が形成される。

本発明の選択的な態様の１つは、シリコン層は、結晶粒径が数十ｎｍ〜数百ｎｍのポリシリコンで構成されている、ことを特徴とする半導体装置である。

このように構成された半導体装置においては、シリコン層を構成するポリシリコンの結晶粒径が小粒径で揃っているため、半導体装置のチャネル層を構成するシリコン層における電界効果移動度が向上し、半導体装置の電流駆動能力が向上する。これにより、例えば、画素駆動にＴＦＴを用いる場合に、特にＯＬＥＤ（有機ＥＬ）駆動の場合、画素当たりのＴＦＴ使用数を少なくすることが可能であり、製品コストを低減することができる。

本発明の選択的な態様の１つは、シリコン層は、ネオン（Ｎｅ）スパッタリングで形成されたアモルファスシリコンをレーザーアニールで結晶化したポリシリコンで形成されている、ことを特徴とする半導体装置である。

このように構成された半導体装置においては、アモルファスシリコンをレーザーアニールしてポリシリコンに多結晶化する際に、スパッタリングガスであるネオンが放出されやすく、シリコン層内にスパッタリングガスが残存しにくいため、シリコン層の表面形状が平坦・平滑に形成される。これにより、シリコン層とメタル層の界面形状が平坦・平滑に形成されることになり、シリコン層とメタル層の間に安定なショットキー接合が形成される。

本発明の選択的な態様の１つは、メタル層は、自然酸化膜が除去されたシリコン層の表面上に設けられた真空蒸着層である、ことを特徴とする半導体装置である。

このように構成された半導体装置においては、自然酸化膜が除去されたシリコン層の表面上に、真空蒸着で形成されたメタル層が設けられているため、メタル層の形成によりシリコン層の表面形状が荒れにくく、シリコン層とメタル層の界面形状が平坦・平滑に形成されることになり、シリコン層とメタル層の間に安定なショットキー接合が形成される。

本発明の選択的な態様の１つは、
メタル層の仕事関数と、シリコン層の電子親和力に当該シリコン層の導電帯と価電子帯の間のバンドギャップと、の差が、略０．３［ｅＶ］より小さい、ことを特徴とする半導体装置である。

このように構成された半導体装置においては、メタル層の仕事関数と、シリコン層の電子親和力に当該シリコン層の導電帯と価電子帯の間のバンドギャップと、の差が、略０．３［ｅＶ］より小さいため、シリコン層とメタル層の界面準位の影響が緩和し、シリコン層とメタル層の界面準位（シリコン層のダングリングボンドのエネルギー準位）が電子をトラップしにくくなる。これにより、シリコン層とメタル層の界面構造により形成されるエネルギー準位のうち、界面準位よりも仕事関数が大きく寄与する半導体装置となる。

本発明の他の態様の１つは、基材と、前記基材上に形成された真性半導体のシリコン層と、前記シリコン層上に離間して形成された一対のメタル層と、前記一対のメタル層の間の前記シリコン層上に、ゲート絶縁膜を介して形成されたゲート電極と、を備え、前記シリコン層と前記メタル層との間はショットキー接合であり、前記メタル層の仕事関数が４．５［ｅＶ］以上であり、前記メタル層をソース／ドレインとし、前記シリコン層、前記メタル層及び前記ゲート電極により薄膜トランジスタが構成された半導体装置を備え、前記薄膜トランジスタによって駆動される、ことを特徴とする電子機器である。

本発明の他の態様の１つは、基材と、前記基材上の第一領域に形成された真性半導体の第一シリコン層と、前記第一シリコン層上に離間して形成された一対の第一メタル層と、前記一対の第一メタル層の間の前記シリコン層上に、ゲート絶縁膜を介して形成された第一ゲート電極と、前記基材上の第二領域に形成された真性半導体の第二シリコン層と、前記第二シリコン層上に離間して形成された一対の第二メタル層と、前記一対の第二メタル層の間の前記シリコン層上に、ゲート絶縁膜を介して形成された第二ゲート電極と、を備え、前記第一シリコン層と前記第一メタル層とがショットキー接合されており、前記第一メタル層の仕事関数が４．５［ｅＶ］以上であり、前記第二シリコン層と前記第二メタル層とがショットキー接合されており、前記第二メタル層の仕事関数が４．５［ｅＶ］未満である、ことを特徴とする半導体装置である。

本発明の他の態様の１つは、基材と、前記基材上の第一領域に形成された真性半導体の第一シリコン層と、前記第一シリコン層上に離間して形成された一対の第一メタル層と、前記一対の第一メタル層の間の前記シリコン層上に、ゲート絶縁膜を介して形成された第一ゲート電極と、前記基材上の第二領域に形成された真性半導体の第二シリコン層と、前記第二シリコン層上に離間して形成された一対の第二メタル層と、前記一対の第二メタル層の間の前記シリコン層上に、ゲート絶縁膜を介して形成された第二ゲート電極と、前記基材上の第三領域に形成された真性半導体の第三シリコン層と、前記第三シリコン層上に離間して形成された第三メタル層及び第四メタル層と、を備え、前記第一シリコン層と前記第一メタル層とがショットキー接合されており、前記第一メタル層の仕事関数が４．５［ｅＶ］以上であり、前記第二シリコン層と前記第二メタル層とがショットキー接合されており、前記第二メタル層の仕事関数が４．５［ｅＶ］未満であり、前記第三シリコン層と前記第三メタル層とがショットキー接合されており、前記第三メタル層の仕事関数が４．５［ｅＶ］以上であり、前記第三シリコン層と前記第四メタル層とがショットキー接合されており、前記第四メタル層の仕事関数が４．５［ｅＶ］未満である、ことを特徴とする半導体装置である。

本発明の他の態様の１つは、基材上にアモルファスシリコンのシリコン層を積層する工程と、青色半導体レーザーアニールで前記シリコン層をポリシリコンに結晶化する工程と、金属の真空蒸着により、前記シリコン層の上に一対のメタル層を離間形成する工程と、前記一対のメタル層の間の前記シリコン層上に、ゲート絶縁膜を介してゲート電極を形成する工程と、を含み、前記シリコン層と前記メタル層との間はショットキー接合であり、前記メタル層の仕事関数が４．５［ｅＶ］以上である、ことを特徴とする半導体装置の製造方法である。

半導体装置の製造方法の選択的な態様の１つは、シリコン層は、真性シリコンのネオン（Ｎｅ）スパッタリングによりアモルファスシリコンとして基材上に積層される、ことを特徴とする。

半導体装置の製造方法の選択的な態様の１つは、メタル層の形成前に、ポリシリコンに結晶化されたシリコン層の表面の自然酸化膜を除去する工程を更に含む、ことを特徴とする。

半導体装置の製造方法の選択的な態様の１つは、メタル層の形成後に、シリコン層を水素化する工程を更に含む、ことを特徴とする。

半導体装置の製造方法の選択的な態様の１つは、シリコン層の上にメタル層を形成する工程の後の工程を２５０℃以下で行う、ことを特徴とする。

以上説明した半導体装置は、他の機器に組み込まれた状態で実施されたり他の方法とともに実施されたりする等の各種の態様を含む。また、本発明は、上述した半導体装置を備えたシステム、上述した半導体装置の製造方法の各工程に対応する機能をコンピュータに実現させる半導体製造プログラム、当該半導体製造プログラムを記録したコンピュータ読み取り可能な記録媒体、等としても実現可能である。

本発明によれば、シンプルな電極構造のＰ型のＬＴＰＳ ＴＦＴを搭載した半導体装置、当該半導体装置の製造方法、及び、当該半導体装置を搭載した電子機器を実現することができる。

第１の実施形態に係る半導体装置の断面構成の概略を示す図である。 半導体装置の各種エネルギー準位を説明する図である。 本願の発明者が実際に作製したＰ型のＴＦＴの動作試験結果を示すグラフである。 第２の実施形態に係る半導体装置の断面構成の概略を示す図である。 第３の実施形態に係る半導体装置の断面構成の概略を示す図である。 第４の実施形態に係る半導体装置の製造方法を説明する図である。 第４の実施形態に係る半導体装置の製造方法を説明する図である。 第４の実施形態に係る半導体装置の製造方法を説明する図である。 第４の実施形態に係る半導体装置の製造方法を説明する図である。

以下、下記の順序に従って本発明を説明する。
（１）第１の実施形態：
（２）第２の実施形態：
（３）第３の実施形態：
（４）第４の実施形態：

（１）第１の実施形態：
図１は、本実施形態に係る半導体装置１００の断面構成の概略を示す図である。本実施形態に係る半導体装置１００は、薄膜トランジスタ（ＴＦＴ）の構成を有し、シリコン層をチャネル層とし、当該チャネル層の真性シリコン（ｉ−Ｓｉ）にショットキー接合するメタル層がソース／ドレインを構成するＰチャネルポリシリコンＴＦＴである。

半導体装置１００は、基材１０と、基材１０上に形成された真性半導体のシリコン層３０と、シリコン層３０上に離間して形成された一対のメタル層５０，５０と、一対のメタル層５０，５０の間のシリコン層３０上に、ゲート絶縁膜６０を介して形成されたゲート電極７１と、を備える。基材１０とシリコン層３０の間にはバッファー層２０が設けられている。バッファー層２０としては、例えば、窒化シリコン（ＳｉＮ）膜及び／又は二酸化シリコン（ＳｉＯ_２）膜で構成される。

基材１０としては、１００℃〜５００℃程度の耐熱性を有する材料で作製されたものであれば様々なものを採用可能である。具体的な一例としては、ガラスパネルや、１００℃〜５００℃程度の耐熱性を有するプラスチック（ポリイミド、ポリエチレンナフタレート、ポリエーテルスルフォン、ポリカーボネート等）が挙げられる。

シリコン層３０は、真性半導体である真性シリコン（ｉ−Ｓｉ）のポリシリコンで形成されている。シリコン層３０のポリシリコンは、基材１０上のバッファー層２０上に積層されたアモルファスシリコンをレーザーアニールによって結晶化して形成されたものである。シリコン層３０の表面（基材１０に対面しない側）は、自然酸化膜がエッチング等により除去された上でメタル層５０，５０が積層されており、特にメタル層５０，５０が積層されたメタル層５０，５０との接合部について自然酸化膜が除去されている。

シリコン層３０の表面の面粗度は、例えば算術平均粗さで１ｎｍ〜１０ｎｍ程度であり、特に、メタル層５０，５０が積層された部位の面粗度を算術平均粗さで１ｎｍ〜１０ｎｍ程度かそれ以下、としてある。

上述したレーザーアニールを青色半導体レーザーアニール（ＢＬＤＡ）で行うことにより、シリコン層３０を構成するポリシリコンを数十ｎｍ〜数百ｎｍの小粒径に結晶粒径に制御することができる。すなわち、半導体装置１００としてのＴＦＴを構成するシリコン層３０のポリシリコンの結晶粒径を万遍なく小粒径化できる。これにより、多数のＴＦＴを生産する際にＴＦＴの特性均一性が向上し、歩留まりが向上し、生産コストが低減する。

また、上述したレーザーアニールをＢＬＤＡで行うことにより、エキシマレーザーアニール（ＥＬＡ）でレーザーアニールを行う場合に比べて、シリコン層３０を構成するポリシリコンの結晶粒の結晶性が高品質化する。すなわち、半導体装置１００のチャネル層を構成するシリコン層３０における電界効果移動度が向上し、半導体装置１００の電流駆動能力が向上する。これにより、例えば、画素駆動にＴＦＴを用いる場合に、特にＯＬＥＤ駆動で、画素当たりのＴＦＴ使用数を少なくすることが可能であり、製品コストを低減することができる。

また、上述したレーザーアニールをＢＬＤＡで行うことにより、シリコン層３０の表面形状が平坦・平滑に形成される（面粗度が向上する）。これにより、メタル層５０，５０との接合界面がショットキーバリアの形成に理想的な状態に近づき、シリコン層３０とメタル層５０，５０の界面準位の影響が緩和される。すなわち、メタル層５０，５０の仕事関数と、シリコン層３０の電子親和力に当該シリコン層３０の導電帯と価電子帯の間のバンドギャップと、の差が、略０．３［ｅＶ］より小さくなり、メタル層５０，５０の仕事関数の効果が顕在化し、シリコン層３０の上に積層されるメタル層５０，５０との間に良好なショットキー接合が形成される。

更に、上述したレーザーアニールにＢＬＤＡを採用することにより、ＥＬＡを採用した場合に比べて製造装置のコストや装置のメンテナンスコストも低減できる。

より具体的なシリコン層３０の形成方法として、ネオン（Ｎｅ）スパッタリングで形成されたアモルファスシリコンをレーザーアニールにより結晶化して形成されたポリシリコンが例示される。ネオンの原子半径がアルゴンに比べて小さいことから、ネオン（Ｎｅ）スパッタリングで形成したアモルファスシリコンを結晶化したポリシリコンにおいては、面荒れが抑制される（面粗度が向上する）。また、ＢＬＤＡ加熱時に、ＮｅはＡｒよりより低温でスムースに膜からの放出が期待されるため、シリコン層３０の表面形状に凹凸が形成されず平坦・平滑になりやすい。結果として、結晶内部には、スパッタリングガス（Ｎｅ）が残存しにくい。

メタル層５０，５０は、仕事関数が４．５［ｅＶ］以上の金属で形成されている。仕事関数が４．５［ｅＶ］以上の金属の代表的なものとしては、金（Ａｕ）や白金（Ｐｔ）が例示される。金（Ａｕ）の仕事関数は５．１［ｅＶ］、白金（Ｐｔ）の仕事関数は５．６５［ｅＶ］である。図２は、半導体装置１００の各種エネルギー準位を説明する図である。

図２には、真性シリコン（ｉ−Ｓｉ）の伝導帯のエネルギー準位Ｅ_Ｃ、価電子帯のエネルギー準位Ｅ_Ｖ、及び、フェルミ準位Ｅ_Ｆを示しつつ、メタル層５０，５０を構成する金属の一例として金（Ａｕ）のエネルギー準位Ｅ_Ａｕを示してある。真空準位と伝導帯のエネルギー準位Ｅ_Ｃとの差分が、真性シリコン（ｉ−Ｓｉ）の電子親和力（４．０５［ｅＶ］）、真空準位と金（Ａｕ）のエネルギー準位Ｅ_Ａｕとの差分が、金（Ａｕ）の仕事関数（５．１［ｅＶ］）である。なお、後述する第２の実施形態で説明するメタル層１５０，１５０を構成する金属の一例としてチタン（Ｔｉ）のエネルギー準位Ｅ_Ｔｉも併記してある。

同図から分かるように、メタル層５０，５０を構成する金（Ａｕ）のエネルギー準位Ｅ_Ａｕは、真性シリコン（ｉ−Ｓｉ）のフェルミ準位Ｅ_Ｆと価電子帯のエネルギー準位Ｅ_Ｖとの間に位置している。このように、仕事関数が真性シリコン（ｉ−Ｓｉ）のフェルミ準位Ｅ_Ｆよりも高い金属材料をソース／ドレインに用いることで価電子帯からのホール注入が可能となることは、本願の発明者が独自の発想に基づき、実際に仕事関数が真性シリコン（ｉ−Ｓｉ）のフェルミ準位Ｅ_Ｆよりも高い金（Ａｕ）をシリコン層３０上に積層したメタル層５０，５０を形成し、実験によりＰ型のＴＦＴとして動作することを証明したものである。

図３は、本願の発明者が実際に作製したＰ型のＴＦＴの動作試験結果を示すグラフである。

図３に示すように、メタル層５０，５０は、表面変化を抑制する水素化処理を行うことで性能が向上する。水素化処理は、例えば、窒素（Ｎ_２）に対して４％程度の水素（Ｈ）を加えた雰囲気下で４００℃以下の熱処理で行う手法、プラズマＣＶＤ装置やスパッタ装置等を用いた水素プラズマアニール処理（プラズマ発生用ガスは、Ｈ_２又はＨ_２／Ｎ_２）で行う手法、等がある。この低温での水素化処理を行うことにより、メタル層５０，５０を構成する金（Ａｕ）と真性シリコン（ｉ−Ｓｉ）とのシリサイド反応が抑制される。これにより、後述するメタル層５０，５０とシリコン層３０との間のショットキー接合が安定する。

メタル層５０，５０は、自然酸化膜が除去されたシリコン層３０の表面に積層されており、シリコン層３０の表面形状を荒らさない（維持する）ように積層形成されている。シリコン層３０の表面形状を荒らさない積層の方法としては、例えば、真空蒸着、電子ビーム蒸着、低電力プラズマによるスパッタ法などがある。

シリコン層３０とメタル層５０，５０の間はショットキー接合であり、しかも、メタル層５０，５０の仕事関数が、真性シリコン（ｉ−Ｓｉ）のフェルミ準位Ｅ_Ｆよりも真性シリコン（ｉ−Ｓｉ）の価電子帯のエネルギー準位Ｅ_Ｖに近くなるため、シリコンと接続したときのホールに対するショットキーバリアが小さくなる。これにより、メタル層からチャネルシリコンの価電子帯へのホール注入が可能となる。

また、シリコン層３０表面の面粗度が１ｎｍ〜１５ｎｍ程度であること、自然酸化膜が除去されたシリコン層３０表面の上にメタル層５０，５０を製膜していること、水素化によりシリコン層３０とメタル層５０，５０のシリサイド化が抑制されていることにより、シリコン層３０とメタル層５０，５０の間のショットキー接合が安定する。このため、シリコン層３０とメタル層５０，５０の接合により形成される界面準位が、メタル層５０，５０の仕事関数よりも低くなる。

ゲート電極７１及びソース／ドレイン電極７０，７０は、金属または合金（シリサイドなど）を用いて形成できる。ゲート電極７１及びソース／ドレイン電極７０，７０は、同じ材料で形成してもよく、具体的には、通常、配線層に使用されるアルミニウム（Ａｌ）を使用することができる。ゲート電極７１及びソース／ドレイン電極７０，７０を同じ材料で形成する場合、これらを同じ工程で同時形成することができる。スパッタ法などによりゲート絶縁膜６０は、二酸化シリコン（ＳｉＯ_２）や窒化シリコン（ＳｉＮ）を用いて形成できる。

（２）第２の実施形態：
図４は、本実施形態に係る半導体装置３００の断面構成の概略を示す図である。

本実施形態に係る半導体装置２００は、第一領域に形成されたＰ型のＴＦＴと第二領域に形成されたＮ型のＴＦＴとにより構成される相補型ＴＦＴの構成を有し、上述した第１の実施形態に係るｐチャネルポリシリコンＴＦＴとしての半導体装置１００と、シリコン層をチャネル層とし、当該チャネル層の真性シリコン（ｉ−Ｓｉ）にショットキー接合するメタル層がソース／ドレインを構成するＮチャネルポリシリコンＴＦＴとしての半導体装置２００と、を同じ基材１０上に形成した構成である。

すなわち、半導体装置１００は、基材１０と、基材１０上に形成された真性半導体のシリコン層３０（第一シリコン層）と、シリコン層３０上に離間して形成された一対のメタル層５０，５０（第一メタル層）と、一対のメタル層５０，５０の間のシリコン層３０上に、ゲート絶縁膜６０を介して形成されたゲート電極７１（第一ゲート電極）と、を備える。基材１０とシリコン層３０の間にはバッファー層２０が設けられている。

一方、半導体装置２００は、基材１０と、基材１０上に形成された真性半導体のシリコン層１３０（第二シリコン層）と、シリコン層１３０上に離間して形成された一対のメタル層１５０，１５０（第二メタル層）と、一対のメタル層１５０，１５０の間のシリコン層１３０上に、ゲート絶縁膜１６０を介して形成されたゲート電極１７１（第二ゲート電極）と、を備える。基材１０とシリコン層１３０の間には、半導体装置１００のバッファー層２０と同じバッファー層２０が設けられている。

このように、半導体装置２００において、基材１０及びシリコン層３０、並びに、基材１０とシリコン層３０の間に形成されるバッファー層２０は、上述した第１の実施形態に係る半導体装置１００と同様の構成であるため詳細な説明は省略する。

シリコン層１３０は、真性半導体である真性シリコン（ｉ−Ｓｉ）のポリシリコンで形成されている。シリコン層１３０のポリシリコンは、シリコン層３０と同様に、基材１０上のバッファー層２０上に積層されたアモルファスシリコンをレーザーアニールによって結晶化して形成されたものである。シリコン層１３０の表面（基材１０に対面しない側）も、自然酸化膜がエッチング等により除去された上でメタル層１５０，１５０が積層されており、特にメタル層１５０，１５０が積層されたメタル層５０，５０との接合部について自然酸化膜が除去されている。また、シリコン層１３０についても、シリコン層３０と同様のＢＬＤＡ処理が為されている。また、シリコン層１３０についても、ネオンガススパッタリングで積層したアモルファスシリコンを用いて形成してもよい。

シリコン層１３０の表面の面粗度は、例えば算術平均粗さで１ｎｍ〜１０ｎｍ程度であり、特に、メタル層１５０，１５０が積層された部位の面粗度を算術平均粗さで１ｎｍ〜１０ｎｍ程度かそれ以下、としてある。

メタル層１５０，１５０は、仕事関数が４．５［ｅＶ］未満の金属で形成されている。仕事関数が４．５［ｅＶ］未満の金属の代表的なものとしては、チタン（Ｔｉ）や銀（Ａｇ）、錫（Ｓｎ）が例示される。チタン（Ｔｉ）の仕事関数は４．３３［ｅＶ］、銀（Ａｇ）の仕事関数は４．２６［ｅＶ］、錫（Ｓｎ）の仕事関数は４．４２［ｅＶ］である。

図２において、真空準位とチタン（Ｔｉ）のエネルギー準位Ｅ_Ｔｉとの差分が、チタン（Ｔｉ）の仕事関数（４．３３［ｅＶ］）である。

同図から分かるように、メタル層１５０，１５０を構成するチタン（Ｔｉ）のエネルギー準位Ｅ_Ｔｉは、真性シリコン（ｉ−Ｓｉ）のフェルミ準位Ｅ_Ｆと伝導帯のエネルギー準位Ｅ_Ｃとの間に位置している。このように、仕事関数が真性シリコン（ｉ−Ｓｉ）のフェルミ準位Ｅ_Ｆよりも低い金属材料をソース／ドレインに用いることで金属から伝導帯への電子注入が可能となる。なお、このようにして作製されたＮ型のＴＦＴの動作性能は、上述した背景技術に記載した特許文献１（本願の発明者の先行特許出願）に記載されている。

また、メタル層１５０，１５０についても、上述したメタル層５０，５０と同様の表面変化を抑制する水素化処理を行うことで性能が向上する。

また、メタル層１５０，１５０は、自然酸化膜が除去されたシリコン層１３０の表面に積層されており、シリコン層１３０の表面形状を荒らさない（維持する）ように積層形成されている。シリコン層１３０の表面形状を荒らさない積層の方法としては、例えば、真空蒸着、電子ビーム蒸着、低電力プラズマによりＳｉ表面の損傷を抑えたスパッタ法などがある。

シリコン層１３０とメタル層１５０，１５０の間はショットキー接合であり、しかも、メタル層１５０，１５０の仕事関数が、真性シリコン（ｉ−Ｓｉ）のフェルミ準位Ｅ_Ｆよりも真性シリコン（ｉ−Ｓｉ）の伝導帯のエネルギー準位Ｅ_Ｃに近くなるため、シリコンと接続したときの電子に対するショットキーバリアが小さくなる。これにより、メタル層からチャネルシリコンの伝導帯への電子注入が可能となる。

また、シリコン層１３０表面の面粗度が１ｎｍ〜１０ｎｍ程度であること、自然酸化膜が除去されたシリコン層１３０表面の上にメタル層１５０，１５０を製膜していること、水素化によりシリコン層１３０とメタル層１５０，１５０のシリサイド化が抑制されていることにより、シリコン層１３０とメタル層１５０，１５０の間のショットキー接合が安定する。このため、シリコン層１３０とメタル層１５０，１５０の接合により形成される界面準位による影響が緩和される。すなわち、メタル層１５０，１５０の仕事関数と、シリコン層１３０の電子親和力と、の差が、略０．３［ｅＶ］より小さくなる。

ゲート電極１７１及びソース／ドレイン電極１７０，１７０は、金属または合金を用いて形成できる。ソース／ドレイン電極１７０の一方と、ソース／ドレイン電極７０の一方は、金属または合金の配線１８０により電気的に接続される。ゲート電極７１、ソース／ドレイン電極７０，７０、ゲート電極１７１、ソース／ドレイン電極１７０，１７０及び配線１８０は、同じ材料で形成してもよく、具体的には、通常、配線層に使用されるアルミニウム（Ａｌ）を使用することができる。ゲート電極７１、ソース／ドレイン電極７０，７０、ゲート電極１７１、ソース／ドレイン電極１７０，１７０及び配線１８０を同じ材料で形成する場合、これらを同じ工程で同時形成することができる。ゲート絶縁膜１６０は、二酸化シリコン（ＳｉＯ_２）や窒化シリコン（ＳｉＮ）を用いて形成できる。

（３）第３の実施形態：
図５は、本実施形態に係る半導体装置５００の断面構成の概略を示す図である。本実施形態に係る半導体装置５００は、第一領域に形成されたＰ型のＴＦＴと第二領域に形成されたＮ型のＴＦＴとにより構成される相補型ＴＦＴに加えて第三領域に形成される薄膜光検出ダイオードを設けた構成であり、上述した第２の実施形態に係る相補型ＴＦＴとしての半導体装置３００と、薄膜状に形成したシリコン層にショットキー接合する２種類のメタル層がアノード／カソードをそれぞれ構成する薄膜光検出ダイオードとしての半導体装置４００と、を同じ基材１０上に形成した構成である。

すなわち、半導体装置１００は、基材１０と、基材１０上に形成された真性半導体のシリコン層３０と、シリコン層３０上に離間して形成された一対のメタル層５０，５０と、一対のメタル層５０，５０の間のシリコン層３０上に、ゲート絶縁膜６０を介して形成されたゲート電極７１と、を備える。基材１０とシリコン層３０の間にはバッファー層２０が設けられている。

一方、半導体装置２００は、基材１０と、基材１０上に形成された真性半導体のシリコン層１３０と、シリコン層１３０上に離間して形成された一対のメタル層１５０，１５０と、一対のメタル層１５０，１５０の間のシリコン層１３０上に、ゲート絶縁膜１６０を介して形成されたゲート電極１７１と、を備える。基材１０とシリコン層１３０の間には、半導体装置１００のバッファー層２０と同じバッファー層２０が設けられている。

他方、半導体装置４００は、基材１０と、基材１０上に形成された薄膜状の真性半導体のシリコン層２３０（第三シリコン層）と、シリコン層２３０上に離間して形成された一対のメタル層２５０，２５５（第三メタル層、第四メタル層）と、を備える。シリコン層２３０は、シリコン層３０，１３０と同じ材質、構造を有しており、メタル層２５０は半導体装置１００のメタル層５０と同じ金属材料で形成されており、メタル層２５５は半導体装置２００のメタル層１５０と同じ金属材料で形成されている。

メタル層２５０とシリコン層２３０の間の界面構造は、メタル層５０とシリコン層３０の間の界面構造と同様であり、メタル層２５５とシリコン層２３０の間の界面構造は、メタル層１５０とシリコン層１３０の間の界面構造と同様である。メタル層２５０には金属または合金を用いて形成されたアノード電極２７０が接続され、メタル層２５５には金属または合金を用いて形成されたカソード電極２７１が接続されている。

基材１０とシリコン層１３０の間には、半導体装置１００のバッファー層２０と同じバッファー層２０が設けられている。また、特に半導体装置４００の形成範囲において、基材１０とバッファー層２０との間に光反射性が良好な金属薄膜で形成された反射層２４０が設けられている。なお、図５には、相補型ＴＦＴの形成領域についても、基材１０とバッファー層２０との間に反射層２４０を共通して設けた状態を示してある。

このように、半導体装置５００において、相補型ＴＦＴとしての半導体装置３００は、反射層２４０を共通して設けた点を除くと上述した第２の実施形態に係る半導体装置３００と同様の構成であるため詳細な説明は省略する。

（４）第４の実施形態：
次に、図６〜図９を参照しつつ、上述した第３の実施形態に係る半導体装置５００の製造方法について説明する。なお、上述した第１の実施形態に係る半導体装置１００や第２の実施形態に係る半導体装置３００の構成は、第３の実施形態に係る半導体装置５００に含まれているため、その製造方法は別途に説明することはしないが、本実施形態の説明によって開示されるものである。

まず、基材１０を用意し、基材１０上に反射層２４０及びバッファー層２０を形成する（図６（ａ））。

反射層２４０は、例えば、蒸着等の手法で、光反射性が良好な金属薄膜を基材１０に積層して形成される。光反射性が良好な金属としては、チタン、モリブデン、クロム、タングステン、コバルト、ニッケル等がある。

バッファー層２０は、ＲＦスパッタやＣＶＤ等の手法で厚さ約５０ｎｍ程度の窒化シリコン層を基材１０上に形成し、その窒化シリコン層の上に、ＲＦスパッタやＣＶＤ等の手法で厚さ約１００ｎｍの二酸化シリコン層を積層して形成される。むろん、基材１０とシリコン層３０との間で各種パラメータ（結晶の格子定数、エネルギー準位、表面の物理的な凹凸の平坦等）について所望の緩衝機能を実現できれば、バッファー層２０の材質は特に制限されない。

次に、バッファー層２０の上にアモルファスシリコン層３０’を形成する（図６（ｂ））。アモルファスシリコン層３０’は、純度の高いシリコン単結晶のスパッタリングにより形成される。スパッタリングガスとしては、原子半径が比較的小さいネオン（Ｎｅ）ガスを用いることが好ましいが、アルゴン（Ａｒ）ガス等の原子半径の大きいスパッタリングガスを用いることもできる。アモルファスシリコン層３０’は、例えば約５０ｎｍの膜厚で形成する。なお、アモルファスシリコン層３０’の形成には、ＣＶＤ等の他の手法を用いても構わない。

次に、アモルファスシリコン層３０’をレーザーアニールによってポリシリコン層３０”に結晶化する（図６（ｃ））。本実施形態では、レーザーアニールとしてＢＬＤＡを用いて膜剥がれが生じない程度のレーザー出力でアニールを行う。スパッタ成膜されたアモルファスシリコンに膜剥がれが生じない程度のレーザー出力としては、スキャンスピードが５００ｍｍ／ｓ、ビームスポットが２．４×６００μｍの場合に６Ｗ以下程度である。ＢＬＤＡでアニールすることにより、ＥＬＡでアニールする場合に比べて面荒れが抑制される。なお、青色半導体レーザー装置は、エキシマレーザー装置に比べて安定性、寿命、サイズ、コスト、メンテナンス面で有利である。

アモルファスシリコン層３０’に含まれるスパッタリングガスは、レーザーアニールによってアモルファスシリコン層３０’が昇温すると放出される。ここで、アルゴンに比べて原子半径の小さいネオンは、アモルファスシリコン層３０’を昇温すると無理なくガスとして放出される。このため、高レーザー出力でレーザーアニールを行ってもポリシリコン層３０”が荒れにくく、アルゴンをスパッタリングガスとして用いた場合に比べて、ポリシリコン層３０”の結晶性が良好となる。また、アルゴンをスパッタリングガスとして用いた場合に比べて、ポリシリコン層３０”のシート抵抗値が向上する（低く抑えられる）。

このように、ネオンガスを用いたスパッタリングで形成したアモルファスシリコン層３０’をＢＬＤＡでレーザーアニールして形成したポリシリコン層３０”は、その表面の面粗度が非常に低く抑えられることとなり、例えば算術平均粗さで１ｎｍ〜１０ｎｍ程度である。

次に、ポリシリコン層３０”をエッチングして、半導体装置１００を構成するシリコン層３０、半導体装置２００を構成するシリコン層１３０、及び、半導体装置４００を構成するシリコン層２３０、を分離形成するパターニングを行う。具体的には、シリコン層３０，１３０，２３０として残す部位の上にそれぞれレジスト膜Ｒ１を形成し（図６（ｄ））、シリコン層３０，１３０，２３０以外のポリシリコン層３０”をエッチングにより除去する（図６（ｅ））。その後、レジスト膜Ｒ１を除去することで、基材１０上にシリコン層３０，１３０，２３０がそれぞれ形成された状態となる（図６（ｆ））。

次に、シリコン層３０，１３０，２３０（特に、次にメタル層１５０，１５０を形成するシリコン層１３０、メタル層２５５を形成するシリコン層２３０）の表面の自然酸化膜を除去する。この自然酸化膜の除去は、例えば、１０ｍｌのバッファードフッ酸（ＢＨＦ）と１０ｍｌの純水の混合液に１秒程度浸漬し、その後、純水に１分程度浸漬することで行う。

次に、シリコン層３０，１３０，２３０の上にチタンのメタル層１５０’を形成する（図７（ｇ））。このメタル層１５０’は、例えば、真空蒸着、電子ビーム蒸着、スパッタ製膜等で形成できる。特に、メタル層１５０’を真空蒸着で形成した真空蒸着層とした場合、他の成膜手法に比べてシリコン層３０，１３０，２３０の表面に与えるダメージが少なく、シリコン層３０，１３０，２３０の表面とメタル層１５０’の界面形状がより平坦・平滑に形成される。メタル層１５０’とシリコン層３０，１３０，２３０の表面との間の接合はショットキー接合であり、この接合界面の形状をより平坦・平滑にすることによってショットキーバリアの形成に理想的な界面形状に近い形状が実現される。

次に、水素化を行う。水素化は、シリコン層３０，１３０，２３０を形成した後の何れかのタイミングで行えばよく、本実施形態では、メタル層１５０’を形成した後のタイミングで行っている。水素化は、具体的には、例えば窒素で４％に希釈した水素ガスをフォーミングガスとして４００℃以下の熱処理を行うことで、シリコン中のダングリングボンドを水素終端する。これにより、メタル層１５０’を構成するチタンとシリコン層３０，１３０，２３０を構成するシリコンとのシリサイド反応が抑制され、各々安定のまま変化しなくなる。すなわち、メタル層１５０’とシリコン層３０，１３０，２３０の表面との間のショットキー接合が安定する。また、メタル層１５０’の積層以降のプロセスで行う熱工程を、４００℃以下（好ましくは３００℃以下）に制限することにより、メタル層１５０’の表面の変化（酸化や反応）が抑制される。

次に、メタル層１５０’をエッチングして、半導体装置２００を構成するメタル層１５０，１５０、半導体装置４００を構成するメタル層２５５、を互いに離間した状態に分離形成するパターニングを行う。具体的には、メタル層１５０，１５０，２５５として残す部位の上にそれぞれレジスト膜Ｒ２を形成し（図７（ｈ））、メタル層１５０，１５０，２５５以外のメタル層１５０”をエッチングにより除去する（図７（ｉ））。その後、レジスト膜Ｒ２を除去することで、シリコン層１３０上にメタル層１５０，１５０が、シリコン層２３０の上にメタル層２５５が、それぞれ形成された状態となる（図７（ｊ））。

次に、シリコン層３０，１３０，２３０（特に、次にメタル層５０，５０を形成するシリコン層３０、メタル層２５０を形成するシリコン層２３０）の表面の自然酸化膜を除去する。この自然酸化膜の除去は、例えば、１０ｍｌのバッファードフッ酸（ＢＨＦ）と１０ｍｌの純水の混合液に１秒程度浸漬し、その後、純水に１分程度浸漬することで行う。

次に、シリコン層３０，１３０，２３０及びメタル層１５０，１５０，２５５の上に金（Ａｕ）のメタル層５０’を形成する（図７（ｋ））。このメタル層５０’は、例えば、真空蒸着、電子ビーム蒸着、スパッタ製膜等で形成できる。特に、メタル層５０’を真空蒸着で形成した場合、他の成膜手法に比べてシリコン層３０，１３０，２３０の表面に与えるダメージが少なく、シリコン層３０，１３０，２３０の表面とメタル層５０’の界面形状がより平坦・平滑に形成される。メタル層５０’とシリコン層３０，１３０，２３０の表面との間の接合はショットキー接合であり、この接合界面の形状をより平坦・平滑にすることによってショットキーバリアの形成に理想的な界面形状に近い形状が実現される。

次に、再度の水素化を行う。具体的には、例えば窒素で４％に希釈した水素ガスをフォーミングガスとして２５０℃以下の熱処理を行うことで、シリコン中のダングリングボンドを水素終端する。これにより、メタル層５０’を構成するチタンとシリコン層３０，１３０，２３０を構成するシリコンとのシリサイド反応が抑制され、各々安定のまま変化しなくなる。すなわち、メタル層５０’とシリコン層３０，１３０，２３０の表面との間のショットキー接合が安定する。また、メタル層５０’の積層以降のプロセスで行う熱工程を、２５０℃以下に制限することにより、メタル層５０’の表面の変化（酸化や反応）が抑制される。

次に、メタル層５０’をエッチングして、半導体装置１００を構成するメタル層５０，５０、半導体装置４００を構成するメタル層２５０、を分離形成するパターニングを行う。具体的には、メタル層５０，５０，２５０として残す部位の上にそれぞれレジスト膜Ｒ３を形成し（図８（ｌ））、メタル層５０，５０，２５５以外のメタル層５０”をエッチングにより除去する（図８（ｍ））。その後、レジスト膜Ｒ３を除去することで、シリコン層３０上にメタル層５０，５０が、シリコン層２３０の上にメタル層２５０が、それぞれ形成された状態となる（図８（ｎ））。

次に、シリコン層３０，１３０，２３０（特に、次にゲート絶縁膜を形成するシリコン層３０，１３０）の表面の自然酸化膜を除去する。この自然酸化膜の除去は、例えば、１０ｍｌのバッファードフッ酸（ＢＨＦ）と１０ｍｌの純水の混合液に１秒程度浸漬し、その後、純水に１分程度浸漬することで行う。

次に、メタル層５０，５０，１５０，１５０，２５０，２５５の上から絶縁層を積層形成する（図８（ｏ））。絶縁層６０’は、ＲＦスパッタやＣＶＤ等の手法で厚さ約１００ｎｍ程度の二酸化シリコンを積層して形成される。

次に、絶縁層６０’をエッチングしてメタル層５０，５０，１５０，１５０，２５０，２５５まで貫通するコンタクトホールを形成する。具体的には、メタル層５０，５０，１５０，１５０，２５０，２５５へのコンタクトホールを形成する部位以外の上にレジスト膜Ｒ４を形成し（図８（ｐ））、レジスト膜Ｒ４が形成されない部位の絶縁層６０’を、メタル層５０，５０，１５０，１５０，２５０，２５５の表面が露出するまでエッチングする（図９（ｑ））。その後、レジスト膜Ｒ４を除去することで、絶縁層６０’にメタル層５０，５０，１５０，１５０，２５０，２５５まで貫通するコンタクトホールが形成された状態となる（図９（ｒ））。これにより、ゲート絶縁膜６０，１６０が形成され、各半導体装置の電極や配線以外の表面を覆う絶縁膜が形成される。

次に、ソース／ドレイン電極７０，７０、ソース／ドレイン電極１７０，１７０、及び、配線１８０を形成する。具体的には、真空蒸着、電子ビーム蒸着、スパッタ製膜等により、絶縁層６０’の表面に配線となる金属又は合金材料７０’を積層しつつ、コンタクトホールにも電極となる同じ金属又は合金材料を充填する（図９（ｓ））。積層、充填する金属材料としては、例えば、アルミニウム（Ａｌ）がある。その後、ソース／ドレイン電極７０，７０、ソース／ドレイン電極１７０，１７０、及び、配線１８０として残す部位以外の上にレジスト膜Ｒ５を形成し（図９（ｔ））、ソース／ドレイン電極７０，７０、ソース／ドレイン電極１７０，１７０、及び、配線１８０以外の金属材料をエッチングにより除去する（図９（ｕ））。その後、レジスト膜Ｒ５を除去することで、ソース／ドレイン電極７０，７０、ゲート電極７１、ソース／ドレイン電極１７０，１７０、ゲート電極１７１、アノード電極２７０、カソード電極２７１、及び、配線１８０が各半導体装置１００，２００，４００に形成された状態となる（図９（ｖ））。

以上説明した製造方法によれば、上述した第３の実施形態に係る半導体装置５００を製造することができる。

なお、本発明は上述した各実施形態に限られず、上述した各実施形態の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した各実施形態の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、等も含まれる。また，本発明の技術的範囲は上述した実施形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。

１０…基材、２０…バッファー層、３０…シリコン層、３０’…アモルファスシリコン層、３０”…ポリシリコン層、５０…メタル層、５０’…メタル層、６０…ゲート絶縁膜、６０’…絶縁層、７０…ドレイン電極、７０’…金属又は合金材料、７１…ゲート電極、１００…半導体装置、１３０…シリコン層、１５０…メタル層、１５０’…メタル層、１６０…ゲート絶縁膜、１７０…ドレイン電極、１７１…ゲート電極、１８０…配線、２００…半導体装置、２３０…シリコン層、２４０…反射層、２５０…メタル層、２５５…メタル層、２７０…アノード電極、２７１…カソード電極、３００…半導体装置、４００…半導体装置、５００…半導体装置、Ｒ１…レジスト膜、Ｒ２…レジスト膜、Ｒ３…レジスト膜、Ｒ４…レジスト膜、Ｒ５…レジスト膜

Claims (16)

1. 基材と、
   前記基材上に形成された真性半導体のシリコン層と、
   前記シリコン層上に離間して形成された一対のメタル層と、
   前記一対のメタル層の間の前記シリコン層上に、ゲート絶縁膜を介して形成されたゲート電極と、を備え、
   前記シリコン層と前記メタル層との間はショットキー接合であり、
   前記メタル層の仕事関数が４．５［ｅＶ］以上である、
   ことを特徴とする半導体装置。
2. メタル層は、金（Ａｕ）層である、
   ことを特徴とする請求項１に記載の半導体装置。
3. シリコン層の表面の面粗度は、算術平均粗さで１ｎｍ〜１０ｎｍ程度である、
   ことを特徴とする請求項１又は請求項２に記載の半導体装置。
4. シリコン層とメタル層との接合部において、シリコン層は自然酸化膜が除去された構造である、
   ことを特徴とする請求項１〜請求項３の何れか１項に記載の半導体装置。
5. シリコン層は、結晶粒径が数十ｎｍ〜数百ｎｍのポリシリコンで構成されている、
   ことを特徴とする請求項４に記載の半導体装置。
6. シリコン層は、ネオン（Ｎｅ）スパッタリングで形成されたアモルファスシリコンをレーザーアニールで結晶化したポリシリコンで形成されている、
   ことを特徴とする請求項５に記載の半導体装置。
7. メタル層は、自然酸化膜が除去されたシリコン層の表面上に設けられた真空蒸着層である、
   ことを特徴とする請求項６に記載の半導体装置。
8. メタル層の仕事関数と、シリコン層の電子親和力に当該シリコン層の導電帯と価電子帯の間のバンドギャップと、の差が、略０．３［ｅＶ］より小さい、
   ことを特徴とする請求項７に記載の半導体装置。
9. 基材と、
   前記基材上に形成された真性半導体のシリコン層と、
   前記シリコン層上に離間して形成された一対のメタル層と、
   前記一対のメタル層の間の前記シリコン層上に、ゲート絶縁膜を介して形成されたゲート電極と、を備え、
   前記シリコン層と前記メタル層との間はショットキー接合であり、
   前記メタル層の仕事関数が４．５［ｅＶ］以上であり、
   前記メタル層をソース／ドレインとし、前記シリコン層、前記メタル層及び前記ゲート電極により薄膜トランジスタが構成された半導体装置を備え、
   前記薄膜トランジスタによって駆動される、
   ことを特徴とする電子機器。
10. 基材と、
    前記基材上の第一領域に形成された真性半導体の第一シリコン層と、
    前記第一シリコン層上に離間して形成された一対の第一メタル層と、前記一対の第一メタル層の間の前記シリコン層上に、ゲート絶縁膜を介して形成された第一ゲート電極と、
    前記基材上の第二領域に形成された真性半導体の第二シリコン層と、
    前記第二シリコン層上に離間して形成された一対の第二メタル層と、前記一対の第二メタル層の間の前記シリコン層上に、ゲート絶縁膜を介して形成された第二ゲート電極と、
    を備え、
    前記第一シリコン層と前記第一メタル層とがショットキー接合されており、
    前記第一メタル層の仕事関数が４．５［ｅＶ］以上であり、
    前記第二シリコン層と前記第二メタル層とがショットキー接合されており、
    前記第二メタル層の仕事関数が４．５［ｅＶ］未満である、
    ことを特徴とする半導体装置。
11. 基材と、
    前記基材上の第一領域に形成された真性半導体の第一シリコン層と、
    前記第一シリコン層上に離間して形成された一対の第一メタル層と、
    前記一対の第一メタル層の間の前記シリコン層上に、ゲート絶縁膜を介して形成された第一ゲート電極と、
    前記基材上の第二領域に形成された真性半導体の第二シリコン層と、
    前記第二シリコン層上に離間して形成された一対の第二メタル層と、
    前記一対の第二メタル層の間の前記シリコン層上に、ゲート絶縁膜を介して形成された第二ゲート電極と、
    前記基材上の第三領域に形成された真性半導体の第三シリコン層と、
    前記第三シリコン層上に離間して形成された第三メタル層及び第四メタル層と、
    を備え、
    前記第一シリコン層と前記第一メタル層とがショットキー接合されており、
    前記第一メタル層の仕事関数が４．５［ｅＶ］以上であり、
    前記第二シリコン層と前記第二メタル層とがショットキー接合されており、
    前記第二メタル層の仕事関数が４．５［ｅＶ］未満であり、
    前記第三シリコン層と前記第三メタル層とがショットキー接合されており、
    前記第三メタル層の仕事関数が４．５［ｅＶ］以上であり、
    前記第三シリコン層と前記第四メタル層とがショットキー接合されており、
    前記第四メタル層の仕事関数が４．５［ｅＶ］未満である、
    ことを特徴とする半導体装置。
12. 基材上にアモルファスシリコンのシリコン層を積層する工程と、
    青色半導体レーザーアニールで前記シリコン層をポリシリコンに結晶化する工程と、
    金属の真空蒸着により、前記シリコン層の上に一対のメタル層を離間形成する工程と、
    前記一対のメタル層の間の前記シリコン層上に、ゲート絶縁膜を介してゲート電極を形成する工程と、を含み、
    前記シリコン層と前記メタル層との間はショットキー接合であり、
    前記メタル層の仕事関数が４．５［ｅＶ］以上である、
    ことを特徴とする半導体装置の製造方法。
13. シリコン層は、真性シリコン（ｉ−Ｓｉ）のネオン（Ｎｅ）スパッタリングによりアモルファスシリコンとして基材上に積層される、
    ことを特徴とする請求項１２に記載の半導体装置の製造方法。
14. メタル層の形成前に、ポリシリコンに結晶化されたシリコン層の表面の自然酸化膜を除去する工程を更に含む、
    ことを特徴とする請求項１２又は請求項１３に記載の半導体装置の製造方法。
15. メタル層の形成後に、シリコン層を水素化する工程を更に含む、
    ことを特徴とする請求項１２〜請求項１４の何れか１項に記載の半導体装置の製造方法。
16. シリコン層の上にメタル層を形成する工程の後の工程を２５０℃以下で行う、
    ことを特徴とする請求項１２〜請求項１５の何れか１項に記載の半導体装置の製造方法。