JPH08116060A - 電界効果トランジスタ - Google Patents

電界効果トランジスタ

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JPH08116060A
JPH08116060A JP6252520A JP25252094A JPH08116060A JP H08116060 A JPH08116060 A JP H08116060A JP 6252520 A JP6252520 A JP 6252520A JP 25252094 A JP25252094 A JP 25252094A JP H08116060 A JPH08116060 A JP H08116060A
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  • Thin Film Transistor (AREA)
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Abstract

(57)【要約】 【目的】 本発明はソース電極およびドレイン電極と半
導体部との間で良好なコンタクトを取れるようにできる
とともに、ソース電極とドレイン電極の材料選択のみで
ｎチャネル型とｐチャネル型を基板上に容易に作成でき
る電解効果トランジスタの提供を目的とする。 【構成】 本発明は、基板４１上に、ソース電極４５と
ドレイン電極４６とこれらに対向されたゲート電極４２
とが形成されてなる電界効果トランジスタであって、前
記ソース電極４５とドレイン電極４６との間に半導体部
４４が介在され、ソース電極４５とドレイン電極４６と
ゲート電極４２とがいずれも絶縁膜４３を介して対向配
置されるとともに、前記半導体部４４のゲート電極側に
ゲート電極４２の電位により生成されるチャネルを生じ
させるチャネル生成部４４’が形成され、このチャネル
生成部４４’の端部が前記ドレイン電極４５およびソー
ス電極４６に直接接続されてなるものである。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はソース電極とドレイン電
極とゲート電極の間に設けられる半導体部に特別の構造
を採用した電界効果トランジスタに関する。
【０００２】
【従来の技術】図１６と図１７に、電界効果トランジス
タを応用した素子として知られる従来の液晶パネル駆動
用薄膜トランジスタアレイ基板の一構造例を示す。この
例の薄膜トランジスタ（ＴＦＴ）Ｔは、ｎチャンネル型
のａ-Ｓｉ：Ｈ（水素化アモルファスシリコン）ＴＦＴ
の一応用例であり、透明ガラス等からなる基板１の上面
にゲート電極２を形成し、このゲート電極２をゲート絶
縁膜３で覆い、このゲート絶縁膜３上にアイランド状の
半導体膜４をａ-Ｓｉ（ｉ）（イントリンシックアモル
ファスシリコン）で形成し、この半導体膜４の上に形成
したエッチングストッパ膜５を挟むようにａ-Ｓｉ（ｎ
+）（イオンをドープしたアモルファスシリコン）から
なるオーミックコンタクト膜６、７を形成し、それらの
間にエッチングストッパ膜５を設け、オーミックコンタ
クト膜６、７の上にエッチングストッパ膜５を挟むよう
にソース電極８とドレイン電極９を設けてスイッチ素子
としての薄膜トランジスタＴが構成されている。なお、
前記薄膜トランジスタアレイ基板において、基板１上に
はゲート絶縁膜３を介してマトリックス状にゲート配線
１５とソース配線１６が形成され、ゲート配線１５とソ
ース配線１６の各交差部分の内側にゲート配線１５の一
部から分岐されてゲート電極２が形成されるとともに、
ソース配線１６の一部から分岐されてソース電極８が形
成され、ドレイン電極９は液晶駆動用の画素電極１７に
接続されて構成されている。
【０００３】前記薄膜トランジスタを駆動するには、ゲ
ート電極２に電位を付加し電界を半導体能動膜４に作用
させることで半導体能動膜４の底部であってゲート電極
に近い部分にキャリアが移動する領域、即ち、チャネル
１０を生成させ、ソース電極８とドレイン電極９の間を
流れる電流量を前記ゲート電極２に印可する電位で制御
して駆動するようになっている。ここで本発明者らの研
究により、図１６に示す構造の薄膜トランジスタにおい
て、半導体能動膜４に生成されるチャネル１０は、半導
体能動膜１０の両端部まで達しているわけではなく、半
導体能動膜１０の端部側を除く中央側の部分、即ち、図
１６の鎖線で示す部分に生成されることが判明してい
る。従って、チャネル１０はソース電極８およびドレイ
ン電極９に直接接触しているわけではなく、結果的に
は、オーミックコンタクト膜６、７と、図中に示した導
通部１２（チャネル１０とオーミックコンタクト膜６、
７との間の半導体部の一部分）とを介してチャネル１０
とソース電極８およびドレイン電極９が導通していた。
【０００４】
【発明が解決しようとする課題】ところが、前記の導通
部１２は、半導体能動膜４がイントリンシックなアモル
ファスシリコンから形成されているために、抵抗が高
く、この部分の抵抗が薄膜トランジスタのＯＮ抵抗をほ
ぼ支配しているので、ＯＮ抵抗を低くして薄膜トランジ
スタの効率をより向上させるためには、前述のような導
通部１２を介した導通ではない、より抵抗の低い導通を
実現する必要があった。
【０００５】また、図１６に示す従来構造では、逆バイ
アス時のｐチャンネルによる導通を防ぐために、オーミ
ックコンタクト膜６、７を設けていたが、それによって
ソース電極８とドレイン電極９を加工した後、ソース電
極８とドレイン電極９の間の部分、即ち、チャネル１０
の上の部分の加工を行う必要が生じていた。即ち、成膜
法で種々の膜を順次積層し、膜の不要部分をエッチング
により除去して所定のパターンを形成するフォトリソ工
程を行うことでドレイン電極８やソース電極９あるいは
オーミックコンタクト膜４を形成する方法を採用して薄
膜トランジスタを製造する場合、ソース電極およびドレ
イン電極形成用の膜を形成した後にオーミックコンタク
ト膜形成用の膜を形成し、ソース電極およびドレイン電
極形成用の膜をエッチングして所定パターンのソース電
極８とソース電極９を形成した後、これらの間の部分の
下に残るオーミックコンタクト膜形成用の膜をエッチン
グする工程が必要になっていた。
【０００６】更に、このエッチング工程によってチャネ
ル上部の半導体能動膜４に何らかのダメージを与え、リ
ーク電流が流れやすくなるおそれがあるために、図１６
の従来構造ではエッチングストッパ膜５を設けることで
対処していたが、この構造ではこのエッチングストッパ
膜５を形成する工程が必要になり、その分のエッチング
工程も必要になるために、製造工程が複雑になり、歩留
まりが低下するおそれがあった。
【０００７】次に図１８は、ＣＭＯＳ型トランジスタの
一従来構造を示すが、この従来構造では、ｐチャネルト
ランジスタ１５とｎチャネルトランジスタ１６をｎ-型
の基板１７上に形成している構造であるので、絶縁膜１
７とアイソレーション用ガードリング（ｐ+）１８で両
トランジスタを分断した構造になっているのが通常であ
る。即ち、ｐチャネルトランジスタ１５において、２
０、２１は基板１７上に離間して形成されたソース電
極、ドレイン電極（いずれもｐ+）を示し、ソース電極
２０とドレイン電極２１の間の上方には絶縁膜２２に覆
われたゲート電極２３が形成され、ソース電極２０には
ソース配線２４がドレイン電極２１にはドレイン配線２
５がそれぞれ接続されている。また、ｎチャネルトラン
ジスタ１６においては、基板１７の上部側にｐウェル
（ｐ-）領域１９が形成され、その上部側に互いに左右
に離間してソース電極３０、ドレイン電極３１（いずれ
もｎ+）が形成され、ソース電極３０とドレイン電極３
１の間の上方に絶縁膜３２に覆われたゲート電極３３が
形成され、ソース電極３０にはソース配線３４がドレイ
ン電極３１にはドレイン配線３５がそれぞれ接続されて
いる。
【０００８】従って前記従来構造のトランジスタにおい
ては、ｎチャネルを構成するためには、ｐ-基板におい
てｎ+のソース電極・ドレイン電極を、ｐチャネルを構
成するためには、ｎ-基板でｐ+のソース電極・ドレイン
電極をそれぞれ形成していた。このため図１８に示す従
来構造のＣＭＯＳトランジスタを製造するには、ｎ-基
板１７を用いた場合に、ｎチャネルトランジスタを作る
ためのｐ-の領域（ｐウェル領域１９）を作り、ｎ-基板
１７とｐウェル領域１９を絶縁するためのガードリング
１８を形成した上でゲート電極を形成し、その後でｎチ
ャネルのソース・ドレイン電極にｐ+拡散層を別々に設
けなくてはならず、工程が複雑になる問題があった。
【０００９】また、ｎチャネルトランジスタ１６は、ｐ
ウェル領域１９の中にしか形成することができず、ま
た、ｐチャネルトランジスタは、ｎ-基板１７の中にし
か形成できないために、通常は、ｎチャネルとｐチャネ
ルのトランジスタをある程度まとめてレイアウトする方
法がとられているが、このためにレイアウトの自由度が
犠牲になっていた。更に図１８に示す構造においては、
ガードリング１８でｐウェル領域１９の周辺を囲む必要
があるために、上述のレイアウトの自由度が低下する問
題があるとともに、基板有効面積効率の低下を余儀なく
されていた。
【００１０】本発明は前記事情に鑑みてなされたもので
あり、ソース電極およびドレイン電極と半導体部との間
に従来必要であったイオンドープ半導体膜を無くするこ
とが自由にでき、この膜を無くしても良好なコンタクト
を取れるようにすることができるとともに、基板上に複
数の電界効果トランジスタを形成する場合に、ソース電
極とドレイン電極の材料選択のみでｎチャネル型とｐチ
ャネル型を容易に作成することができる電界効果トラン
ジスタを提供することを目的とする。
【００１１】
【課題を解決するための手段】請求項１記載の発明は前
記課題を解決するために、基板上に、ソース電極とドレ
イン電極とこれらに対向されたゲート電極とが形成され
てなる電界効果トランジスタの構造であって、前記ソー
ス電極とドレイン電極との間に半導体部を介在し、ソー
ス電極とドレイン電極とゲート電極とをいずれも絶縁膜
を介して対向配置するとともに、前記半導体部のゲート
電極側にゲート電極の電位により生成されるチャネルを
生じさせるチャネル生成部を形成し、このチャネル生成
部の端部を前記ドレイン電極およびソース電極に直接接
続することを課題解決の手段とした。
【００１２】請求項１記載の電界効果トランジスタの構
造において、ソース電極およびドレイン電極とチャネル
生成部との接合部分を、ショットキー障壁を有する絶縁
状態とすることが好ましい。次に、請求項１または２記
載の電界効果トランジスタにおいて、基板上に形成され
たゲート電極をゲート絶縁膜で覆い、このゲート絶縁膜
上に半導体部を形成し、この半導体部の両側に半導体部
の端部を覆ってソース電極とドレイン電極を形成するこ
とで液晶駆動用の電界効果トランジスタとすることがで
きる。また、請求項１または２記載の電界効果トランジ
スタにおいて、基板上部に形成された半導体部の上に絶
縁膜で覆われたゲート電極を設け、前記ゲート電極を覆
った絶縁膜の両側と半導体部の両側を挟んでソース電極
とドレイン電極を形成することでＭＯＳ型の電界効果ト
ランジスタとすることができる。
【００１３】次に、前記構成の電界効果トランジスタの
構造において、ドレイン電極とソース電極の構成材料と
して、半導体部を構成する半導体の仕事関数よりも小さ
な仕事関数を有する材料で構成することができ、ｎチャ
ネルとすることができる。その場合の具体的な材料とし
て、Ａｌ、Ｔｉ、Ｃｒ、Ｉｎ、Ｔａ、Ｃｓ、インジウム
錫酸化物、ＢａＯ、ＳｒＯのいずれか、あるいはこれら
が混合されたものを選択できる。更に、前記構成の電界
効果トランジスタの構造において、ドレイン電極とソー
ス電極の構成材料として、半導体部を構成する半導体の
仕事関数よりも大きな仕事関数を有する材料を用いるこ
とができ、ｐチャネルとすることができる。その場合の
具体的な材料としてＰｔ、Ａｕ、Ｗ、Ｎｉ、Ｍｏのいず
れかあるいはこれらが混合されたものを選択することが
できる。
【００１４】また、前記記載の電界効果トランジスタに
おいて、半導体部をイオンをドープした半導体膜を介す
ることなくソース電極とドレイン電極に直接接続するこ
とができる。更に、前記記載の電界効果トランジスタに
おいて、ソース電極からドレイン電極に至る方向に沿う
半導体部の幅を、この方向に沿うゲート電極の幅以下に
形成することができる。更にまた、前記記載の電界効果
トランジスタにおいて、ソース電極からドレイン電極に
至る方向に沿う半導体部の幅を、この方向に沿うゲート
電極の幅よりも大きく形成し、前記半導体部の幅と前記
ゲート電極の幅の差を、ゲート電極周囲の絶縁膜の厚さ
の２倍以内にすることができる。
【００１５】また、基板上に、前記構造の電界効果トラ
ンジスタを２つ以上形成し、それらの電界効果トランジ
スタのうち、少なくとも１つを請求項３記載の構造を有
するｎチャネルトランジスタとし、少なくとも１つを請
求項４記載の構造を有するｐチャネルトランジスタとす
ることができる。
【００１６】
【作用】電界効果トランジスタにおいてソース電極とド
レイン電極を半導体部で接続する構造の場合、ゲート電
極の電位に応じて半導体部にチャネルを生成する部分、
即ち、チャネル生成部をソース電極とドレイン電極に直
接接続した構造としたので、生成されたチャネルで確実
にソース電極とドレイン電極をコンタクトすることがで
き、従来構造よりも良好なコンタクトを実現できる。ま
た、ソース電極およびドレイン電極と半導体部の接合部
分をショットキー障壁を有する絶縁状態とするならば、
ｎチャネル構造に対する逆バイアス時のｐチャネル導通
がなくなるので、従来必要であったイオンドープ半導体
膜は不要になり、その分の成膜工程およびエッチング工
程を簡略化できる。
【００１７】次に、前記の構造を採用し、更に、ソース
電極とドレイン電極の構成材料として、半導体部を構成
する半導体の仕事関数よりも小さな仕事関数を有する材
料で構成することができ、その場合はｎチャネルとな
る。具体的な材料は、Ａｌ、Ｔｉ、Ｃｒ、Ｉｎ、Ｔａ、
Ｃｓ、インジウム錫酸化物、ＢａＯ、ＳｒＯのいずれか
を選択できる。更に、前記構造を採用し、ドレイン電極
とソース電極の構成材料として、半導体部を構成する半
導体の仕事関数よりも大きな仕事関数を有する材料を用
いることができ、その場合はｐチャネルとなる。具体的
な材料はＰｔ、Ａｕ、Ｗ、Ｎｉ、Ｍｏのいずれかを選択
することができる。
【００１８】次に前記の構造を採用することで、従来必
要とされていた、イオンドープ半導体膜が不要になり、
その分の成膜工程とエッチング工程を省略できる。ま
た、半導体部の幅がゲート電極の幅以下に形成される
か、ゲート電極より大きくても、その大きさが絶縁膜の
厚さの２倍を加えた値より小さければ、チャネルがソー
ス電極とドレイン電極に確実に接続するので、ソース電
極とドレイン電極が良好に導通する。
【００１９】また、基板上に前記構造の複数の電界効果
トランジスタを設ける場合、ソース電極とドレイン電極
の構成材料を前記の如く選択することで、ｎチャネルと
ｐチャネルを基板上に構成材料の選択次第で容易に作り
分けることができる。
【００２０】
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１は、本発明をアクティブマトリックス
タイプの薄膜トランジスタアレイ基板に適用した一実施
例を示すもので、この例の薄膜トランジスタアレイ基板
４０において、ガラス等の透明の基板４１の上にゲート
電極４２が形成され、このゲート電極４２と基板表面を
覆ってゲート絶縁膜４３が被覆され、ゲート電極４２上
のゲート絶縁膜の平坦部分上に半導体能動膜（半導体
部）４４が形成され、この半導体能動膜４４の図１にお
ける左右端部を覆うようにソース電極４５とドレイン電
極４６が左右に対向して形成されている。
【００２１】そして、この実施例においては、前記ソー
ス電極４５からドレイン電極４６に向かう方向に沿うゲ
ート絶縁膜４２の幅を図１に示すようにＬGと仮定し、
同じ方向に沿う半導体能動膜４４の幅をＬCHと仮定する
と、ゲート電極４２の幅ＬＧと半導体能動膜４４の幅Ｌ
ＣＨとの間にはＬG≧ＬCHの関係になるように各幅が設
定されている。また、半導体能動膜４４のゲート電極側
の部分は、チャネル生成部４４’とされ、このチャネル
生成部４４’はその両端部でソース電極４５とドレイン
電極４６に接続されている。前記チャネル生成部４４’
とは、ゲート電極４２に通電した際のゲート電極４２の
電位により半導体能動膜４４にキャリアの移動領域が生
成され、この移動領域がチャネルとなるが、このチャネ
ルを生成させるための部分を意味する。
【００２２】従って前記のようにＬG≧ＬCHの関係を満
足させるようにゲート電極４２と半導体能動膜４４の幅
を規定すると、ゲート電極４２の電位によりチャネルが
半導体能動膜４４の両端部まで確実に生成され、チャネ
ルがソース電極４５とドレイン電極４６に確実に接続す
るようになる。なお、半導体能動膜４４とソース電極４
５およびドレイン電極４６との接合部分は、ショットキ
ー障壁が生成されて絶縁された関係になるように後述す
る如き材料選択がなされている。
【００２３】これにより、チャネルとソース電極４５お
よびドレイン電極４６が確実にコンタクトできるように
なるので、図１６に示す従来構造では必要であったオー
ミックコンタクト膜６、７が不要になる。このオーミッ
クコンタクト膜６、７は、ｎチャネルトランジスタの場
合は、ｎ+層になり、高濃度の不純物をイオン注入して
形成される膜であるので、その製造工程を省略できる分
だけ製造工程の簡略化ができる。更に図１６に示す従来
構造においては、オーミックコンタクト膜６、７を形成
する際のエッチング等の影響を取り除くためにエッチン
グストッパ膜５が設けられていたが、この実施例の構造
ではオーミックコンタクト膜６、７が不要になるので、
同時にエッチングストッパ膜５も不要になる。従って前
記の構造を採用すると、図１６に示す従来構造に比べて
構造工程を大幅に削減して簡略化することができ、歩留
まりの向上並びに低コスト化を図ることができる。
【００２４】前記ゲート電極４２は、Ｃｒ、Ａｌ、Ｔａ
あるいはこれらの複合膜など、通常知られたゲート電極
用の導電材料からなる。前記ゲート絶縁膜４１は、Ｓｉ
Ｎxなどの通常知られた絶縁材料からなる。前記半導体
能動膜４４は、イントリンシックなａ-Ｓｉ：Ｈ（水素
化アモルファスシリコン）から構成されている。
【００２５】次に、薄膜トランジスタをｎチャネルとす
る場合に、ソース電極４５とドレイン電極４６の構成材
料として、半導体能動膜４４を構成するＳｉの仕事関数
よりも小さい仕事関数を有する導電材料、例えば、Ａ
ｌ、Ｔｉ、Ｃｒ、Ｉｎ、Ｔａ、ＩＴＯ,ＢａＯ,ＳｒＯな
どの酸化物導電材料、あるいは、Ｃｓなど、またはこれ
らを混合したものを用いることができる。また、薄膜ト
ランジスタをｐチャネルとする場合に、ソース電極４５
とドレイン電極４６の構成材料として、半導体能動膜４
４を構成するＳｉの仕事関数よりも大きい仕事関数を有
する導電材料、例えば、Ｐｔ、Ａｕ、Ｗ、Ｎｉ、Ｍｏな
どあるいはこれらが混合されたものを用いることができ
る。以上のような材料選択を行った場合に、半導体能動
膜４４とソース電極およびドレイン電極との間の接合状
態がショットキー障壁を有する絶縁された接合構造とな
る。
【００２６】前記構造の薄膜トランジスタにおいては、
ソース電極４５およびドレイン電極４６と、半導体能動
膜４４とがショットキー障壁をもった接合になっている
ので、ｎチャネルまたはｐチャネルのどちらか一方のチ
ャネルが形成された時のみソース電極４５とドレイン電
極４６が導通する。従ってｎ、ｐどちらのチャネルで導
通するかは、ショットキー接合により半導体能動膜４４
のバンドが上に曲がるか下に曲がるかで決まるので、ソ
ース電極４５およびドレイン電極４６に用いる導電材料
の仕事関数と半導体能動膜４４の仕事関数の大小関係で
決まることになる。従って上述したような導電材料を選
択することで、この実施例の構造の薄膜トランジスタは
ｐチャネルとｎチャネルを容易に選択することができ
る。
【００２７】図２は、本発明をアクティブマトリックス
タイプの薄膜トランジスタアレイ基板に適用した第２実
施例を示すもので、この例の薄膜トランジスタアレイ基
板５０において先の実施例の薄膜トランジスタアレイ基
板４０と同一の構成要素には同一の符号を付してそれら
の部分の説明を省略する。この実施例の薄膜トランジス
タアレイ基板５０が先の例の薄膜トランジスタアレイ基
板４０と異なるのは、半導体能動膜（半導体部）５４が
ゲート電極４２上のゲート絶縁膜４３の平坦部を超えて
左右に広がって形成され、チャネル生成部５４’がゲー
ト絶縁膜４３の平坦部を超えて左右に拡がり、ソース電
極４５とドレイン電極４６に接続されている点である。
ここで、ゲート電極４２の幅をＬGと仮定し、半導体能
動膜５４の幅をＬCHと仮定し、ゲート絶縁膜４３の厚さ
をｔと仮定すると、これらはＬCH≦ＬG＋２ｔの関係を
満足する大きさに形成されている必要がある。このよう
な大きさに形成するのは、ゲート電極４２の電位により
半導体能動膜５４に生じるチャネルの幅がゲート絶縁膜
４３の厚さと同程度になることによるもので、この程度
の幅の半導体能動膜５４であっても本発明の目的を充分
に達成することができるチャネルを生成させることがで
きる。
【００２８】図３は、本発明をアクティブマトリックス
タイプの薄膜トランジスタアレイ基板に適用した第３実
施例を示すもので、この例の薄膜トランジスタアレイ基
板６０において先の実施例の薄膜トランジスタアレイ基
板４０と同一の構成要素には同一の符号を付してそれら
の部分の説明を省略する。この実施例の薄膜トランジス
タアレイ基板６０が先の例の薄膜トランジスタアレイ基
板４０と異なるのは、半導体能動膜４４とソース電極４
５との間と、半導体能動膜４４とドレイン電極４６との
間にそれぞれａ-Ｓｉ（ｎ+）からなるオーミックコンタ
クト膜６１が形成されている点である。
【００２９】この例のように半導体能動膜４４のチャネ
ル生成部４４’でソース電極４５とドレイン電極４６に
コンタクトした上にオーミックコンタクト膜６１、６１
でコンタクトすると、従来の薄膜トランジスタの特性に
おいて、ＯＮ抵抗を律束していた導通部１２、１２を通
じた電流経路の他に、チャネル生成部４４’を介する直
接コンタクト部分が電流経路に加わるために、ＯＮ抵抗
を従来よりも大幅に減少させることができる。なお、そ
の他の効果は図１に示す第１実施例の構造と同等であ
る。
【００３０】図４は、本発明をアクティブマトリックス
タイプの薄膜トランジスタアレイ基板に適用した第４実
施例を示すもので、この例の薄膜トランジスタアレイ基
板７０において先の実施例の薄膜トランジスタアレイ基
板５０と同一の構成要素には同一の符号を付してそれら
の部分の説明を省略する。この実施例の薄膜トランジス
タアレイ基板７０が先の例の薄膜トランジスタアレイ基
板５０と異なるのは、半導体能動膜５４とソース電極４
５との間と、半導体能動膜４４とドレイン電極４６との
間にそれぞれａ-Ｓｉ（ｎ+）からなるオーミックコンタ
クト膜７１が形成されている点である。
【００３１】この例のように半導体能動膜５４のチャネ
ル生成部５４’でソース電極４５とドレイン電極４６に
コンタクトした上にオーミックコンタクト膜７１、７１
で更にコンタクトすると、図１６に示す従来の薄膜トラ
ンジスタの特性において、ＯＮ抵抗を律束していた導通
部１２、１２を通じた電流経路の他に、チャネル生成部
５４’を介する直接コンタクト部分が電流経路に加わる
ために、ＯＮ抵抗を従来よりも大幅に減少させることが
できる。なお、その他の効果は図２に示す第２実施例の
構造と同等である。
【００３２】図５は本発明をＭＯＳトランジスタに適用
した第５実施例を示すもので、この実施例においては、
高抵抗半導体基板８０の上面に突部状の半導体部８１が
形成され、この半導体部８１上に絶縁膜８２に囲まれた
ゲート電極８３が設けられ、ゲート電極８３の左右にゲ
ート電極８３をその周囲の絶縁膜８２を介して挟むよう
にソース電極８４とドレイン電極８５が形成されてい
る。なお、半導体部８１は、ソース電極８４とドレイン
電極８５により左右から挟みつけられていて、この半導
体部８１のゲート電極側の部分がチャネル生成部８１’
とされ、チャネル生成部８１’がソース電極８４とドレ
イン電極８５にコンタクトされている。
【００３３】この例の構造においては、ゲート電極８３
の幅と半導体部８１の幅が先に図２を基に説明した第２
実施例の構造と同等になっている。即ち、ゲート電極８
３の幅をＬ0Gと仮定し、半導体部８１の幅をＬ0CHと仮
定し、ゲート絶縁膜８３の厚さをｔ0と仮定すると、こ
れらはＬ0CH≦Ｌ0G＋２ｔ0の関係を満足する大きさに形
成されている。
【００３４】また、半導体部８１のチャネル生成部８
１’以外の部分と、ソース電極８４およびドレイン電極
８５とが接続する部分は、ショットキー障壁によって絶
縁されている。このショットキー障壁による絶縁性を良
くし、また、空乏層の電気容量を減らすためにも半導体
は高抵抗（低不純物濃度のもの）のものが好ましい。
【００３５】図６は、図５に示すＭＯＳトランジスタに
おいて、基板コンタクトを考慮した構造を有する第６実
施例を示すもので、基板８０の裏面側に低抵抗半導体層
８７と基板電極層８８を形成し、基板電極８８から基板
コンタクトをとることができる。なお、前記の例では高
抵抗半導体基板を用いてＭＯＳトランジスタを構成して
いるが、低抵抗半導体基板に高抵抗半導体層をエピタキ
シャル成膜したものを用い、この高抵抗半導体層にＭＯ
Ｓトランジスタを形成することもできる。
【００３６】次に図５に示す構造のＭＯＳトランジスタ
の製造方法について説明する。このＭＯＳトランジスタ
を製造するには、図７に示すように高抵抗のＳｉ基板９
０の表面を酸化してＳｉＯ2からなるゲート絶縁膜９１
を形成し、更にゲート電極形成用のポリＳｉ等からなる
電極層９２を成膜し、更にその上にＳｉＯ2からなる絶
縁膜９３を成膜する。次に、ゲート電極を形成したい部
分以外をリアクテイブイオンビームエッチング等の手段
でエッチングして図８に示すように除去しアイランド状
の電極部９４を形成する。
【００３７】次にスパッタあるいは蒸着等の手段により
図９に示すようにＳｉ3Ｎ4からなる絶縁膜９５を成膜す
る。ただしこの成膜の際に、電極部９４の側面にはＳｉ
3Ｎ4の絶縁膜９５を形成しないようにする。次いで前記
処理済みの基板９０を酸化する。この際にＳｉ3Ｎ4の絶
縁膜９５はそれ以上の酸化を阻止する働きがあるため
に、基板９０の内部側は酸化されず、露出した電極部９
４の側面のみが酸化されて図１１に示すようにゲート電
極９６とそれを囲む絶縁膜９７が形成される。そして、
この酸化の際に酸化膜の厚さを制御することにより前記
のＬ0CH≦Ｌ0G＋２ｔ0の関係を満足するようにする。
【００３８】次いでＳｉ3Ｎ4の絶縁膜９５を図１２に示
すように除去し、ゲート電極９６の周囲のＳｉＯ2から
なる絶縁膜をマスクとしてソース電極形成部分およびド
レイン電極形成部分のＳｉ基板９０をエッチングする。
この際のエッチング深さとしては、チャネルが形成され
るに充分なだけの深さがあれば良い。ここで、図１２
は、リアクティブイオンビームエッチングした場合の半
導体部９８の断面形状を示し、図１３はＫＯＨ水溶液を
用いてＳｉ基板９０を結晶軸異方性エッチングした場合
の半導体部９９の断面形状を示す。このようにエッチン
グの手法の違いにより半導体部の形状は多少異なるもの
となる。
【００３９】次に図１２に示す処理済みの基板９０に導
電膜を形成してパターニングすることにより図１４に示
すようにソース電極１０１とドレイン電極１０２を形成
することができ、チャネル生成部９８’を有する半導体
部９８を備えたＭＯＳトランジスタ１０３が完成する。
【００４０】図１５は、ＣＭＯＳ回路を構成した基板を
示すもので、この例の構造においては、基板９０’上に
図１５に示すような構造のＭＯＳトランジスタが２つ左
右に隣接して形成されている。ただし、これらのトラン
ジスタにおいて、ソース電極とドレイン電極の構成材料
を適宜変更することで例えば左側のトランジスタをｎチ
ャネル型、右側のトランジスタをｐチャネル型と作り分
けることが容易にできる。即ち、この例のトランジスタ
においては、先に第１実施例で説明した場合と同様に、
トランジスタをｎチャネルとする場合、ソース電極とド
レイン電極の構成材料として、半導体部を構成するＳｉ
の仕事関数よりも小さい仕事関数を有する導電材料、例
えば、Ａｌ、Ｔｉ、Ｃｒ、Ｉｎ、Ｔａ、ＩＴＯ,ＢａＯ,
ＳｒＯなどの酸化物導電材料、あるいは、Ｃｓなどを用
いることができるとともに、トランジスタをｐチャネル
とする場合、ソース電極とドレイン電極の構成材料とし
て、半導体部を構成するＳｉの仕事関数よりも大きい仕
事関数を有する導電材料、例えば、Ｐｔ、Ａｕ、Ｗ、Ｎ
ｉ、Ｍｏなどを用いることができる。
【００４１】従ってこのような図１５の左側のトランジ
スタのソース電極１０１およびドレイン電極１０２と、
図１５の右側のトランジスタのソース電極１０１’およ
びドレイン電極１０２’の材料選択のみを行えば、同一
の基板上に材料選択のみでｎチャネルのトランジスタと
ｐチャネルのトランジスタを有するＣＭＯＳトランジス
タを製造することができる。これらのソース電極１０１
あるいは１０１’とドレイン電極１０２あるいは１０
２’を作り分けるには、フォトリソ工程を繰り返し行
い、エッチングにより目的とする材料からなるソース電
極あるいはドレイン電極のみを選択的に残すようにして
形成すれば良い。これにより、図１８を基に説明した従
来例のようなｐウェルやガードリングを作成する必要が
無くなり、レイアウトの自由度が大幅に増大するととも
に、基板利用面積効率も向上する。
【００４２】また、以上の製造方法によれば、従来の方
法に比べ、オーミックコンタクト膜を形成するために不
純物を拡散する工程が不要になるので、製造工程の大幅
な簡略化を図ることができ、更に、イオン注入の大がか
りで高価な装置も不要になるので製造コストを削減でき
る効果がある。なお、前記の実施例において、ソース電
極およびドレイン電極を一層構造としたが、２層構造と
して、半導体部と接触する部分のみを良好なショットキ
ー障壁が形成される金属にすることも有効である。
【００４３】
【発明の効果】以上説明したように本発明においては、
電界効果トランジスタにおいてソース電極とドレイン電
極を半導体部で接続する構造の場合、ゲート電極の電位
に応じて半導体部にチャネルを生成する部分、即ち、チ
ャネル生成部をソース電極とドレイン電極に直接接続し
た構造としたので、ゲート電極の電位で半導体部に生成
されるチャネルで確実にソース電極とドレイン電極を直
接コンタクトすることができ、従来構造よりも良好なコ
ンタクトを実現できる。よって、従来構造よりもＯＮ抵
抗を低くすることができ、電界効果トランジスタとして
の効率を向上させることができる。
【００４４】また、ソース電極およびドレイン電極と半
導体部の接合部分をショットキー障壁を有する絶縁状態
とするならば、ｎチャネル構造に対する逆バイアス時の
ｐチャネル導通がなくなるので、従来必要であったイオ
ンドープ半導体膜は不要になり、イオンドープ半導体膜
を無くすることで、その分の成膜工程およびエッチング
工程を従来工程から無くすることができ、製造工程を簡
略化できる。
【００４５】次に、前記の構造を採用し、更に、ソース
電極とドレイン電極の構成材料として、半導体部を構成
する半導体の仕事関数よりも小さな仕事関数を有する材
料で構成することができ、その場合はｎチャネルトラン
ジスタとすることができる。その構造の具体的な構成材
料は、Ａｌ、Ｔｉ、Ｃｒ、Ｉｎ、Ｔａ、Ｃｓ、インジウ
ム錫酸化物、ＢａＯ、ＳｒＯのいずれかを選択できる。
更に、前記構造を採用し、ドレイン電極とソース電極の
構成材料として、半導体部を構成する半導体の仕事関数
よりも大きな仕事関数を有する材料を用いることがで
き、その場合はｐチャネルトランジスタとすることがで
きる。その構造の具体的な構成材料はＰｔ、Ａｕ、Ｗ、
Ｎｉ、Ｍｏのいずれかを選択することができる。
【００４６】また、半導体部の幅がゲート電極の幅以下
に形成されるか、ゲート電極より大きくても、その大き
さが絶縁膜の厚さの２倍を加えた値より小さければ、チ
ャネルをソース電極とドレイン電極に確実に接続できる
ので、ソース電極とドレイン電極が良好にコンタクトす
る。
【００４７】また、基板上に前記構造の複数の電界効果
トランジスタを設ける場合、ソース電極とドレイン電極
の構成材料を前記の如く選択することで、ｎチャネルと
ｐチャネルを基板上に構成材料の選択次第で容易に作り
分けることができる。その際に、従来のトランジスタに
おいては必要であった、ｐウェル領域は不要になり、異
なる種類のトランジスタの境界部分に設ける必要のあっ
たガードリングは不要になる。更に、従来構造では基板
のｐウェル領域にのみ製造可能であったｎチャネルトラ
ンジスタを本発明では基板の任意の位置に形成できるよ
うになるので、ｐチャネルトランジスタとｎチャネルト
ランジスタの基板上でのレイアウト選択が自由にできる
ようになるとともに、基板有効面積効率を向上させるこ
とができる。
【図面の簡単な説明】
【図１】本発明を薄膜トランジスタアレイ基板に適用し
た第１実施例を示す断面図である。
【図２】本発明を薄膜トランジスタアレイ基板に適用し
た第２実施例を示す断面図である。
【図３】本発明を薄膜トランジスタアレイ基板に適用し
た第３実施例を示す断面図である。
【図４】本発明を薄膜トランジスタアレイ基板に適用し
た第４実施例を示す断面図である。
【図５】本発明をＭＯＳトランジスタに適用した第５実
施例を示す断面図である。
【図６】本発明をＭＯＳトランジスタに適用した第６実
施例を示す断面図である。
【図７】ＭＯＳトランジスタを製造する方法を説明する
ためのもので、基板上に酸化層を積層した状態を示す断
面図である。
【図８】ＭＯＳトランジスタを製造する方法を説明する
ためのもので、酸化層をエッチングして除去しゲート電
極部を形成した状態を示す断面図である。
【図９】ＭＯＳトランジスタを製造する方法を説明する
ためのもので、基板上に絶縁膜を成膜した状態を示す断
面図である。
【図１０】ＭＯＳトランジスタを製造する方法を説明す
るためのもので、電極部の側面を酸化した状態を示す断
面図である。
【図１１】ＭＯＳトランジスタを製造する方法を説明す
るためのもので、基板上の絶縁膜を除去した状態を示す
断面図である。
【図１２】ＭＯＳトランジスタを製造する方法を説明す
るためのもので、電極部周囲の基板表面をイオンビーム
エッチングした状態を示す断面図である。
【図１３】ＭＯＳトランジスタを製造する方法を説明す
るためのもので、電極部周囲の基板表面をウエットエッ
チングした状態を示す断面図である。
【図１４】ＭＯＳトランジスタを製造する方法を説明す
るためのもので、完成したＭＯＳトランジスタを示す断
面図である。
【図１５】本発明に係るＣＭＯＳトランジスタの一構造
例を示す断面図である。
【図１６】従来の薄膜トランジスタアレイ基板の一例を
示す断面図である。
【図１７】図６に示す薄膜トランジスタアレイ基板の平
面図である。
【図１８】従来のＭＯＳトランジスタの一例を示す断面
図である。
【符号の説明】
４０、５０、６０、７０、 薄膜トランジスタ
アレイ基板、 ４１、８０、９０、 基板、 ４２、８３、９６、 ゲート電極、 ４３、 ゲート絶縁膜、 ４４、 半導体能動膜（半
導体部）、 ４４’、８１’、９８’、 チャネル生成部、 ４５、８４、１０１、１０１’、 ソース電極、 ４６、８５、１０２、１０２’、 ドレイン電極、 ８１、９８ 半導体部、

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 基板上に、ソース電極とドレイン電極と
    これらに対向されたゲート電極とが形成されてなる電界
    効果トランジスタであって、 前記ソース電極とドレイン電極との間に半導体部が介在
    され、ソース電極とドレイン電極とゲート電極とがいず
    れも絶縁膜を介して対向配置されるとともに、 前記半導体部のゲート電極側にゲート電極の電位により
    生成されるチャネルを生じさせるチャネル生成部が形成
    され、このチャネル生成部の端部が前記ドレイン電極お
    よびソース電極に直接接続されてなることを特徴とする
    電界効果トランジスタ。
  2. 【請求項２】 請求項１記載の電界効果トランジスタに
    おいて、ソース電極およびドレイン電極とチャネル生成
    部との当接部分が、ショットキー障壁を有する絶縁状態
    にされてなることを特徴とする電界効果トランジスタ。
  3. 【請求項３】 請求項１または２記載の電界効果トラン
    ジスタにおいて、基板上に形成されたゲート電極がゲー
    ト絶縁膜に覆われ、このゲート絶縁膜上に半導体部が形
    成され、この半導体部の両側に半導体部の端部を覆って
    ソース電極とドレイン電極が形成されてなることを特徴
    とする液晶駆動用の電界効果トランジスタ。
  4. 【請求項４】 請求項１または２記載の電界効果トラン
    ジスタにおいて、基板上部に形成された半導体部の上に
    絶縁膜で覆われたゲート電極が設けられ、前記ゲート電
    極を覆った絶縁膜の両側と半導体部の両側を挟んでソー
    ス電極とドレイン電極が形成されてなることを特徴とす
    るＭＯＳ型の電界効果トランジスタ。
  5. 【請求項５】 請求項１〜４のいずれかに記載の電界効
    果トランジスタの構造において、ドレイン電極とソース
    電極の構成材料が、半導体部を構成する半導体の仕事関
    数よりも小さな仕事関数を有する材料からなり、ｎチャ
    ネルトランジスタとされてなることを特徴とする電界効
    果トランジスタ。
  6. 【請求項６】 請求項５記載の半導体部を構成する半導
    体の仕事関数よりも小さな仕事関数を有する材料が、Ａ
    ｌ、Ｔｉ、Ｃｒ、Ｉｎ、Ｔａ、Ｃｓ、インジウム錫酸化
    物、ＢａＯ、ＳｒＯのいずれかあるいはこれらが混合さ
    れたものからなることを特徴とする電界効果トランジス
    タ。
  7. 【請求項７】 請求項１〜４のいずれかに記載の電界効
    果トランジスタの構造において、ドレイン電極とソース
    電極の構成材料が、半導体部を構成する半導体の仕事関
    数よりも大きな仕事関数を有する材料からなり、ｐチャ
    ネルトランジスタとされてなることを特徴とする電界効
    果トランジスタ。
  8. 【請求項８】 請求項７記載の半導体部を構成する半導
    体の仕事関数よりも小さな仕事関数を有する材料が、Ｐ
    ｔ、Ａｕ、Ｗ、Ｎｉ、Ｍｏのいずれかから、あるいはこ
    れらが混合されたものからなることを特徴とする電界効
    果トランジスタ。
  9. 【請求項９】 請求項１〜８のいずれかに記載の電界効
    果トランジスタにおいて、半導体部がイオンをドープし
    た半導体膜を介することなくソース電極とドレイン電極
    に直接接続されてなることを特徴とする電界効果トラン
    ジスタ。
  10. 【請求項１０】 請求項１〜９のいずれかに記載の電界
    効果トランジスタにおいて、ソース電極からドレイン電
    極に至る方向に沿う半導体部の幅が、この方向に沿うゲ
    ート電極の幅以下に形成されてなることを特徴とする電
    界効果トランジスタ。
  11. 【請求項１１】 請求項１〜９のいずれかに記載の電界
    効果トランジスタにおいて、ソース電極からドレイン電
    極に至る方向に沿う半導体部の幅が、この方向に沿うゲ
    ート電極の幅よりも大きく形成され、前記半導体部の幅
    と前記ゲート電極の幅の差が、ゲート電極周囲の絶縁膜
    の厚さの２倍以内にされてなることを特徴とする電界効
    果トランジスタ。
  12. 【請求項１２】 基板上に、請求項１〜１１のいずれか
    に記載の構造の電界効果トランジスタが２つ以上形成さ
    れ、それらの電界効果トランジスタのうち、少なくとも
    １つが請求項３記載の構造を有してｎチャネルトランジ
    スタとされ、少なくとも１つが請求項５記載の構造を有
    してｐチャネルトランジスタとされてなることを特徴と
    する電界効果トランジスタ。
JP6252520A 1994-10-18 1994-10-18 電界効果トランジスタ Expired - Lifetime JP2938351B2 (ja)

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