JP2017108061A - 半導体レーザの製造方法 - Google Patents

Abstract

【課題】簡単な製造工程により素子抵抗の増加を抑制することができる半導体レーザの製造方法を得る。
【解決手段】ｎ型ＩｎＰ基板１上に、ｎ型クラッド層２、活性層３、活性層３に接するｐ型ＩｎＰエッチングストップ層４、ｐ型ＩｎＰエッチングストップ層４に接するＺｎをドープしたｐ型暫定層５を順に積層する。ｐ型暫定層５からｎ型クラッド層２又はｎ型ＩｎＰ基板１の途中までエッチングしてリッジ７を形成する。リッジ７の両サイドを、Ｆｅドープ半絶縁性ＩｎＰ層８とｎ型ＩｎＰブロック層９で埋め込む。ｐ型ＩｎＰエッチングストップ層４に達するまでｐ型暫定層５をエッチングする。ｐ型暫定層５をエッチング除去した箇所を埋め込むように、Ｚｎをドープしたｐ型ＩｎＰクラッド層１０を形成する。
【選択図】図３

Description

本発明は、半導体レーザの製造方法に関する。

データ通信量の増大から通信トラフィックはますます増大している。これに伴い、光通信分野においても、信号送信側の発光素子である半導体レーザはますます高速動作が求められている。半導体レーザを高速動作させる観点から、素子の寄生容量を低減することが重要である。発光層の側面の電流狭窄構造の寄生容量を低減するために、半絶縁性半導体材料を用いた高抵抗埋め込み技術がある。

一般的なＩｎＰを用いた半導体レーザでは、ｐ型ドーパントに亜鉛（Ｚｎ）が用いられ、ｎ型ドーパントに硫黄（Ｓ）が用いられる。半絶縁性の電流狭窄層にはキャリアトラップ準位を形成する鉄（Ｆｅ）がドーピングされる。これによって、高抵抗化した電流狭窄構造により、リーク電流成分を抑制し、キャリアを効率よく発光層に注入することができ、高効率かつ高速動作を実現することができる。

しかし、ＺｎとＦｅは半導体結晶中で相互拡散することが知られている。このため、半導体レーザの各層のｐ型キャリア濃度、Ｆｅ濃度は設計値よりも低下し、特に、ｐ型ＩｎＰクラッド層のＺｎ濃度が低下した場合には、素子の抵抗が大きくなるという問題がある。特に、高温条件化で駆動する用途においては、高抵抗層における自己発熱によって特性が悪化する。また、近年、システムの低消費電力化の要求が強く、半導体レーザの消費電力を低減するためにも、素子抵抗は低減する必要がある。

半導体レーザ素子の抵抗上昇を抑制するには、ドーパントであるＺｎとＦｅの相互拡散を抑制する必要がある。相互拡散を抑制するために結晶成長条件の工夫又はｃｏ−ｄｏｐｅなどの技術が提案されている（例えば、特許文献１，２参照）。

特開２００８−２４４２６４号公報 特開２００５−１６７０５０号公報

しかし、従来の技術では、比較的高度な結晶成長技術と条件変更を要求され、素子構造の変更などの新たな技術開発が必要である。また、量産に耐えうる実用域の構造では、必ずしも相互拡散を抑制することができない。例えば、特許文献１ではｃｏ−ｄｏｐｅによる相互拡散抑制が提案されているが、ＩｎＰ中ではＦｅとＺｎはともにアクセプタとして作用するため、ＦｅとＺｎをＩｎＰ層にドーピングすることで、ＦｅがＩｎＰ中のアクセプタのサイトを占めてしまい、キャリア（ホール）の供給が阻害され、かえって高抵抗となる可能性がある。

本発明は、上述のような課題を解決するためになされたもので、その目的は簡単な製造工程により素子抵抗の増加を抑制することができる半導体レーザの製造方法を得るものである。

本発明に係る半導体レーザの製造方法は、ｎ型ＩｎＰ基板上に、ｎ型クラッド層、活性層、前記活性層に接するｐ型ＩｎＰエッチングストップ層、前記ｐ型ＩｎＰエッチングストップ層に接するＺｎをドープしたｐ型暫定層を順に積層する工程と、前記ｐ型暫定層から前記ｎ型クラッド層又は前記ｎ型ＩｎＰ基板の途中までエッチングしてリッジを形成する工程と、前記リッジの両サイドを、Ｆｅドープ半絶縁性ＩｎＰ層とｎ型ＩｎＰブロック層で埋め込む工程と、前記リッジの両サイドを埋め込んだ後に、前記ｐ型ＩｎＰエッチングストップ層に達するまで前記ｐ型暫定層をエッチングする工程と、前記ｐ型暫定層をエッチング除去した箇所を埋め込むように、Ｚｎをドープしたｐ型ＩｎＰクラッド層を形成する工程とを備えることを特徴とする。

本発明では、ｐ型ＩｎＧａＡｓ暫定層を除去し、新たにｐ型ＩｎＰクラッド層を形成する。これにより、簡単な製造工程により素子抵抗の増加を抑制することができる。

本発明の実施の形態１に係る半導体レーザの製造方法を示す断面図である。 本発明の実施の形態１に係る半導体レーザの製造方法を示す断面図である。 本発明の実施の形態１に係る半導体レーザの製造方法を示す断面図である。 本発明の実施の形態１に係る半導体レーザの製造方法を示す断面図である。 本発明の実施の形態１に係る半導体レーザの製造方法を示す断面図である。 本発明の実施の形態２に係る半導体レーザの製造方法を示す断面図である。 本発明の実施の形態２に係る半導体レーザの製造方法を示す断面図である。 本発明の実施の形態２に係る半導体レーザの製造方法を示す断面図である。

本発明の実施の形態に係る半導体レーザの製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

実施の形態１．
本発明の実施の形態１に係る半導体レーザの製造方法を説明する。図１から図５は、本発明の実施の形態１に係る半導体レーザの製造方法を示す断面図である。

まず、図１に示すように、ｎ型ＩｎＰ基板１上にｎ型ＩｎＰクラッド層２、発光層となる多重量子井戸（MQW: Multi-quantum Well）構造の活性層３、ｐ型ＩｎＰエッチングストップ層４、及びＺｎをドープしたｐ型ＩｎＧａＡｓ暫定層５をＭＯＣＶＤにより順に積層する。ｐ型ＩｎＰエッチングストップ層４は活性層３に接する。ｐ型ＩｎＧａＡｓ暫定層５はｐ型ＩｎＰエッチングストップ層４に接する。それらの上にＳｉＯ_２膜６を成膜し、所望のリッジ幅に加工する。ここで、ｐ型ＩｎＰエッチングストップ層４の厚さは５〜５０ｎｍ、好ましくは１０〜２０ｎｍである。

次に、図２に示すように、ＳｉＯ_２膜６をマスクとして用いて、ｐ型ＩｎＧａＡｓ暫定層５からｎ型ＩｎＰクラッド層２又はｎ型ＩｎＰ基板１の途中までドライエッチングしてリッジ７を形成する。ここではドライエッチングを行ったが、ウェットエッチングでリッジ７を形成してもよい。

次に、図３に示すように、リッジ７の両サイドを、Ｆｅドープ半絶縁性ＩｎＰ層８とｎ型ＩｎＰブロック層９で埋め込んで電流狭窄構造を形成する。ここで、電流狭窄構造は、ｐ型ＩｎＰ層、ＦｅドープＩｎＰ層、及びｎ型ＩｎＰ層を順に積層したものでもよい。ただし、ｎ型ＩｎＰ層及びＦｅドープＩｎＰ層を順に積層した構造は電流狭窄機能を有しないことが知られているため、電流狭窄構造として適用できない。また、ｎ型ＩｎＰ層中のドナー（例えばＳ）とＦｅはほとんど相互作用しないため、相互拡散によるキャリア分布変化に起因する抵抗の上昇が起こらない。

次に、図４に示すように、ＳｉＯ_２膜６をバッファードフッ酸又はフッ酸を用いて除去する。そして、例えば硝酸を用いて、ｐ型ＩｎＰエッチングストップ層４に達するまでｐ型ＩｎＧａＡｓ暫定層５を除去する。ここで、ｐ型ＩｎＰエッチングストップ層４は、ｐ型ＩｎＧａＡｓ暫定層５除去のためのウェットエッチャントに対して十分に耐性がある薄膜である。また、ｐ型ＩｎＧａＡｓ暫定層５と周囲のＩｎＰ層で選択エッチングによりｐ型ＩｎＧａＡｓ暫定層５を除去できるエッチャントであれば、硝酸に限らず、酒石酸などのエッチャントを用いることもできる。

次に、図５に示すように、ｐ型ＩｎＧａＡｓ暫定層５をエッチング除去した箇所を埋め込むように、Ｚｎをドープしたｐ型ＩｎＰクラッド層１０を形成する。なお、ｐ型ＩｎＧａＡｓ暫定層５をエッチング除去した箇所は、ｐ型ＩｎＧａＡｓ暫定層５の膜厚に応じた凹形の段差が生じる。ｐ型ＩｎＰクラッド層１０を再成長する際に再成長異常が生じない範囲の凹形段差となるようにｐ型ＩｎＧａＡｓ暫定層５の膜厚を設定する。その後、ｐ型ＩｎＰクラッド層１０上にｐ型電極１１を形成し、ｎ型ＩｎＰ基板１の下面にｎ側電極１２を形成する。以上の工程により本実施の形態に係る半導体レーザが製造される。

本実施の形態では、Ｆｅドープ半絶縁性ＩｎＰ層の成長時にＺｎとＦｅの相互拡散によりｐ型ＩｎＧａＡｓ暫定層５のキャリア濃度が低下する。このｐ型ＩｎＧａＡｓ暫定層５を除去し、新たにｐ型ＩｎＰクラッド層１０を形成することで、設計値のキャリア濃度を持ったｐ型ＩｎＰクラッド層１０を形成することができる。また、既にｐ型ＩｎＧａＡｓ暫定層５からＦｅドープ半絶縁性ＩｎＰ層８へのＺｎの拡散が進んでおり、ｐ型ＩｎＰクラッド層１０の成長時に更なるＺｎとＦｅの相互拡散は起こらないため、活性層３上のｐ型ＩｎＰクラッド層１０のＺｎ濃度を適正に保ち、素子抵抗の増加を抑制することができる。

一方、もしｐ型ＩｎＧａＡｓ暫定層５の代わりにアンドープ又はｎ型のＩｎＧａＡｓ層を用いた場合、Ｆｅドープ半絶縁性ＩｎＰ層８との相互拡散が無いため、ＩｎＧａＡｓ層を除去した後にｐ型ＩｎＰクラッド層１０の成長時にＺｎとＦｅの相互拡散が起こる可能性がある。さらに、ｎ型のＩｎＧａＡｓ層の除去後の界面にわずかながらｎ型のドーパントが残留していた場合、活性層３へのホール電流の注入が阻害されるなど特性への悪影響が懸念される。

また、本実施の形態の製造方法は、エッチングによる除去工程を含むだけであって、従来技術のような複雑な成長条件導出は必要なく、製造工程が簡単である。ｐ型ＩｎＰクラッド層１０の成長条件の導出は、基本的に成長温度の低温化などで対応可能であり、材料ガス流量制御の調整などは必要ない。

実施の形態２．
本発明の実施の形態２に係る半導体レーザの製造方法を説明する。図６から図８は、本発明の実施の形態２に係る半導体レーザの製造方法を示す断面図である。

まず、図６に示すように、ｎ型ＩｎＰ基板１上にｎ型ＩｎＰクラッド層２、活性層３、及びＺｎをドープしたｐ型ＩｎＧａＡｓ暫定層５をＭＯＣＶＤにより順に積層する。ここで、実施の形態１とは異なり、ｐ型ＩｎＰエッチングストップ層４を設けずに、活性層３に接するようにｐ型ＩｎＧａＡｓ暫定層５を形成する。

それらの上にＳｉＯ_２膜６を成膜し、所望のリッジ幅に加工する。ＳｉＯ_２膜６をマスクとして用いて、ｐ型ＩｎＧａＡｓ暫定層５からｎ型ＩｎＰクラッド層２又はｎ型ＩｎＰ基板１の途中までドライエッチングしてリッジ７を形成する。リッジ７の両サイドを、Ｆｅドープ半絶縁性ＩｎＰ層８とｎ型ＩｎＰブロック層９で埋め込んで電流狭窄構造を形成する。

次に、図７に示すように、ＳｉＯ_２膜６をバッファードフッ酸又はフッ酸を用いて除去する。そして、活性層３に達するまでｐ型ＩｎＧａＡｓ暫定層５を除去する。例えば活性層３がＩｎＧａＡｓＰ系の材料で構成されている場合は、ｐ型ＩｎＧａＡｓ暫定層５と接する活性層３のＳＣＨ層などの層の組成を調整することで、酒石酸を用いてｐ型ＩｎＧａＡｓ暫定層５を活性層３に対して選択的にエッチングすることができる。これは、酒石酸のＩｎＧａＡｓに対するエッチングレートと、ＩｎＧａＡｓＰに対するエッチングレートが異なるためである。

次に、図８に示すように、ｐ型ＩｎＧａＡｓ暫定層５をエッチング除去した箇所を埋め込むように、Ｚｎをドープしたｐ型ＩｎＰクラッド層１０を形成する。なお、ｐ型ＩｎＧａＡｓ暫定層５をエッチング除去した箇所は、ｐ型ＩｎＧａＡｓ暫定層５の膜厚に応じた凹形の段差が生じる。ｐ型ＩｎＰクラッド層１０を再成長する際に再成長異常が生じない範囲の凹形段差となるようにｐ型ＩｎＧａＡｓ暫定層５の膜厚を設定する。その後、ｐ型ＩｎＰクラッド層１０上にｐ型電極１１を形成し、ｎ型ＩｎＰ基板１の下面にｎ側電極１２を形成する。以上の工程により本実施の形態に係る半導体レーザが製造される。

本実施の形態でも、実施の形態１と同様に、ｐ型ＩｎＧａＡｓ暫定層５を除去し、新たにｐ型ＩｎＰクラッド層１０を形成する。これにより、実施の形態１と同様に、簡単な製造工程により素子抵抗の増加を抑制することができる。

また、本実施の形態では活性層３の材料組成とｐ型ＩｎＧａＡｓ暫定層５の材料組成の差による選択エッチングによってエッチング量を制御したが、エッチング時間を制御して活性層３に達するまでｐ型ＩｎＧａＡｓ暫定層５をエッチングしてもよい。この場合、使用するエッチャントのエッチング対象に対するエッチングレートを算出し、エッチングしたい箇所まで時間を制御してエッチングを行う。

なお、実施の形態１，２において、ｐ型暫定層及びｐ型クラッド層のドーパントと半絶縁性層のドーパントは相互拡散する材料であれば、Ｚｎ、Ｆｅ以外のドーパントでもよい。

また、ｐ型ＩｎＧａＡｓ暫定層５の代わりにｐ型ＩｎＧａＡｓＰ暫定層を用いてもよい。この層は硝酸又は酒石酸を用いて除去することができる。また、ｐ型ＩｎＧａＡｌＡｓ層又はｐ型ＩｎＡｌＡｓ層を用いてもよい。これらの層を除去するためには硝酸など、Ａｌを含む材料をエッチング可能なエッチャントを使用する必要がある。ただし、硝酸はエッチングレートが大きいため、暫定層だけでなく、活性層３もエッチングされる可能性がある。そこで、活性層３がＡｌ系材料を含む積層構造で構成される場合、暫定層の材料としてＩｎＧａＡｓ又はＩｎＧａＡｓＰを用い、例えば酒石酸など、Ａｌ材料と選択比のあるエッチャントを用いることが望ましい。

１ ｎ型ＩｎＰ基板、２ ｎ型ＩｎＰクラッド層、３ 活性層、４ ｐ型ＩｎＰエッチングストップ層、５ ｐ型ＩｎＧａＡｓ暫定層、７ リッジ、８ Ｆｅドープ半絶縁性ＩｎＰ層、９ ｎ型ＩｎＰブロック層、１０ ｐ型ＩｎＰクラッド層

Claims (6)

1. ｎ型ＩｎＰ基板上に、ｎ型クラッド層、活性層、前記活性層に接するｐ型ＩｎＰエッチングストップ層、前記ｐ型ＩｎＰエッチングストップ層に接するＺｎをドープしたｐ型暫定層を順に積層する工程と、
   前記ｐ型暫定層から前記ｎ型クラッド層又は前記ｎ型ＩｎＰ基板の途中までエッチングしてリッジを形成する工程と、
   前記リッジの両サイドを、Ｆｅドープ半絶縁性ＩｎＰ層とｎ型ＩｎＰブロック層で埋め込む工程と、
   前記リッジの両サイドを埋め込んだ後に、前記ｐ型ＩｎＰエッチングストップ層に達するまで前記ｐ型暫定層をエッチングする工程と、
   前記ｐ型暫定層をエッチング除去した箇所を埋め込むように、Ｚｎをドープしたｐ型ＩｎＰクラッド層を形成する工程とを備えることを特徴とする半導体レーザの製造方法。
2. 前記ｐ型暫定層はＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＡｌＩｎＡｓ、ＡｌＧａＩｎＡｓの何れか一つであることを特徴とする請求項１に記載の半導体レーザの製造方法。
3. 前記ｐ型ＩｎＰエッチングストップ層の厚さは１０ｎｍ〜２０ｎｍであることを特徴とする請求項１又は２に記載の半導体レーザの製造方法。
4. ｎ型ＩｎＰ基板上に、ｎ型クラッド層、活性層、前記活性層に接するＺｎをドープしたｐ型暫定層を順に積層する工程と、
   前記ｐ型暫定層から前記ｎ型クラッド層又は前記ｎ型ＩｎＰ基板の途中までエッチングしてリッジを形成する工程と、
   前記リッジの両サイドを、Ｆｅドープ半絶縁性ＩｎＰ層とｎ型ＩｎＰブロック層で埋め込む工程と、
   前記リッジの両サイドを埋め込んだ後に、前記活性層に達するまで前記ｐ型暫定層をエッチングする工程と、
   前記ｐ型暫定層をエッチング除去した箇所を埋め込むように、Ｚｎをドープしたｐ型ＩｎＰクラッド層を形成する工程とを備えることを特徴とする半導体レーザの製造方法。
5. 前記ｐ型暫定層を前記活性層に対して選択的にエッチングすることを特徴とする請求項４に記載の半導体レーザの製造方法。
6. エッチング時間を制御して前記活性層に達するまで前記ｐ型暫定層をエッチングすることを特徴とする請求項４に記載の半導体レーザの製造方法。

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