JP2017135339A - 半導体装置 - Google Patents

Abstract

【課題】リカバリ波形の振動の抑制とスイッチング時のコレクタ電圧波形の振動の少なくとも一方の抑制効果をより得られる半導体装置を提供する。【解決手段】ドリフト層１１における厚み方向の中間位置に、ドリフト層１１よりもＮ型不純物濃度が高くされた中間ＦＳ層２５を形成する。中間ＦＳ層２５の形成位置を、ドリフト層１１のうち、半導体基板１０の表面側から半導体基板１０の厚みの１５％以上かつ３５％以下の深さとなる位置とする。これにより、半導体装置にＩＧＢＴ領域１ａが形成される場合、スイッチングのオフ時におけるコレクタ電圧波形の振動を抑制する。又、半導体装置にダイオード１ｂが形成される場合、リカバリ動作時におけるリカバリ波形振動を抑制する。【選択図】図２

Description

本発明は、絶縁ゲート型電界効果トランジスタ（以下、ＩＧＢＴ（Insulated Gate Bipolar Transistorの略）という）および還流ダイオード（以下、ＦＷＤ（Free Wheeling Diodeの略）という）の少なくとも一方を有する半導体装置に関する。

従来より、例えば、インバータ等に使用される縦型スイッチング素子として、ＩＧＢＴと共にＦＷＤを１チップに備えたＲＣ−ＩＧＢＴ（逆導通ＩＧＢＴ（Reverse-Conducting IGBT）の略称）構造を有する半導体装置がある。

この半導体装置では、Ｎ^-型のドリフト層を構成する半導体基板の表層部にベース層が形成され、ベース層を貫通するようにトレンチゲート構造が形成されている。また、半導体基板の裏面側には、Ｐ型のコレクタ層およびＮ型のカソード層が形成されており、ベース層のうちのコレクタ層上に位置する部分にはＮ型のエミッタ領域が形成されている。そして、半導体基板の表面側にはベース層およびエミッタ領域と電気的に接続される上部電極が形成され、半導体基板の裏面側にはコレクタ層およびカソード層と電気的に接続される下部電極が形成されている。つまり、半導体基板の裏面側にコレクタ層が形成されている領域がＩＧＢＴ領域とされ、カソード層が形成されている領域がダイオード領域とされている。言い換えると、上記半導体装置は、コレクタ層とカソード層との境界がＩＧＢＴ領域とダイオード領域との境界とされている。

このようなＩＧＢＴ領域とＦＷＤ領域を１チップに備える構造の半導体装置では、ＩＧＢＴのスイッチング損失を考慮してＰ型のコレクタ層が比較的低濃度とされる。このため、ＦＷＤのリカバリ動作時に、ＩＧＢＴ領域に形成された低濃度なコレクタ層から十分にホールが注入されず、リカバリ波形が振動する。すなわち、ＦＷＤのリカバリ動作時に半導体基板の裏面側においてキャリアが枯渇し、寄生キャパシタと外部回路の寄生インダクタが要因となってアノード−カソード間電圧の振動が発生する。この振動によって、サージ電圧が増加し易くなる。

また、オン抵抗の更なる低減の為に、半導体基板の薄板化、具体的にはドリフト層を薄くすることが行われる。ところが、半導体基板の薄板化を行うと、ＩＧＢＴのスイッチングのオフ時に空乏層が裏面に到達し易く耐圧低下を招くと共に、ホールが枯渇し、スイッチング時におけるコレクタ電圧波形に振動が起き易いという問題が発生する。

これに対して、コレクタ層の不純物濃度を高くすれば、ホール注入量が増え、リカバリ波形やコレクタ電圧波形の振動を抑制できると共に、サージ電圧を抑制することができるが、ＩＧＢＴのスイッチング損失を増加させることになる。すなわち、サージ電圧の抑制とＩＧＢＴのスイッチング損失の低減はトレードオフの関係にあり、両立を図ることは困難であった。特に、近年のトレンチゲート構造の間隔を狭めた微細セル構造では、ホールの蓄積効果が高いため、ホールが半導体基板内に溜まり易く、スイッチング損失を損なわないように、裏面側のコレクタ層の不純物濃度を下げる必要がある。これにより、ＦＷＤのリカバリ波形の振動がより顕著になっている。

このような問題を解決する手段として、半導体装置のうちＩＧＢＴが配置されるセル領域において、ドリフト層の内部に不純物濃度の濃いＮ型層を形成する技術が提案されている（例えば、特許文献１参照）。

また、ＲＢ−ＩＧＢＴ（逆阻止ＩＧＢＴ（Reverse-Blocking IGBT）の略称）において、逆耐圧向上を図る構造としてＮ型層を備える構造がある。具体的には、ＩＧＢＴおよびＦＷＤが形成されたセル領域において、ドリフト層のうちトレンチゲート構造が形成された一面側、つまりドリフト層のうちの表面側にＮ型層を備える構造がある。そして、このような構造において、ドリフト層の厚さを１００μｍとするときにはＮ型層を表面から１０μｍ、つまりドリフト層の厚さに対して１０％の深さの位置にＮ型層を形成することで、逆耐圧向上を図っている。

特許第５３２０６７９号公報

しかしながら、単にドリフト層の内部に不純物濃度を濃くしたＮ型層を形成したり、ドリフト層の厚さに対して１０％の深さの位置にＮ型層を形成しただけでは、リカバリ波形の振動の抑制やスイッチング時の波形の振動の抑制効果が十分に得られない。

なお、ここでは縦型スイッチング素子としてＩＧＢＴとＦＷＤの双方を備えるＲＣ−ＩＧＢＴなどを例に挙げて説明したが、少なくとも一方を備える半導体装置において、上記したいずれかの問題が発生し得る。すなわち、ＩＧＢＴのみを備える構造では、スイッチングのオフ時にコレクタ電圧波形に振動が生じるという問題が発生し、ＦＷＤのみを備える構造では、リカバリ動作時にリカバリ波形に振動が生じるという問題が発生する。

本発明は上記点に鑑みて、リカバリ波形の振動の抑制とスイッチング時のコレクタ電圧波形の振動の少なくとも一方の抑制効果をより得ることができる半導体装置を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、半導体基板（１０）によって構成され、第１導電型不純物濃度が半導体基板の第１導電型不純物濃度とされた第１導電型のドリフト層（１）と、ドリフト層の裏面側に形成された第１導電型または第２導電型の半導体層（２１、２２）と、半導体基板の表面側に形成された第２導電型領域（１２、１５）と、半導体基板の表面側に形成され、第２導電型領域に接続させられた上部電極（１９）と、半導体基板の裏面側に形成され、半導体層と接続させられた下部電極（２３）とを備え、さらに、ドリフト層のうち、半導体基板の表面側から半導体基板の厚みの１５％以上かつ３５％以下の深さとなる位置に、該ドリフト層よりも第１不純物濃度が高くされた中間フィールドストップ層（２５）を備えている。

このように、ドリフト層における厚み方向の中間位置に、ドリフト層よりも第１導電型不純物濃度が高くされた中間フィールドストップ層を形成している。そして、中間フィールドストップ層の形成位置を、ドリフト層のうち、半導体基板の表面側から半導体基板の厚みの１５％以上かつ３５％以下の深さとなる位置としている。これにより、半導体装置にＩＧＢＴが形成される場合であれば、ＩＧＢＴのスイッチングのオフ時におけるコレクタ電圧波形の振動を抑制することができる。また、半導体装置にダイオードが形成される場合であれば、ダイオードのリカバリ動作時におけるリカバリ波形振動を抑制することが可能となる。したがって、リカバリ波形の振動の抑制とスイッチング時のコレクタ電圧波形の振動の少なくとも一方の抑制効果を得ることが可能となる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。

本発明の第１実施形態における半導体装置の平面模式図である。 図１中のII−II線に沿った断面図である。 図１中のIII−III線に沿った断面図である。 半導体装置の厚み方向において、コレクタ層を通る位置での不純物濃度分布を示した図である。 半導体装置の厚み方向において、カソード層を通る位置での不純物濃度分布を示した図である。 第１実施形態の変形例として示したマスクを用いて中間ＦＳ層を形成する場合における図１中のIII−III線に沿った断面図である。 半導体装置のシミュレーションに用いる回路モデルを示した電気回路図である。 中間ＦＳ層を備えていない場合におけるＩＧＢＴのスイッチングのオフ時とＦＷＤのリカバリ動作時の様子を示す波形図である。 図７Ａ中の領域Ｒの拡大図である。 中間ＦＳ層を備えた場合におけるＩＧＢＴのスイッチングのオフ時とＦＷＤのリカバリ動作時の様子を示す波形図である。 図６に示す回路モデルを用いてシミュレーションによって深さ比とＩＧＢＴにおけるコレクタ電圧Ｖｃの振動波形Ｖｃ−ｐｐを測定した結果を示す図である。 図６に示す回路モデルを用いてシミュレーションによって深さ比とＦＷＤにおけるアノード−カソード間電圧Ｖａｋの振動波形Ｖａｋ−ｐｐを測定した結果を示す図である。 図６に示す回路モデルを用いてシミュレーションによって濃度比Ｎと動耐圧との関係を調べた結果を示す図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
本発明の第１実施形態にかかる半導体装置について説明する。本実施形態にかかる半導体装置は、基板厚み方向に電流を流す縦型半導体素子としてＩＧＢＴとＦＷＤとが１つの基板に備えられたＲＣ−ＩＧＢＴ構造により構成されている。この半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。具体的には、本実施形態にかかる半導体装置は、以下のように構成されている。

図１に示されるように、半導体装置は、セル領域１と、このセル領域１を囲む外周領域２とを備えた構成とされ、例えば半導体としてシリコンを用いて構成されている。

セル領域１は、図１、図２および図３に示されるように、ＩＧＢＴが形成されたＩＧＢＴ領域１ａおよびＦＷＤが形成されたダイオード領域１ｂが交互に形成された構成とされている。

具体的には、これらＩＧＢＴ領域１ａおよびダイオード領域１ｂは、共に、図２に示すように、ドリフト層１１として機能するＮ^-型の半導体基板１０に形成されることで１チップとされている。ＩＧＢＴ領域１ａおよびダイオード領域１ｂは、半導体基板１０の一面１０ａの一方向、つまり図１中紙面上下方向に沿って延設され、この延設方向と直交する方向に交互に形成されている。

ドリフト層１１の上、つまり半導体基板１０の一面１０ａ側には、Ｐ型のベース層１２が形成されている。そして、ベース層１２を貫通してドリフト層１１に達するように複数個のトレンチ１３が形成され、このトレンチ１３によってベース層１２が複数個に分離されている。

なお、本実施形態では、複数のトレンチ１３は、半導体基板１０の一面１０ａの面方向のうちの一方向、つまり図２中紙面奥行き方向に沿って延設され、図２中の左右方向において等間隔に形成されている。また、半導体基板１０の一面１０ａは、ベース層１２のうちのドリフト層１１と反対側の一面にて構成されている。

ベース層１２は、ＩＧＢＴ領域１ａでは、チャネル領域として機能する。具体的には、ベース領域１２のうち、後述するトレンチゲート構造と接する部分がチャネル領域として機能する。そして、チャネル領域としてのベース層１２、すなわちＩＧＢＴ領域１ａのベース層１２には、Ｎ⁺型のエミッタ領域１４と、エミッタ領域１４に挟まれるようにＰ⁺型のボディ領域１５とが形成されている。

エミッタ領域１４は、ドリフト層１１よりも高不純物濃度で構成され、ベース層１２内において終端し、かつ、トレンチ１３の側面に接するように形成されている。一方、ボディ領域１５は、ベース層１２よりも高不純物濃度で構成され、エミッタ領域１４と同様に、ベース層１２内において終端するように形成されている。

より詳しくは、エミッタ領域１４は、トレンチ１３間の領域において、トレンチ１３の長手方向に沿ってトレンチ１３の側面に接するように棒状に延設され、トレンチ１３の先端よりも内側で終端した構造とされている。また、ボディ領域１５は、２つのエミッタ領域１４に挟まれつつトレンチ１３の長手方向に沿って、つまりエミッタ領域１４に沿って棒状に延設されている。なお、本実施形態のボディ領域１５は、半導体基板１０の一面１０ａを基準としてエミッタ領域１４よりも深く形成されている。

また、各トレンチ１３内は、各トレンチ１３の内壁表面を覆うように形成されたゲート絶縁膜１６と、このゲート絶縁膜１６の上に形成されたポリシリコン等により構成されるゲート電極１７とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。

半導体基板１０の一面１０ａ側において、ベース層１２の上にはＢＰＳＧ等で構成される層間絶縁膜１８が形成されている。そして、層間絶縁膜１８には、ＩＧＢＴ領域１ａにおいて、エミッタ領域１４の一部およびボディ領域１５を露出させるコンタクトホール１８ａが形成され、ダイオード領域１ｂにおいて、ベース層１２を露出させるコンタクトホール１８ｂが形成されている。

層間絶縁膜１８上には上部電極１９が形成されている。この上部電極１９は、ＩＧＢＴ領域１ａにおいて、コンタクトホール１８ａを介してエミッタ領域１４およびボディ領域１５と電気的に接続されており、ボディ領域１５を介してベース領域１２とも電気的に接続されている。また、上部電極１９は、ダイオード領域１ｂにおいて、コンタクトホール１８ｂを介してベース層１２と電気的に接続されている。つまり、上部電極１９は、ＩＧＢＴ領域１ａにおいてはエミッタ電極として機能し、ダイオード領域１ｂにおいてアノード電極として機能するものである。

また、ドリフト層１１のうちのベース層１２側と反対側、つまり半導体基板１０の他面１０ｂ側には、Ｎ型不純物濃度がドリフト層１１よりも高くされたＮ型のフィールドストップ（以下、ＦＳという）層２０が形成されている。このＦＳ層２０は、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、半導体基板１０の他面１０ｂ側から注入されるホールの注入量を制御するために備えてある。例えば、ＦＳ層２０は、Ｎ型不純物濃度が１×１０¹⁵〜１×１０¹⁶ｃｍ^-3とされている。

そして、ＩＧＢＴ領域１ａでは、ＦＳ層２０を挟んでドリフト層１１と反対側に、Ｐ型のコレクタ層２１が形成され、ダイオード領域１ｂでは、ＦＳ層２０を挟んでドリフト層１１と反対側にＮ型のカソード層２２が形成されている。つまり、ＩＧＢＴ領域１ａとダイオード領域１ｂとは、半導体基板１０の他面１０ｂ側に形成される層がコレクタ層２１であるかカソード層２２であるかによって区画されている。

例えば、コレクタ層２１は、Ｐ型不純物濃度が１×１０¹⁷〜１×１０¹⁸ｃｍ^-3とされ、コレクタ層２１とカソード層２２の配列方向における幅が概ね３００〜３０００μｍとされている。また、カソード層２２は、Ｎ型不純物濃度が１×１０¹⁹ｃｍ^-3とされ、コレクタ層２１とカソード層２２の配列方向における幅が概ね１００〜１０００μｍとされている。コレクタ層２１およびカソード層２２の形成周期は、数百μｍから数ｍｍとされ、例えば概ね５００μｍ〜４ｍｍ程度とされている。

このように、本実施形態では、半導体基板１０の他面１０ｂは、コレクタ層２１およびカソード層２２によって構成されている。また、本実施形態では、コレクタ層２１は、ＦＳ層２０を挟んでエミッタ領域１４およびボディ領域１５が形成されているベース層１２と反対側に形成されている。そして、カソード層２２は、ＦＳ層２０を挟んでエミッタ領域１４およびボディ領域１５が形成されていないベース層１２と反対側に形成されている。つまり、本実施形態では、ＩＧＢＴ領域１ａとダイオード領域１ｂとの境界は、エミッタ領域１４およびボディ領域１５が形成されているベース層１２と、エミッタ領域１４およびボディ領域１５が形成されていないベース層１２との境界とされている。

また、縦型半導体素子のうちドリフト層１１を構成する半導体基板１０の厚みや不純物濃度は定格として要求される耐圧に応じた厚みに設定される。例えば、８００Ｖ定格であれば半導体基板１０の厚みが８０μｍ、Ｎ型不純物濃度が概ね〜１×１０¹⁴ｃｍ^-3とされ、１２００Ｖ定格であれば半導体基板１０の厚みが１２０μｍ、Ｎ型不純物濃度が概ね〜７×１０¹³ｃｍ^-3とされる。

なお、ここでいう半導体基板１０の厚みとは、ベース層１２、ＦＳ層２０、コレクタ層２１およびカソード層２２などをイオン注入によって形成する場合には、これらの厚みを含めた厚みのことである。基本的には、半導体装置の耐圧はドリフト層１１の厚みによって決まることから、半導体基板１０のうちのドリフト層１１として機能する部分の厚みとなる。しかしながら、ベース層１２などの厚みはドリフト層１１の厚みと比較して十分に小さいため、半導体基板１０の厚みが半導体装置の耐圧を決めていると言える。

コレクタ層２１およびカソード層２２上、つまり半導体基板１０の他面１０ｂ側には下部電極２３が形成されている。この下部電極２３は、ＩＧＢＴ領域１ａにおいてはコレクタ電極として機能し、ダイオード領域１ｂにおいてはカソード電極として機能するものである。

そして、上記のように構成されていることにより、ＩＧＢＴ領域１ａにおいては、ベース層１２をベース、エミッタ領域１４をエミッタ、コレクタ層２１をコレクタとするＩＧＢＴが構成される。また、ダイオード領域１ｂにおいては、ベース層１２をアノードとし、ドリフト層１１、ＦＳ層２０、カソード層２２をカソードとしてＰＮ接合されたＦＷＤが構成される。

また、半導体基板１０の一面１０ａ側および他面１０ｂ側には、ダメージ領域２４が形成されている。具体的には、一面１０ａ側のダメージ領域２４は、ダイオード領域１ｂに形成されていると共に、当該ダイオード領域１ｂからＩＧＢＴ領域１ａに渡って形成されている。つまり、ダメージ領域２４は、ダイオード領域１ｂおよびＩＧＢＴ領域１ａのうちのダイオード領域１ｂとの境界側の部分に形成されている。また、他面１０ｂ側のダメージ領域２４は、ダイオード領域１ｂとＩＧＢＴ領域１ａの全域にわたって形成されている。

このようなダメージ領域２４を備えることにより、ＩＧＢＴ領域１ａにおけるドリフト層１１のホール、つまり過剰キャリアがＩＧＢＴ領域１ａに形成されたダメージ領域２４と再結合して消滅する。このため、ＩＧＢＴ領域１ａからダイオード領域１ｂにホールが注入されることを抑制できる。

さらに、本実施形態では、セル領域１の全域、つまりＩＧＢＴ領域１ａとダイオード領域１ｂの両方の領域を含むように、ドリフト層１１における厚み方向の中間位置に中間ＦＳ層２５を形成している。

中間ＦＳ層２５は、ドリフト層１１を構成する半導体基板１０の原石濃度、つまり半導体基板１０の製造に用いる半導体インゴットの結晶成長時の不純物濃度に対して、１倍以上６倍以下の濃度でＮ型不純物をドープすることで構成されている。このため、中間ＦＳ層２５のＮ型不純物濃度は、ドリフト層１１の不純物濃度の２倍以上かつ７倍以下になっている。なお、以下の説明では、ドリフト層１１を構成する半導体基板１０の原石濃度に対して、中間ＦＳ層２５におけるＮ型不純物のドープ分によるＮ型不純物濃度の比を濃度比Ｎという。

また、中間ＦＳ層２５は、半導体基板１０の厚みにする中間ＦＳ層２５の形成位置の深さの比が、半導体基板１０の表面側から１５％以上かつ３５％以下となる位置に形成されている。なお、中間ＦＳ層２５の形成位置の深さについては、例えば中間ＦＳ層２５のうち厚み方向における中央位置の深さを上記位置とすれば良い。ただし、中間ＦＳ層２５の厚みは後述するように非常に薄いため、中間ＦＳ層２５の厚みを無視して中間ＦＳ層２５の形成位置を定義すればよい。以下、この半導体基板１０の厚みに対する中間ＦＳ層２５の形成位置の深さ比のことを単に深さ比という。

上記したように、定格８００Ｖの場合であれば、例えば半導体基板１０の厚みが８０μｍとされ、Ｎ型不純物濃度が１×１０¹⁴ｃｍ^-3とされる。この場合、中間ＦＳ層２５は、半導体基板１０の表面から１２〜２８μｍの位置に形成され、Ｎ型不純物濃度は２〜７×１０¹⁴ｃｍ^-3とされる。同様に、定格１２００Ｖの場合であれば、例えば半導体基板１０の厚みが１２０μｍとされ、Ｎ型不純物濃度が７×１０¹³ｃｍ^-3とされる。この場合、中間ＦＳ層２５は、半導体基板１０の表面から１８〜４２μｍの位置に形成され、Ｎ型不純物濃度は１．４〜４．９×１０¹⁴ｃｍ^-3とされる。

また、中間ＦＳ層２５は、厚みが１０μｍ程度とされている。中間ＦＳ層２５の厚みについては任意であるが、基本的には中間ＦＳ層２５の形成に用いるイオン注入装置におけるサイクロトロン、つまり加速器によるドーパントの加速条件によって決まる。このため、例えば半導体基板１０をシリコンによって構成する場合において、プロトン照射によって中間ＦＳ層２５を形成する場合には、中間ＦＳ層２５の厚みは１０μｍ程度になる。

例えば、ＩＧＢＴ領域１ａとダイオード領域１ｂについて、基板厚み方向での不純物濃度分布を示すと、それぞれ図４Ａおよび図４Ｂに示す分布になる。この図に示されるように、例えば半導体基板１０の原石濃度、つまりドリフト層１１のＮ型不純物濃度が５×１０¹³ｃｍ^-3とされ、厚みが１２０μｍとされている。この場合、ベース層１２については、例えば、厚みが３μｍ以下、Ｐ型不純物濃度が１×１０¹⁷ｃｍ^-3以下とされる。コレクタ層２１については、例えば、厚みが０．５μｍ以下、Ｐ型不純物濃度が１×１０¹⁷ｃｍ^-3以下とされる。カソード層２２については、例えば、厚みが０．５μｍ以下、Ｎ型不純物濃度が１×１０¹⁹ｃｍ^-3以下とされる。また、ＦＳ層２０については、例えば、厚みが２μｍ以下、Ｎ型不純物濃度が１×１０¹⁶ｃｍ^-3以下とされる。

このような構造とされる場合では、中間ＦＳ層２５は、例えば、半導体基板１０の表面から３０μｍ程度の位置に配置され、厚みが１０μｍ程度とされ、Ｎ型不純物濃度が２×１０¹⁴ｃｍ^-3程度とされる。

なお、中間ＦＳ層２５におけるＮ型不純物濃度については、中間ＦＳ層２５の厚み方向の全域において同じ不純物濃度である必要はなく、ピーク濃度が上記濃度であれば良い。

一方、外周領域２については、半導体基板１０の他面１０ｂ側がコレクタ層２１とされている。また、外周領域２では、図３に示すように、セル領域１を囲む枠体形状で構成されたＰ型の複数のガードリング２６が形成されている。ガードリング２６は、ベース層１２よりも深い位置まで形成されており、ベース層１２よりも高不純物濃度とされている。例えば、ガードリング２６は、不純物濃度が〜１．０×１０¹⁹ｃｍ^-3とされている。また、本実施形態では、最もセル領域１側に形成されるガードリング２６は、ダイオード領域１ｂのベース層１２と接するように形成されている。

本実施形態の場合、図３に示すように、外周領域２にも中間ＦＳ層２５を形成しているが、図５に示すように、中間ＦＳ層２５をセル領域１に形成しつつ外周領域２には形成されない構造とされていても良い。中間ＦＳ層２５については、Ｎ型不純物のイオン注入によって形成しているが、イオン注入時にマスクを用いない場合には外周領域２にも形成され、外周領域２を覆うマスクを用いる場合には外周領域２を避けてセル領域１に形成されるようにできる。外周領域２を覆うマスクを用いる場合、外周領域２のうち少なくとも外周側には中間ＦＳ層２５が形成されない構造にできる。

以上のようにして、本実施形態にかかるＲＣ−ＩＧＢＴ構造の半導体装置が構成されている。このように構成される半導体装置は、中間ＦＳ層２５を形成する工程を行うことが必要であるが、基本的には従来と同様の製造方法によって製造可能である。中間ＦＳ層２５を形成する工程については、半導体装置の製造工程中のどの段階で行っても良い。本実施形態では、半導体基板１０の表面側にベース層１２、ボディ領域１５、エミッタ領域１４およびトレンチゲート構造を形成したのち、半導体基板１０の裏面側にＦＳ層２０やコレクタ層２１およびカソード層２２を形成してから中間ＦＳ層２５を形成している。

より詳しくは、半導体基板１０の表面側にベース層１２などの各部を形成したのち、半導体基板１０の裏面を研削およびエッチングして平坦化する。さらに、半導体基板１０の裏面側にイオン注入してからレーザアニールを行うことでＦＳ層２０やコレクタ層２１およびカソード層２２を形成する。そして、Ｈｅ（ヘリウム）線照射による結晶欠陥形成および欠陥回復のためのアニールを４００℃前後で数時間程度行うことでダメージ領域２４を形成する。その後、半導体基板１０の裏面側からプロトン照射を行ったのち、アニール処理を行うことで中間ＦＳ層２５を形成している。具体的には、イオン注入装置を用いてプロトン照射を行っており、例えば、サイクロトロンの加速電圧を約４ＭｅＶとし、ドーズ量を１×１０¹²ｃｍ^-2としてプロトン照射を行っている。また、アニール処理については、４００℃前後で数時間程度行っている。このようにして、中間ＦＳ層２５を形成している。なお、Ｈｅ線照射工程とプロトン照射工程は順序が逆でも良い。

なお、中間ＦＳ層２５については、半導体基板１０の裏面側からではなく表面側から形成することも可能である。ただし、トレンチゲート構造を形成した後に中間ＦＳ層２５を形成する場合、ゲート絶縁膜１６へのダメージ回避のために、半導体基板１０の裏面側からプロトン照射を行うのが好ましい。また、ここでは上部電極１９や下部電極２３の形成前に中間ＦＳ層２５を形成する工程を行っているが、これらの形成後に行っても良い。

続いて、上記のように構成される本実施形態の半導体装置の作動および効果について説明する。

本実施形態の半導体装置は、ＩＧＢＴ領域１ａに形成されたＩＧＢＴについては、従来と同様にゲート電極１７に対する印加電圧が制御されることでオンオフ動作、つまりエミッタ−コレクタ間に電流を流したり遮断されるスイッチング動作を行う。また、ダイオード領域１ｂに形成されたＦＷＤについては、ＩＧＢＴのスイッチング動作に伴ってダイオード動作を行うことで、スイッチング時のサージ発生を抑制する。

このとき、本実施形態の半導体装置では、中間ＦＳ層２５を備えていることから、上記のような動作を行う際に、リカバリ波形の振動の抑制とスイッチング時のコレクタ電圧波形の振動の抑制効果を従来より得ることが可能となる。これについて説明する。

まず、ＩＧＢＴのスイッチングのオフ時には、半導体基板１０の表面側から裏面側に向けて空乏層が広がるが、中間ＦＳ層２５を備えていると、その部分においてＮ型不純物濃度が高くなっているため、空乏層の伸びが抑制される。このため、キャリアとなるホールが半導体基板１０のうち厚み方向の中心より裏面側に残留し易くなる。

さらに、ＦＷＤのリカバリ動作時にも、中間ＦＳ層２５が備えられていることによって空乏層の伸びが抑制されるため、キャリアとなるホールが残留し易くなる。

これにより、ＩＧＢＴのスイッチングのオフ時やＦＷＤのリカバリ動作時に、他面１０ｂ側のキャリアが枯渇することを抑制でき、ＩＧＢＴをオフしたことによるテール電流が多少でも流れるようにできる。したがって、ＩＧＢＴのスイッチングのオフ時におけるコレクタ電圧波形の振動やＦＷＤのリカバリ動作時におけるリカバリ波形振動、つまりアノード−カソード間電圧の振動を抑制することが可能となる。したがって、サージ電圧の増加を抑制することが可能となる。

また、このようなサージ電圧の抑制効果をコレクタ層２１の不純物濃度を高くしなくても得ることが可能になることから、サージ電圧の抑制とＩＧＢＴのスイッチング損失の低減の両立を図ることが可能となる。

具体的には、従来のように中間ＦＳ層２５が無い構造においては、上記した通り、ＩＧＢＴのスイッチングのオフ時にコレクタ電圧が振動したり、リカバリ動作時にＦＷＤのリカバリ波形が振動し、サージ電圧が増加し易くなる。

例えば、図６に示す回路モデルを用いてシミュレーションを行った。まずは、ＩＧＢＴ１００およびＦＷＤ１１０として、本実施形態の構成から中間ＦＳ層２５を除いたものを適用して図６に示す回路モデルを作成した。また、負荷のＬ成分を想定して、例えばＬ＝１ｍＨのインダクタンス１２０とＬ＝１００ｎＨのインダクタンス１３０を組み込んだ。そして、ゲート駆動電源１４０よりＩＧＢＴ１００に対して印加するゲート電圧を制御し、ＩＧＢＴ１００のスイッチングのオンオフを切替えた。このときのスイッチングのオフ時、つまりオンからオフに切替えた時と、オフからオンに切替えたときのＦＷＤ１１０のリカバリ動作時の様子を確認した。その結果、コレクタ電流Ｉｃ、コレクタ電圧Ｖｃ、アノード−カソード間電圧Ｖａｋ、リカバリー電流Ｉｆについて、図７Ａに示す波形となった。なお、図７Ａ中の破線で囲んだ部分を拡大すると、図７Ｂに示す波形となる。

これらの図から、コレクタ電圧Ｖｃやアノード−カソード間電圧Ｖａｋが振動していることが判る。ＩＧＢＴ１００のスイッチングのオフ時やＦＷＤ１１０のリカバリ動作時に、他面１０ｂ側のキャリアが枯渇すると寄生キャパシタと外部回路の寄生インダクタが要因となってコレクタ電圧Ｖｃやアノード−カソード間電圧Ｖａｋの振動が発生するのである。

これに対して、図６に示す回路モデルのＩＧＢＴ１００およびＦＷＤ１１０について、本実施形態のように中間ＦＳ層２５を備えた構造を適用した場合には、図８に示す結果となった。本実施形態のように中間ＦＳ層２５を備えると、他面１０ｂ側にキャリアとなるホールが残留し易くなるようにできる。このため、ＩＧＢＴ１００のスイッチングのオフ時やＦＷＤ１１０のリカバリ動作時に他面１０ｂ側のキャリアが枯渇することが抑制され、図８に示すように、コレクタ電圧Ｖｃやアノード−カソード間電圧Ｖａｋの振動を抑制することが可能になるのである。

そして、中間ＦＳ層２５の形成位置を深さ比が１５％以上かつ３５％以下の位置となるようにしている。このため、より上記効果を得ることが可能になる。これについて、図９〜図１１を参照して説明する。

上記の回路モデルを用いて、中間ＦＳ層２５の形成位置を変えた場合におけるコレクタ電圧Ｖｃおよびアノード−カソード間電圧Ｖａｋの振動の変化について、中間ＦＳ層２５のＮ型不純物濃度を変えて調べた。その結果、図７Ａ中に示したコレクタ電圧Ｖｃの極大値と極小値の差で表される振動電圧Ｖｃ−ｐｐについては、図９に示すシミュレーション結果となった。同様に、図７Ｂ中に示したアノード−カソード間電圧Ｖａｋの極大値と極小値の差で表される振動電圧Ｖａｋ−ｐｐについては、図１０に示すシミュレーション結果となった。なお、図９および図１０の横軸については、中間ＦＳ層２５の形成位置を深さ比で表してある。

まず、図９および図１０より、中間ＦＳ層２５の形成位置に応じて、コレクタ電圧Ｖｃの振動電圧Ｖｃ−ｐｐやアノード−カソード間電圧Ｖａｋの振動電圧Ｖａｋ−ｐｐが変化していることが判る。そして、中間ＦＳ層２５の形成位置が半導体基板１０の表面側から深くなるほど徐々に両振動電圧Ｖｃ−ｐｐ、Ｖａｋ−ｐｐが低下し、深さ比が１５％以上かつ３５％以下となるときに、最も低下している。さらに、中間ＦＳ層２５の形成位置が半導体基板１０の表面側から深くなると、今度は徐々に両振動電圧Ｖｃ−ｐｐ、Ｖａｋ−ｐｐが増加する。

また、中間ＦＳ層２５のＮ型不純物濃度の変化に伴って両振動電圧Ｖｃ−ｐｐ、Ｖａｋ−ｐｐの大きさが変化し、Ｎ型不純物濃度が高くなるほど、両振動電圧Ｖｃ−ｐｐ、Ｖａｋ−ｐｐが低くなる。なお、ここでは中間ＦＳ層２５のおける濃度比Ｎを３倍〜６倍としてＮ型不純物をドープした場合のシミュレーション結果を示したが、１倍、２倍とする場合にも同様の傾向が見られた。

このように、半導体基板１０よりもＮ型不純物濃度を高くした中間ＦＳ層２５の形成位置を深さ比が１５％以上かつ３５％以下となる最適位置とすることで、両振動電圧Ｖｃ−ｐｐ、Ｖａｋ−ｐｐを低下させることが可能となる。

したがって、ＩＧＢＴのスイッチングのオフ時におけるコレクタ電圧波形の振動やＦＷＤのリカバリ動作時におけるリカバリ波形振動を抑制することが可能となり、サージ電圧の増加を抑制することが可能となる。そして、サージ電圧の抑制効果をコレクタ層２１の不純物濃度を高くしなくても得ることが可能になることから、サージ電圧の抑制とＩＧＢＴのスイッチング損失の低減の両立を図ることが可能となる。

また、このような振動の低減効果は、半導体基板１０の原石濃度よりもＮ型不純物濃度が高い中間ＦＳ層２５を形成することにより得られるが、中間ＦＳ層２５のＮ型不純物濃度が高くなり過ぎると空乏層が広がらなくなって耐圧低下を招くことになる。一方、中間ＦＳ層２５における濃度比Ｎが６を超えると、両振動電圧Ｖｃ−ｐｐ、Ｖａｋ−ｐｐの低減効果が上限に達し、それ以上の向上が見込まれなくなる。したがって、耐圧低下と振動の低減効果を加味すると、中間ＦＳ層２５における濃度比Ｎを６以下にすることが望ましい。より好ましくは、要求される耐圧に応じて濃度比Ｎを設定するのが良い。

例えば、中間ＦＳ層２５の形成位置を深さ比２５％にした場合において、中間ＦＳ層２５のＮ型不純物濃度を変えて、半導体装置の使用環境を加味した温度範囲（例えば−４０℃〜１５０℃）においてＩＧＢＴ動耐圧を調べた。図１１は、その結果を示したものである。

上記した通り、図１１に示す結果からも、中間ＦＳ層２５を形成するためのＮ型不純物のドープを増加させて濃度比Ｎを高くするほど、ＩＧＢＴ動耐圧が低下していることが判る。そして、−４０℃の場合では、中間ＦＳ層２５における濃度比Ｎが５以下であれば１２００Ｖ以上の耐圧が得られるものの、濃度比Ｎが６になると１２００Ｖの耐圧が得られていないことが判る。したがって、１２００Ｖ定格の半導体装置の場合には、中間ＦＳ層２５における濃度比Ｎを５倍以下にするのが好ましい。つまり、中間ＦＳ層２５のＮ型不純物濃度が原石濃度の６倍以下であることが好ましい。ただし、中間ＦＳ層２５における濃度比Ｎが６の場合であっても８００Ｖ以上の耐圧が得られている。このため、８００Ｖ定格の半導体装置の場合には、中間ＦＳ層２５における濃度比Ｎを６以下とすれば良い。

以上説明したように、本実施形態の半導体装置では、ドリフト層１１における厚み方向の中間位置に、ドリフト層１１よりもＮ型不純物濃度が高くされた中間ＦＳ層２５を形成している。そして、中間ＦＳ層２５の形成位置を半導体基板１０の表面から深さ比１５％以上かつ３５％以下の位置としている。

これにより、ＩＧＢＴのスイッチングのオフ時におけるコレクタ電圧波形の振動やＦＷＤのリカバリ動作時におけるリカバリ波形振動を抑制することが可能となり、サージ電圧の増加を抑制することが可能となる。そして、サージ電圧の抑制効果をコレクタ層２１の不純物濃度を高くしなくても得ることが可能になることから、サージ電圧の抑制とＩＧＢＴのスイッチング損失の低減の両立を図ることが可能となる。

また、中間ＦＳ層２５における濃度比Ｎが１以上かつ６以下となるようにしている。このため、上記効果を得つつ、耐圧低下を抑制することも可能となる。特に、中間ＦＳ層２５における濃度比Ｎが５以下となるようにすることで、１２００Ｖ以上の耐圧を得ることが可能となる。

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

例えば、ＩＧＢＴ領域１ｂにおいて、各トレンチゲート構造の間のすべてにチャネルが形成される構造としたが、例えば所定間隔毎にエミッタ領域１４を形成しないことでチャネルを形成しない間引き構造としても良い。また、間引き構造としてチャネルを形成していない部分において、ベース層１２にホールバリア層（ＨＳ：ホールストッパー層）を形成しても良い。

また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＩＧＢＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＩＧＢＴに対しても本発明を適用することができる。

１ａ ＩＧＢＴ領域
１ｂ ダイオード領域
１０ 半導体基板
１１ ドリフト層
１２ ベース層
２０ ＦＳ層
２１ コレクタ層
２２ カソード層
２５ 中間ＦＳ層

Claims (7)

1. 縦型半導体素子を有する半導体装置であって、
   半導体基板（１０）によって構成され、第１導電型不純物濃度が前記半導体基板の第１導電型不純物濃度とされた第１導電型のドリフト層（１）と、
   前記ドリフト層の裏面側に形成された第１導電型または第２導電型の半導体層（２１、２２）と、
   前記半導体基板の表面側に形成された第２導電型領域（１２、１５）と、
   前記半導体基板の表面側に形成され、前記第２導電型領域に接続させられた上部電極（１９）と、
   前記半導体基板の裏面側に形成され、前記半導体層と接続させられた下部電極（２３）とを備え、
   さらに、前記ドリフト層のうち、前記半導体基板の表面側から前記半導体基板の厚みの１５％以上かつ３５％以下の深さとなる位置に、該ドリフト層よりも第１不純物濃度が高くされた中間フィールドストップ層（２５）を備えている半導体装置。
2. 前記中間フィールドストップ層は、第１導電型不純物濃度が前記ドリフト層の２倍以上かつ７倍以下の濃度である請求項１に記載の半導体装置。
3. 前記中間フィールドストップ層は、第１導電型不純物濃度が前記ドリフト層の濃度の６倍以下の濃度である請求項２に記載の半導体装置。
4. 前記縦型半導体素子が形成された領域をセル領域（１）とし、該セル領域を囲む外周部分を外周領域（２）として、
   前記中間フィールドストップ層は、前記セル領域に形成されており、前記外周領域のうちの少なくとも外周側には形成されていない請求項１ないし３のいずれか１つに記載の半導体装置。
5. 前記縦型半導体素子はＩＧＢＴであり、
   前記半導体層を第２導電型のコレクタ層（２１）とし、
   前記第２導電型領域をベース層（１２）として、
   前記セル領域において、前記ベース層よりも深く形成されたトレンチ（１３）の表面にゲート絶縁膜（１６）を介してゲート電極（１７）が形成されたトレンチゲート構造と、
   前記ベース層の表層部に前記トレンチの側面に沿って形成された第１導電型のエミッタ領域（１４）と、を有し、
   前記上部電極が前記ベース層および前記エミッタ領域に接続されていると共に、前記下部電極が前記コレクタ層に接続されている請求項１ないし４ののいずれか１つに記載の半導体装置。
6. 前記縦型半導体素子はＩＧＢＴおよびフリーホイールダイオードであり、
   前記半導体層は、前記セル領域のうち前記ＩＧＢＴが形成されたＩＧＢＴ領域（１ａ）と前記フリーホイールダイオードが形成されたダイオード領域（１ｂ）の双方に形成され、
   前記ＩＧＢＴ形成領域では、
   前記半導体層を第２導電型のコレクタ層（２１）とし、前記第２導電型領域をベース層（１２）として、
   前記ベース層よりも深く形成されたトレンチ（１３）の表面にゲート絶縁膜（１６）を介してゲート電極（１７）が形成されたトレンチゲート構造と、
   前記ベース層の表層部に前記トレンチの側面に沿って形成された第１導電型のエミッタ領域（１４）と、を有し、
   前記上部電極が前記ベース層および前記エミッタ領域に接続されていると共に、前記下部電極が前記コレクタ層に接続されており、
   前記ダイオード領域では、
   前記半導体層を第１導電型のカソード層（２２）とし、前記第２導電型領域をアノードとして、
   前記上部電極が前記アノードに接続され、前記下部電極が前記カソード層に接続されている請求項１ないし４のいずれか１つに記載の半導体装置。
7. 前記縦型半導体素子はダイオードであり、
   前記半導体層を第１導電型のカソード層（２２）とし、前記第２導電型領域をアノードとして、
   前記上部電極が前記アノードに接続され、前記下部電極が前記カソード層に接続されている請求項１ないし４のいずれか１つに記載の半導体装置。

Images