JP2017135698A

JP2017135698A - 半導体装置、コンピュータ及び電子機器

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Publication number: JP2017135698A
Application number: JP2016246375A
Authority: JP
Inventors: 黒川　義元; Yoshimoto Kurokawa; 義元黒川
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2015-12-29
Filing date: 2016-12-20
Publication date: 2017-08-03
Also published as: US20170187379A1; US9900006B2

Abstract

【課題】新規な半導体装置の提供、又は演算性能が優れた半導体装置の提供、又は消費電力の低減が可能な半導体装置の提供、又は面積の縮小が可能な半導体装置の提供。【解決手段】半導体装置は、ＣＰＵ及びＰＬＤを有し、ＣＰＵによってＰＬＤの動作を制御する。ＣＰＵは、複雑な演算が要求される処理や少量のデータ処理などを自身で実行し、大量のデータ処理が必要な演算や即応性が要求される演算などはＰＬＤに処理させる。これにより、ＣＰＵによる処理の負荷の低減、及びメモリへのアクセス頻度の減少を図り、半導体装置の動作速度及び電力効率の向上を実現する。【選択図】図１

Description

本発明の一態様は、半導体装置、コンピュータ及び電子機器に関する。

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。または、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法に関する。

回路の構成をユーザーが任意に変更することが可能なデバイスとして、ＰＬＤ（ＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃＤｅｖｉｃｅ）が広く知られている。

ＰＬＤはその回路規模によって、ＳＰＬＤ（ＳｉｍｐｌｅＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃＤｅｖｉｃｅ）、ＣＰＬＤ（ＣｏｍｐｌｅｘＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃＤｅｖｉｃｅ）、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）などに分類される。特許文献１には、コンフィギュレーションメモリが酸化物半導体を用いたトランジスタによって構成されたＦＰＧＡが開示されている。

米国特許公開第２０１４／０１５９７７１号明細書

本発明の一態様は、新規な半導体装置の提供を課題とする。または、本発明の一態様は、演算性能が優れた半導体装置の提供を課題とする。または、本発明の一態様は、消費電力の低減が可能な半導体装置の提供を課題とする。または、本発明の一態様は、面積の縮小が可能な半導体装置の提供を課題とする。

なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様にかかる半導体装置は、第１の回路と、第２の回路と、第３の回路と、を有し、第１の回路は、演算を行う機能を有し、第２の回路は、コンフィギュレーションデータを変更することにより、回路構成を変更することができる機能を有し、第３の回路は、複数の記憶領域を有し、複数の記憶領域はそれぞれ、第２の回路に格納されるコンフィギュレーションデータのセットを格納する機能を有し、第１の回路は、複数の記憶領域のいずれかに格納されたコンフィギュレーションデータのセットを、第２の回路に格納する機能を有する。

また、本発明の一態様にかかる半導体装置は、第１の回路と、第２の回路と、第３の回路と、第４の回路と、第５の回路と、有し、第１の回路は、演算を行う機能を有し、第２の回路は、コンフィギュレーションデータを変更することにより、回路構成を変更することができる機能を有し、第３の回路は、複数の記憶領域を有し、複数の記憶領域はそれぞれ、第２の回路に格納されるコンフィギュレーションデータのセットを格納する機能を有し、第４の回路は、第１の回路において行われる処理に用いられるデータを格納する機能を有し、第５の回路は、タスクを実行する第２の回路のコンテキストを選択するための第１のデータと、複数の記憶領域のいずれかを選択するための第２のデータと、を格納する機能を有し、第１の回路は、第２のデータを第５の回路に格納することにより、複数の記憶領域のいずれかに格納されたコンフィギュレーションデータのセットを、第２の回路に格納する機能を有する。

また、本発明の一態様にかかる半導体装置において、第２の回路は、第１のコンテキスト及び第２のコンテキストを有し、第１の回路は、第１のコンテキストがタスクを実行している期間に、第２のコンテキストの再構成を行う機能を有していてもよい。

また、本発明の一態様にかかる半導体装置は、複数の第１の回路と、複数の第２の回路と、を有し、複数の第１の回路は、第１のリンクによって電気的に接続され、複数の第２の回路は、第２のリンクによって電気的に接続され、複数の第２の回路は、第２のリンクを介してパイプラインを構築する機能を有していてもよい。

また、本発明の一態様にかかる半導体装置において、第２の回路は、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、第１のトランジスタのソース又はドレインの一方は、第２のトランジスタのゲート、及び容量素子と電気的に接続され、第１のトランジスタは、第２のトランジスタ上に設けられ、第１のトランジスタは、チャネル形成領域に酸化物半導体を有していてもよい。

また、本発明の一態様にかかるコンピュータは、上記の半導体装置と、半導体装置と、入力装置と、出力装置と、を有する。

また、本発明の一態様にかかる電子機器は、上記の半導体装置、又は上記のコンピュータと、表示部、マイクロホン、スピーカ、又は操作キーと、を有する。

本発明の一態様により、新規な半導体装置を提供することができる。または、本発明の一態様により、演算性能が優れた半導体装置を提供することができる。または、本発明の一態様により、消費電力の低減が可能な半導体装置を提供することができる。または、本発明の一態様により、面積の縮小が可能な半導体装置を提供することができる。

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。これら以外の効果は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の効果を抽出することが可能である。

半導体装置の構成例を説明する図。ＰＬＤ、ＬＵＴ、ＲＳの構成例を説明する図。ＣＰＵ、ＰＬＤの動作を説明する図。マルチコンテキストを説明する図。半導体装置の構成例を説明する図。半導体装置の構成例を説明する図。タイミングチャート。半導体装置の構成例を説明する図。ＰＬＤの構成例を説明する図。ＬＥの構成例を説明する図。回路の構成例を説明する図。回路の構成例を説明する図。回路の構成例を説明する図。回路の構成例を説明する図。回路の構成例を説明する図。回路の動作例を説明する図。コンピュータの構成例を説明する図。トランジスタの構成例を説明する図。トランジスタの構成例を説明する図。トランジスタの構成例を説明する図。トランジスタの構成例を説明する図。トランジスタの構成例を説明する図。トランジスタの構成例を説明する図。トランジスタの構成例を説明する図。エネルギーバンド図。半導体装置の構成例を説明する図。電子部品を説明するためのフローチャート及び斜視図。電子機器の構成例を示す図。ＣＡＡＣ−ＯＳ及び単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、並びにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。ＣＡＡＣ−ＯＳの断面ＴＥＭ像、並びに平面ＴＥＭ像およびその画像解析像。ｎｃ−ＯＳの電子回折パターンを示す図、及びｎｃ−ＯＳの断面ＴＥＭ像。ａ−ｌｉｋｅＯＳの断面ＴＥＭ像。Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。酸化物半導体をチャネル領域に用いるトランジスタにおけるエネルギーバンドを説明する図。記憶回路の構成例を説明する図。ソフトエラー位置を表すエラーマップ。ソフトエラー率（ＳＥＲ）とテクノロジーノードの関係を示すグラフ。

以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

また、本発明の一態様には、半導体装置、コンピュータ、電子機器の他、表示装置、記憶装置、撮像装置、ＲＦ（ＲａｄｉｏＦｒｅｑｕｅｎｃｙ）タグなど、あらゆる装置がその範疇に含まれる。また、表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（ＤｉｇｉｔａｌＭｉｃｒｏｍｉｒｒｏｒＤｅｖｉｃｅ）、ＰＤＰ（ＰｌａｓｍａＤｉｓｐｌａｙＰａｎｅｌ）、ＦＥＤ（ＦｉｅｌｄＥｍｉｓｓｉｏｎＤｉｓｐｌａｙ）などが、その範疇に含まれる。

また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に記載されているものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。又は、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。

なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。

また、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いることがある。

また、図面上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置について説明する。

＜半導体装置の構成例１＞
図１（Ａ）に、半導体装置１０の構成例を示す。半導体装置１０は、回路２０、回路３０、記憶回路４０を有する。

回路２０は、各種の演算などを行う機能を有する回路である。具体的には、回路２０は中央処理装置（ＣＰＵ）としての機能を有する。以下、回路２０をＣＰＵ２０ともいう。回路２０は、順序回路や組み合わせ回路などの論理回路によって構成することができる。

回路３０は、各種の演算などを行う機能を有する回路である。具体的には、回路３０は回路構成を変更することが可能なＰＬＤ（ＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃＤｅｖｉｃｅ）としての機能を有する。以下、回路３０をＰＬＤ３０ともいう。ＰＬＤ３０としては、ＳＰＬＤ、ＣＰＬＤ、ＦＰＧＡなどを用いることができる。以下、ＰＬＤ３０としてＦＰＧＡを用いた例について説明する。

ＰＬＤ３０の構成の概要を、図２（Ａ）に示す。ＰＬＤ３０は、複数のプログラム可能な論理素子（ＬＥ）と、ＬＥ間に設けられたプログラム可能なスイッチ（ＲＳ）を有する。ＬＥが有する記憶素子に格納されたデータを変更することにより、ＬＥの機能を変更することができる。また、ＲＳが有する記憶素子に格納されたデータを変更することにより、ＬＥ間の接続状態を変更することができる。

なお、本明細書等において、ＬＥの機能を制御するデータ、及びＬＥ間の接続状態を制御するデータをコンフィギュレーションデータといい、コンフィギュレーションデータが記憶される記憶素子をコンフィギュレーションメモリという。また、コンフィギュレーションメモリに記憶されたコンフィギュレーションデータを更新することを再構成という。所定のコンフィギュレーションデータを生成してコンフィギュレーションメモリに格納することにより、ＰＬＤ３０の回路構成を自由に変更することができる。

ＬＥは、ルックアップテーブル（ＬＵＴ）やマルチプレクサ（ＭＵＸ）などによって構成することができる。図２（Ｂ）に、ＬＥに用いることができるＬＵＴの構成例を示す。図２（Ｂ）に示すＬＵＴは、コンフィギュレーションメモリＣＭａ１乃至ＣＭａ４に格納されたコンフィギュレーションデータを変更することにより、論理演算の内容を変更することができる。例えば、コンフィギュレーションメモリＣＭａ１乃至ＣＭａ３にデータ“１”を格納し、コンフィギュレーションメモリＣＭａ４にデータ“０”を格納することにより、端子Ａ、Ｂを入力端子としたＮＡＮＤゲートを実現することができる。また、コンフィギュレーションメモリＣＭａ１にデータ“１”を格納し、コンフィギュレーションメモリＣＭａ２乃至ＣＭａ４にデータ“０”を格納することにより、端子Ａ、Ｂを入力端子としたＮＯＲゲートを実現することができる。

ＲＳは、トランジスタなどを用いて構成することができる。図２（Ｃ）に、ＲＳの構成例を示す。図２（Ｃ）に示すＲＳは、コンフィギュレーションメモリＣＭｂ１、ＣＭｂ２に格納するコンフィギュレーションデータを変更することにより、端子Ａ、Ｂ間の接続関係を変更することができる。例えば、コンフィギュレーションメモリＣＭｂ１にデータ“０”を格納することにより、端子Ａから端子Ｂへの経路を非導通状態とすることができ、コンフィギュレーションメモリＣＭｂ２にデータ“１”を格納することにより、端子Ｂから端子Ａへの経路を導通状態とすることができる。

このように、ＬＥ及びＲＳが有するコンフィギュレーションメモリに格納するデータを制御することにより、ＬＥの機能及びＬＥ間の接続関係を制御し、ＰＬＤ３０の機能を自由に設定することができる。なお、コンフィギュレーションメモリのより具体的な構成例については、実施の形態２などで説明する。

ＰＬＤ３０は、ＣＰＵ２０から入力される制御信号に応じて処理を実行する。図３に、ＣＰＵ２０における処理とＰＬＤ３０における処理の代表的な手順を示す。ＣＰＵ２０における処理は図３（Ａ）に示すように、制御ユニットＣＵによる命令メモリＩＭからの命令の読み出し、制御ユニットＣＵによる命令の解読、実行ユニットＥＵによるデータメモリＤＭからの被演算データの読み出し、実行ユニットＥＵによる演算、実行ユニットＥＵによる演算結果のデータメモリＤＭへの書き込み、を順次繰り返すことによって行われる。

命令メモリＩＭに記憶される命令は高い汎用性を有しており、当該命令を組み合わせることによってＣＰＵ２０は様々な機能を実現することができる。しかし、命令を実行する度にデータメモリＤＭへのアクセスが必要となる。この頻繁なアクセスは、ＣＰＵ２０の処理速度の低下につながる。

一方、ＰＬＤ３０はコンフィギュレーションデータを変更することにより、回路構成を柔軟に変更することができる。そのため、図３（Ｂ）に示すように複数の実行ユニットＥＵを構成し、これらの実行ユニットＥＵを接続することにより、一連の演算処理を行うパイプライン（ＰＬ）を構成することができる。また、処理するデータの量に応じて、パイプラインの数を制御することができる。

パイプラインの最初の実行ユニットにデータメモリＤＭから読み出した被演算データを入力すると、各パイプラインで一連の演算処理が行われ、演算処理が終了すると演算結果がデータメモリＤＭに格納される。このように、複数の実行ユニットＥＵで行われる一連の処理をパイプライン処理に置き換えた場合、データメモリＤＭへのアクセスはパイプライン処理の最初と最後に行えばよい。そのため、ＰＬＤ３０はＣＰＵ２０と比較してメモリへのアクセスの頻度を低くでき、高速な処理を行うことができる。また、メモリへのアクセスに伴う消費電力を大幅に削減でき、極めて電力効率のよい演算処理が可能となる。

図１（Ａ）に示す半導体装置１０は、ＣＰＵ２０及びＰＬＤ３０を有し、ＣＰＵ２０によってＰＬＤ３０の動作を制御することができる。そのため、ＣＰＵ２０は、複雑な演算が要求される処理や少量のデータ処理などを自身で実行し、大量のデータ処理が必要な演算や即応性が要求される演算などはＰＬＤ３０に処理させることができる。これにより、ＣＰＵ２０による処理の負荷の低減、及びメモリへのアクセス頻度の減少を図ることができ、半導体装置１０の動作速度及び電力効率の向上を実現することができる。

記憶回路４０は、ＰＬＤ３０に格納するデータを記憶する機能を有する回路である。具体的には、記憶回路４０はＮ個（Ｎは２以上の整数）の記憶領域４１（記憶領域４１［１］乃至［Ｎ］）を有する。

記憶領域４１には、ＰＬＤ３０における処理に用いるデータＤｃが記憶される。データＤｃは、ＰＬＤ３０に格納されるコンフィギュレーションデータのセットであり、ＰＬＤ３０を所定のタスクの実行が可能となるように再構成するためのデータに相当する。

ここで、ＰＬＤ３０の再構成の方法としては、ＰＬＤ３０の動作を停止した状態で再構成を行う静的再構成と、ＰＬＤ３０の動作中に再構成を行う動的再構成がある。動的再構成は、ＰＬＤ３０におけるタスクの実行とＰＬＤ３０の再構成を並行して行うことができるため、ＰＬＤ３０の動作速度の向上に好ましい。

ここで、ＰＬＤ３０にはマルチコンテキスト方式を用いることができる。マルチコンテキスト方式は、所定の回路構成に対応するコンフィギュレーションデータのセットを複数用意しておき、ＰＬＤ３０に格納するコンフィギュレーションデータのセットを切り替えることにより、ＰＬＤ３０の回路構成を高速で切り替える方式である。図４（Ａ）に、マルチコンテキスト方式を用いたＰＬＤ３０の概念図を示す。

ＰＬＤ３０は複数のコンテキストを有する。図４（Ａ）には、ＰＬＤ３０が２つのコンテキスト（Ｃｏｎｔｅｘｔ［０］、［１］）を有する構成例を示す。また、記憶領域４１［ｋ］（ｋは１以上Ｎ以下の整数）には、タスクｋの実行が可能な回路構成に対応するデータＤｃが格納されている。以下、コンテキスト数が２の場合について説明するが、ＰＬＤ３０のコンテキスト数は任意に設定することができる。

記憶領域４１［１］乃至［Ｎ］はそれぞれ、選択回路ＳＣを介してＰＬＤ３０と接続されている。記憶領域４１［１］乃至［Ｎ］に格納されたデータＤｃのいずれかが選択され、ＰＬＤ３０に入力されることにより、ＰＬＤ３０の再構成が行なわれる。これにより、ＰＬＤ３０において実行するタスクに応じて、ＰＬＤ３０の再構成を高速に行うことができる。

また、ＰＬＤ３０はＣｏｎｔｅｘｔ［０］、［１］を有し、それぞれ記憶領域４１に記憶されたデータＤｃを用いて再構成を行うことができる。具体的には、図４（Ｂ）に示すように、ＰＬＤ３０が有するコンフィギュレーションメモリＣＭは、Ｃｏｎｔｅｘｔ［０］、［１］に対応する記憶領域ＭＣ［０］、［１］を有する。

Ｃｏｎｔｅｘｔ［０］が選択される場合は、端子Ｃ［０］にトランジスタＴ［０］がオン状態となる電位が供給され、端子Ｃ［１］にトランジスタＴ［１］がオフ状態となる電位が供給される。これにより、記憶領域ＭＣ［０］に保持されているデータがコンフィギュレーションデータとして端子ＯＵＴに出力される。一方、Ｃｏｎｔｅｘｔ［１］が選択される場合は、端子Ｃ［０］にトランジスタＴ［０］がオフ状態となる電位が供給され、端子Ｃ［１］にトランジスタＴ［１］がオン状態となる電位が供給される。これにより、記憶領域ＭＣ［１］に保持されているデータがコンフィギュレーションデータとして端子ＯＵＴに出力される。このように、ＰＬＤ３０が有するコンテキストのいずれかが選択され、選択されたコンテキストに応じてＰＬＤ３０の回路構成を変更することができる。

記憶領域ＭＣ［０］、［１］にはそれぞれ、記憶領域４１［１］乃至［Ｎ］に記憶されたデータのいずれかを選択して格納することができる。すなわち、記憶領域ＭＣ［０］にはＣｏｎｔｅｘｔ［０］に対応するコンフィギュレーションデータを格納し、記憶領域ＭＣ［１］にはＣｏｎｔｅｘｔ［１］に対応するコンフィギュレーションデータを格納することができる。これにより、Ｃｏｎｔｅｘｔ［０］、［１］の再構成を独立して行うことができる。

また、ＰＬＤ３０における処理は、Ｃｏｎｔｅｘｔ［０］、［１］を交互に切り替えて行うことができる。この場合、Ｃｏｎｔｅｘｔ［０］においてタスクが実行されている期間にＣｏｎｔｅｘｔ［１］の再構成を行い、Ｃｏｎｔｅｘｔ［１］においてタスクが実行されている期間にＣｏｎｔｅｘｔ［０］の再構成を行うことができる。具体的には、Ｃｏｎｔｅｘｔ［０］においてタスクが実行されている期間に、記憶領域ＭＣ［１］に格納されたコンフィギュレーションデータの更新を行い、Ｃｏｎｔｅｘｔ［１］においてタスクが実行されている期間に、記憶領域ＭＣ［０］に格納されたコンフィギュレーションデータの更新を行うことができる。これにより、タスクの実行と再構成を並行して行う動的再構成を実現することができ、ＰＬＤ３０において極めて長いパイプラインを構築することができる。

なお、コンフィギュレーションメモリＣＭには、図４（Ｂ）に示す回路ＫＣを設けてもよい。回路ＫＣはトランジスタＴ_Ｋ、インバータＩＮＶ_Ｋを有する。端子ＯＵＴの電位がハイレベルの場合、端子ＶＨからトランジスタＴ_Ｋを介して端子ＯＵＴに高電源電位が供給される。これにより、端子ＯＵＴの電位をハイレベルに保つことができる。

図１（Ａ）において、ＰＬＤ３０はＣＰＵ２０から入力される制御信号ＣＴＲ１及び制御信号ＣＴＲ２に従って処理を行う。制御信号ＣＴＲ１は、ＰＬＤ３０が有する複数のコンテキストから、タスクを実行するコンテキストを選択する機能を有する信号である。制御信号ＣＴＲ２は、タスクが実行されていないコンテキストの再構成を制御する機能を有する信号である。

ＣＰＵ２０は、ＰＬＤ３０でタスクを実行する際、ＰＬＤ３０に制御信号ＣＴＲ１を出力する。制御信号ＣＴＲ１には、タスクを実行するコンテキストを変更する信号と、変更後のコンテキストを指定する信号とが含まれる。制御信号ＣＴＲ１に従い、ＰＬＤ３０が有する複数のコンテキストからタスクを実行するコンテキストが選択される。

また、ＣＰＵ２０はＰＬＤ３０に制御信号ＣＴＲ２を出力する。制御信号ＣＴＲ２には、タスクを実行していないコンテキストのコンフィギュレーションデータの更新を要求する信号と、コンフィギュレーションデータの更新を行うコンテキストを指定する信号とが含まれる。制御信号ＣＴＲ２に従い、タスクを実行していない特定のコンテキストが選択され、選択されたコンテキストにおいて再構成が行われる。

具体的には、ＰＬＤ３０に制御信号ＣＴＲ２が入力されると、ＰＬＤ３０から記憶回路４０に制御信号ＣＴＲ３が出力される。記憶回路４０に制御信号ＣＴＲ３が入力されると、記憶領域４１［１］乃至［Ｎ］からそれぞれコンフィギュレーションデータのセット（データＤｃ）が出力される。そして、これらのデータＤｃのうち、制御信号ＣＴＲ２に従って選択されたコンテキストを再構成するための一のデータＤｃがＰＬＤ３０に入力され、ＰＬＤ３０の再構成が行われる。これにより、タスクを実行していないコンテキストの再構成を行うことができる。

なお、半導体装置１０は、ＣＰＵ２０、ＰＬＤ３０に加えて、他の集積回路において演算を行うこともできる。図１（Ｂ）には、半導体装置１０が、ＣＰＵ２０からの命令に従って演算を行う回路３１を有する構成例を示す。回路３１としては、ＧＰＵ（ＧｒａｐｈｉｃｓＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）を用いることができる。この場合、ＣＰＵ、ＧＰＵ、ＰＬＤを用いて演算を行うことが可能な半導体装置１０を構成することができる。以下、回路３１をＧＰＵ３１ともいう。

以上のように、半導体装置１０は、ＣＰＵ２０と、ＣＰＵ２０によって制御されるＰＬＤ３０とを用いて演算を行うことができる。また、ＣＰＵ２０は、ＰＬＤ３０で実行するタスクの切り替えに同期して、ＰＬＤ３０の動的再構成を行うことができる。これにより、演算性能に優れた半導体装置を提供することができる。

＜半導体装置の構成例２＞
次に、半導体装置１０の具体的な構成例について説明する。図５に、半導体装置１０の構成例を示す。図５に示す半導体装置１０は、回路２０（ＣＰＵ２０）、回路３０（ＰＬＤ３０）、記憶回路４０、インターフェース（ＩＦ）５０、記憶回路６０、記憶回路７０、記憶回路８０、選択回路９０を有する。回路２０、回路３０、記憶回路４０の構成及び機能は、図１の説明と同様である。

ＩＦ５０は、ＣＰＵ２０と記憶回路６０の間のデータの送受信、及びＣＰＵ２０と記憶回路７０の間のデータの送受信を制御する機能を有する回路である。ＣＰＵ２０から記憶回路６０又は記憶回路７０にアクセス要求があると、ＣＰＵ２０からＩＦ５０にアドレス信号（信号ＡＤＤＲ）が出力される。ここで、ＣＰＵ２０は記憶回路６０及び記憶回路７０を、特定の論理アドレス領域に割り振られた記憶回路として認識する。そして、論理アドレスに対応する信号ＡＤＤＲが、ＩＦ５０において物理アドレスに対応する信号ＡＤＤＲＭ又は信号ＡＤＤＲＲに変換される。信号ＡＤＤＲＭは記憶回路６０の物理アドレスに対応する信号であり、信号ＡＤＤＲＲは記憶回路７０の物理アドレスに対応する信号である。なお、記憶回路６０には、信号ＡＤＤＲＭとともに記憶回路６０を選択するアクセス信号が入力されてもよい。また、記憶回路７０には、信号ＡＤＤＲＲとともに記憶回路７０を選択するアクセス信号が入力されてもよい。

記憶回路６０は、ＣＰＵ２０において行われる処理に用いられるデータを格納する機能を有する回路である。ＣＰＵ２０において行われる処理に用いられるデータとしては、ＣＰＵ２０において実行される命令に対応するプログラム、ＣＰＵ２０が実行する演算の対象となるデータ、ＣＰＵ２０による演算の結果に対応するデータなどが挙げられる。ＣＰＵ２０はファームウェアに従い、記憶回路６０を作業用のメモリとして処理を行う。

ＩＦ５０から信号ＡＤＤＲＭが入力されると、記憶回路６０においてデータの書き込み又は読み出しが行われる。データの書き込みは、ＣＰＵ２０からＩＦ５０に入力されたデータＤｉがデータＤｍとして記憶回路６０に出力され、データＤｍが信号ＡＤＤＲＭによって指定される記憶回路６０のアドレスに格納されることにより行われる。データの読み出しは、信号ＡＤＤＲＭによって指定される記憶回路６０のアドレスからデータＤｍが読み出され、データＤｍがＩＦ５０からＣＰＵ２０にデータＤｉとして出力されることにより行われる。

記憶回路７０は、ＣＰＵ２０において行われる処理に用いられるデータを格納する機能を有する。また、記憶回路７０は、ＰＬＤ３０の動作の制御に用いられるデータを記憶する機能を有する。記憶回路７０は、例えばレジスタによって構成することができる。

ＩＦ５０から信号ＡＤＤＲＲが入力されると、記憶回路７０においてデータの書き込み又は読み出しが行われる。データの書き込みは、ＣＰＵ２０からＩＦ５０に入力されたデータＤｉがデータＤｒとして記憶回路７０に出力され、データＤｒが信号ＡＤＤＲＲによって指定される記憶回路７０のアドレスに格納されることにより行われる。データの読み出しは、信号ＡＤＤＲＲによって指定される記憶回路７０のアドレスからデータＤｒが読み出され、データＤｒがＩＦ５０からＣＰＵ２０にデータＤｉとして出力されることにより行われる。

また、記憶回路７０は、記憶領域７１、記憶領域７２を有する。記憶領域７１は、タスクＡを実行するコンテキストを選択するためのデータ（Ｄ_ＴＡ）などを格納する機能を有する。記憶領域７２は、タスクＢを実行するコンテキストを選択するためのデータ（Ｄ_ＴＢ）、タスクＢに対応するコンフィギュレーションデータのセットが記憶された記憶領域４１を選択するためのデータ（Ｄ_ＣＳ）などを格納する機能を有する。記憶領域７１、記憶領域７２はそれぞれ、レジスタなどによって構成することができる。ＣＰＵ２０は、ファームウェアに従って記憶回路７０に適宜データの書き込みを行う。

記憶領域７１に格納されたデータがＣＰＵ２０により変更されると、記憶領域７１からＰＬＤ３０に制御信号ＣＴＲ１が出力され、タスクを実行するコンテキストの選択が行われる。また、記憶領域７２に格納されたデータがＣＰＵ２０により変更されると、記憶領域７２からＰＬＤ３０に制御信号ＣＴＲ２が出力され、タスクが実行されていない特定のコンテキストにおいて再構成が行われる。

具体的には、ＰＬＤ３０は、記憶領域７２から制御信号ＣＴＲ２が入力されると、記憶領域４１［１］乃至［Ｎ］に制御信号ＣＴＲ３を出力する。制御信号ＣＴＲ３は、記憶領域４１［１］乃至［Ｎ］にデータを出力させるための信号であり、チップセレクト信号などのアクセス信号に対応する。制御信号ＣＴＲ３が記憶領域４１［１］乃至［Ｎ］に入力されると、記憶回路４０から選択回路９０にコンフィギュレーションデータのセットに対応するデータＤｃ［１］乃至［Ｎ］が出力される。

記憶領域４１から選択回路９０へのデータＤｃの出力は、シリアルデータ出力とすることが好ましい。これにより、記憶回路４０と選択回路９０間のデータの送受信を制御するメモリインターフェースの構成を簡略化することができる。また、記憶領域４１から選択回路９０には、データＤｃと同期したクロック信号も出力される構成とすることが好ましい。これにより、記憶回路４０と選択回路９０間でクロック同期式のシリアル通信を行うことができる。なお、この通信は、ＮＲＺ（ＮｏｎＲｅｔｕｒｎＺｅｒｏ）符合化、位相変調などを用いて行うこともできる。この場合、ＣＤＲ（ＣｌｏｃｋＤａｔａＲｅｃｏｖｅｒｙ）回路を設けることにより、データＤｃとクロック信号を分離することができる。

なお、記憶回路７０は、ＰＬＤ３０において行われる処理に用いられるデータＤｃｐを記憶する機能を有していてもよい。ＰＬＤ３０において行われる処理に用いられるデータとしては、ＰＬＤ３０が実行する演算の対象となるデータ、ＰＬＤ３０による演算の結果に対応するデータなどが挙げられる。データＤｃｐは、記憶回路７０内のレジスタなどに記憶することができる。

記憶回路８０は、ＰＬＤ３０において行われる処理に用いられるデータを格納する機能を有する回路である。ＰＬＤ３０から記憶回路８０にアドレス信号に対応する信号ＡＤＤＲＰが入力されると、記憶回路８０においてデータの書き込み又は読み出しが行われる。データの書き込みは、ＰＬＤ３０から記憶回路８０にデータＤｐが出力され、データＤｐが信号ＡＤＤＲＰによって指定される記憶回路８０のアドレスに格納されることにより行われる。データの読み出しは、信号ＡＤＤＲＰによって指定される記憶回路８０のアドレスからデータＤｐが読み出され、データＤｐがＰＬＤ３０に出力されることにより行われる。

ＰＬＤ３０は、制御信号ＣＴＲ１により指定されたコンテキストを用いて、記憶回路８０を作業用のメモリとしてタスクを実行する。また、ＰＬＤ３０は、記憶回路７０に格納されたデータＤｃｐを用いてタスクを実行することもできる。なお、ＰＬＤ３０は、タスクの途中経過（チェックポイントの終了）を知らせるデータ、タスク終了を知らせるデータ、タスクの実行により生成したデータなどを記憶回路７０又は記憶回路８０に格納する機能を有していてもよい。ＣＰＵ２０は、記憶回路７０に所定のデータを格納することにより、ＰＬＤ３０のタスクスケジュールの更新などの処理を行うことができる。

選択回路９０は、記憶領域４１［１］乃至［Ｎ］のそれぞれから出力されたコンフィギュレーションデータのセット（データＤｃ［１］乃至Ｄｃ［Ｎ］）からいずれか一を選択して、ＰＬＤ３０に出力する機能を有する回路である。データＤｃの選択は、記憶回路７０から選択回路９０に入力される制御信号ＣＴＲ４に基づいて行われる。記憶領域７２に格納されたデータがＣＰＵ２０により変更されると、タスクＢに対応するコンフィギュレーションデータのセットを選択する制御信号ＣＴＲ４が生成され、選択回路９０に出力される。そして、選択回路９０から出力されたデータＤｃはＰＬＤ３０のコンフィギュレーションメモリに格納される。これにより、制御信号ＣＴＲ２によって選択されたコンテキストの再構成が行われる。

なお、図５に示す半導体装置１０では、ＰＬＤ３０が記憶領域４１［１］乃至［Ｎ］のいずれかを選択して当該記憶領域４１に対応する制御信号を生成することにより、記憶回路４０からデータＤｃを選択的に抽出する方式ではなく、記憶回路４０から一旦データＤｃ［１］乃至［Ｎ］を出力した後、ＰＬＤ３０に入力するデータＤｃを選択回路９０によって選択する方式を用いている。これにより、記憶領域４１の個数を増加させても、ＰＬＤ３０と記憶回路４０の通信を制御するメモリインターフェースの構成を大幅に変更する必要がなく、半導体装置の汎用性の向上を図ることができる。

上記のＰＬＤ３０の再構成は、あるコンテキストがタスクを実行しており動作状態である期間に、タスクを実行していないコンテキストが再構成されることにより行われる。これにより、ＰＬＤ３０の動的再構成を実現することができる。

なお、図５に示す半導体装置１０は、図１（Ｂ）に示すＧＰＵ３１を有していてもよい。図５に示す半導体装置１０がＧＰＵ３１を有する構成を、図６に示す。

ＣＰＵ２０とＧＰＵ３１の間のデータの授受は、ＩＦ５０を介して行われる。信号ＡＤＤＲＧはＧＰＵ３１へのアクセスのためのアドレス信号であり、データＤｇはＧＰＵ３１において書き込み又は読み出しが行われるデータである。このような構成とすることにより、半導体装置１０においてＣＰＵ、ＧＰＵ、ＰＬＤを用いて演算を行うことが可能となる。

＜半導体装置の動作例＞
次に、半導体装置１０の動作例について説明する。図７は、半導体装置１０にマルチコンテキスト方式のＰＬＤ３０を用いた場合の動作例を示すタイミングチャートである。なお、ここではＰＬＤ３０が２つのコンテキスト（Ｃｏｎｔｅｘｔ［０］、［１］）を有する場合について説明するが、ＰＬＤ３０のコンテキスト数はこれに限定されず、任意の数とすることができる。

まず、時刻Ｔ０において、Ｃｏｎｔｅｘｔ［０］のコンフィギュレーションデータはタスク１に対応するデータＤｃ［１］であり、Ｃｏｎｔｅｘｔ［１］のコンフィギュレーションデータはタスク２に対応するデータＤｃ［２］であり、制御信号ＣＴＲ１によって選択されているコンテキスト（ＡｃｔｉｖｅＣｏｎｔｅｘｔ）はＣｏｎｔｅｘｔ［０］である。このとき、ＰＬＤ３０が実行するタスク（ＡｃｔｉｖｅＣｏｎｆｉｇｕｒａｔｉｏｎ）は、データＤｃ［１］に対応したタスク１である。

なお、時刻Ｔ０以前に、Ｃｏｎｔｅｘｔ［０］のコンフィギュレーションデータを記憶領域４１［１］に格納されたデータＤｃ［１］に更新するためのデータ、及び、Ｃｏｎｔｅｘｔ［１］のコンフィギュレーションデータを記憶領域４１［２］に格納されたデータＤｃ［２］に更新するためのデータを、ＣＰＵ２０によって記憶領域７２に格納し、さらに、タスクを実行するコンテキストとしてＣｏｎｔｅｘｔ［０］を指定するデータをＣＰＵ２０によって記憶領域７１に格納する。これにより、ＰＬＤ３０を時刻Ｔ０における状態とすることができる。上記の動作は、半導体装置１０に電源電圧を供給した直後や、半導体装置１０のリセット動作を行った直後などに行うことができる。

次に、時刻Ｔ１において、ＡｃｔｉｖｅＣｏｎｔｅｘｔをＣｏｎｔｅｘｔ［１］とする。これにより、ＰＬＤ３０が実行するタスクは、データＤｃ［２］に対応したタスク２に切り替わる。なお、上記の切り替えは、タスクを実行するコンテキストとしてＣｏｎｔｅｘｔ［１］を指定するデータをＣＰＵ２０によって記憶領域７１に格納することにより、行うことができる。

次に、時刻Ｔ２乃至Ｔ３において、タスクを実行していないＣｏｎｔｅｘｔ［０］は、タスク３に対応するデータＤｃ［３］を用いて再構成される。この動作は、Ｃｏｎｔｅｘｔ［０］のコンフィギュレーションデータを記憶領域４１［３］に格納されたデータＤｃ［３］に更新するためのデータを、ＣＰＵ２０によって記憶領域７２に格納することにより行うことができる。

次に、時刻Ｔ４において、ＡｃｔｉｖｅＣｏｎｔｅｘｔをＣｏｎｔｅｘｔ［０］とする。これにより、ＰＬＤ３０が実行するタスクは、データＤｃ［３］に対応するタスク３に切り替わる。なお、上記の切り替えは、タスクを実行するコンテキストとしてＣｏｎｔｅｘｔ［０］を指定するデータをＣＰＵ２０によって記憶領域７１に格納することにより、行うことができる。

次に、時刻Ｔ５乃至Ｔ６において、タスクを実行していないＣｏｎｔｅｘｔ［１］は、タスク４に対応するデータＤｃ［４］を用いて再構成される。この動作は、Ｃｏｎｔｅｘｔ［１］のコンフィギュレーションデータを記憶領域４１［４］に格納されたデータＤｃ［４］に更新するためのデータを、ＣＰＵ２０によって記憶領域７２に格納することにより行うことができる。

次に、時刻Ｔ７において、ＡｃｔｉｖｅＣｏｎｔｅｘｔをＣｏｎｔｅｘｔ［１］とする。これにより、ＰＬＤ３０が実行するタスクは、データＤｃ［４］に対応するタスク４に切り替わる。

以上のように、ＰＬＤ３０はＣＰＵ２０の制御により、Ｃｏｎｔｅｘｔ［０］、［１］を交互に切り替えて処理を行うことができる。また、ＰＬＤ３０はＣＰＵ２０の制御により、あるコンテキストがタスクを実行している期間に、タスクを実行していないコンテキストの再構成を行うことができる。これらの動作を行うことにより、ＰＬＤ３０は実質的に無限長のパイプラインを構成することもでき、演算性能に優れた半導体装置を提供することができる。

＜半導体装置の構成例３＞
次に、半導体装置１０の他の構成例について説明する。図８に、半導体装置１０の構成例を示す。図８に示す半導体装置１０は、複数のＣＰＵ２０及び複数のＰＬＤ３０を用いたコンピューティングシステムを構成している。

図８において、ＣＰＵ２０同士はリンクＬｃｃによって接続されている。これにより、複数のＣＰＵ２０は処理を分散して実行することができる。また、ＣＰＵ２０とＰＬＤ３０はリンクＬｃｐによって接続されている。これにより、負荷の大きい演算処理などをＰＬＤ３０において実行することができる。

そして、隣接するＰＬＤ３０同士は、リンクＬｐｐによって接続されている。これにより、複数のＰＬＤ３０を用いて一つの深いパイプラインを構築して演算処理を実行することができる。又は、複数のＰＬＤ３０を用いて同一のパイプラインを複数構築して、複数の演算処理を並列に実行することができる。これにより、半導体装置１０の演算処理のスループットを向上させることができる。

また、複数のＰＬＤ３０間にリンクＬｐｐが設けられていることにより、ＰＬＤ３０はＣＰＵ２０及びリンクＬｃｃを介することなく、他のＰＬＤ３０と通信を行うことができる。よって、ＰＬＤ３０の処理速度を向上させることができる。

上記のように、本発明の一態様においては、ＣＰＵ２０及びＰＬＤ３０を用いて演算を行うことができる。これにより、ＣＰＵ２０による処理の負荷の低減、及びメモリへのアクセス頻度の減少を図ることができ、半導体装置の処理速度及び電力効率の向上を実現することができる。また、本発明の一態様においては、ＰＬＤ３０のコンテキストを切り替えて処理を行い、ＰＬＤ３０で実行するタスクの切り替えに同期して、ＰＬＤ３０の動的再構成を行うことができる。これにより、演算性能に優れた半導体装置を提供することができる。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態２）
本実施の形態では、上記実施の形態で説明した半導体装置に用いることができるＰＬＤの構成例について説明する。

＜ＰＬＤの構成例＞
図９に、ＰＬＤ２００の構成を示す。ＰＬＤ２００は、実施の形態１におけるＰＬＤ３０として用いることができる。なお、ＰＬＤ２００にはマルチコンテキスト方式を適用することができる。

ＰＬＤ２００は、ロジック部、入出力部、及び周辺回路部を有する。ロジック部は、ロジックアレイ（ＬＡ）２１１、２１２、スイッチアレイ（ＳＷＡ）２２１乃至２２３を有する。入出力部は、入出力アレイ（ＩＯＡ）２２４、２２５を有する。周辺回路部は、ロジック部および入出力部を駆動する機能を有する回路を有する。例えば周辺回路部は、クロック信号生成装置２３０、コンフィギュレーションコントローラ２３１、コンテキストコントローラ２３２、列ドライバ回路２３４、行ドライバ回路２３５を有する。

ＬＡ２１１、２１２はそれぞれ、複数のＬＥ２４０を有する。図９には、ＬＡ２１１が１０個のＬＥ２４０（ＬＥ＜００＞乃至＜０９＞）を有し、ＬＡ２１２が１０個のＬＥ２４０（ＬＥ＜１０＞乃至＜１９＞）を有する構成例を示しているが、ＬＥ２４０の数は自由に設定することができる。ＩＯＡ２２４、２２５は、ＰＬＤ２００の外部端子とＬＡ２１１、２１２との間の信号の入出力を制御する機能を有する。

ＩＯＡ２２４、２２５はそれぞれ、複数の入出力回路（ＩＯ）を有する。図９には、ＩＯＡ２２４が１０個の入出力回路（ＩＯ＜００＞乃至＜０９＞）を有し、ＩＯＡ２２５が１０個の入出力回路（ＩＯ＜１０＞乃至＜１９＞）を有する構成例を示している。ＩＯ＜００＞乃至＜１９＞は、互いに異なる外部端子と接続されている。

ＳＷＡ２２１乃至２２３はそれぞれ、複数のＲＳ２８０を有する。ＲＳ２８０内の表記は、その機能を表している。例えば、「ＬＥ０＊ｔｏＩＯ００」とは、ＲＳ２８０が、ＬＥ＜００＞乃至＜０９＞の出力ノードと、ＩＯ＜００＞の入力ノードとの間のスイッチとしての機能を有することを示しており、ＲＳ２８０は、コンフィギュレーションデータ及びコンテキストを選択するデータ（以下、コンテキストデータともいう）に従って、ＬＥ＜００＞乃至＜０９＞とＩＯ＜００＞との接続関係を決定する。

クロック信号生成装置２３０は、ＰＬＤ２００内で使用される１または複数のクロック信号を生成する機能を有する。列ドライバ回路２３４は、コンフィギュレーションデータを生成する機能を有する。行ドライバ回路２３５は、コンフィギュレーションメモリを選択する信号を生成する機能を有する。コンフィギュレーションコントローラ２３１は、列ドライバ回路２３４および行ドライバ回路２３５を制御する機能を有する。コンテキストコントローラ２３２は、コンテキストデータを生成する機能を有する。

＜ＬＥの構成例＞
図１０に、ＬＥ２４０の構成例を示す。ＬＥ２４０はプログラム可能な論理回路であり、コンフィギュレーションメモリ部２５０、ロジックセル（ＬＣＥＬＬ）２６０を有する。

コンフィギュレーションメモリ部２５０は、コンフィギュレーションデータを格納する機能を有する。ＬＥ２４０の機能は、コンフィギュレーションメモリ部２５０に格納されたコンフィギュレーションデータに従って決定される。

ＬＥ２４０は、入力データＤｉｎに所定の論理演算を施したデータを生成し、これを出力データＤｏｕｔとして出力する機能を有する。ＬＥ２４０は、排他的論理和（ＸＯＲ）回路群２６１、ＬＵＴ２６２、キャリーロジック２６３、セレクタ（ＳＥＬ）２６４、フリップフロップ（ＦＦ）２６５、セレクタ（ＳＥＬ）２６６を有する。ＦＦ２６５はレジスタとしての機能を有する。ＦＦ２６５は、データが入力される端子Ｄ、リセット信号ＲＳＴが入力される端子ＸＲ、クロック信号ＣＬＫが入力される端子、データを出力する端子Ｑを有する。コンフィギュレーションメモリ部２５０から出力されるコンフィギュレーションデータによって、ＬＣＥＬＬ２６０の論理機能が制御される。

データＤｉｎは、ＲＳ２８０から入力される。また、データＤｏｕｔはＲＳ２８０に出力される。複数のＬＥ２４０によってキャリーチェーンを形成するため、複数のＬＥ２４０間でキャリー信号（ｃａｒｒｙｓｉｇｎａｌ）の入出力が行われる。また、複数のＬＥ２４０によってレジスタチェーンを形成するため、隣接するＬＥ２４０間でレジスタチェーン信号（ｒｅｇｉｓｔｅｒｃｈａｉｎｓｉｇｎａｌ）の入出力が行われる。

＜コンフィギュレーションメモリの構成例＞
ＰＬＤ２００が有するＬＥ２４０及びＲＳ２８０は、それぞれコンフィギュレーションメモリを有する。以下、ＬＥ２４０及びＲＳ２８０に用いることができるコンフィギュレーションメモリの構成例について説明する。

コンフィギュレーションメモリは、コンフィギュレーションデータを記憶する機能を有する記憶回路を有する。コンフィギュレーションメモリが有する記憶回路は、揮発性であっても不揮発性であってもよい。揮発性の記憶回路としては、例えば、ＳＲＡＭなどが挙げられる。また、不揮発性の記憶回路としては、例えば、フラッシュメモリ、強誘電体メモリ（ＦｅＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ）、相変化メモリ（ＰＲＡＭ）、抵抗変化型メモリ（ＲｅＲＡＭ）などが挙げられる。

ここで、記憶回路として、チャネル形成領域に酸化物半導体を有するトランジスタ（以下、ＯＳトランジスタともいう）を有する回路を用いることが特に好ましい。酸化物半導体は、シリコンなどの半導体よりもバンドギャップが広く、また、キャリア密度を低くすることができる。そのため、ＯＳトランジスタのオフ電流は極めて小さい。よって、コンフィギュレーションメモリにＯＳトランジスタを用いることにより、コンフィギュレーションデータを極めて長期間にわたって保持することができる。また、以下に述べるように、ＯＳトランジスタを用いることによりコンフィギュレーションメモリの面積の縮小を図ることができる。

［構成例１］
図１１（Ａ）に、コンフィギュレーションメモリに用いることができる記憶回路の構成例を示す。記憶回路３００は、複数の回路３１０を有する。なお、図１１（Ａ）には一例として、２つの回路３１０（回路３１０［０］、［１］）を示しているが、回路３１０の個数はこれに限られない。回路３１０に所定のコンフィギュレーションデータを格納することにより、配線ＩＮと配線ＯＵＴの間の接続状態を制御することができる。そのため、記憶回路３００はＲＳ２８０に適用することができる。

回路３１０は、トランジスタ３１１、３１２、３１３、容量素子３１４を有する。ここではトランジスタ３１１、３１２、３１３をｎチャネル型としているが、これらのトランジスタはそれぞれｐチャネル型であってもよい。なお、「ＯＳ」の符号が付されたトランジスタはＯＳトランジスタである。

トランジスタ３１１のゲートは配線ＷＬと接続され、ソース又はドレインの一方はトランジスタ３１２のゲートおよび容量素子３１４の一方の電極と接続され、ソース又はドレインの他方は配線ＢＬと接続されている。トランジスタ３１２のソース又はドレインの一方は配線ＩＮと接続され、ソース又はドレインの他方はトランジスタ３１３のソース又はドレインの一方と接続されている。トランジスタ３１３のゲートは配線ＣＴＸと接続され、ソース又はドレインの他方は配線ＯＵＴと接続されている。容量素子３１４の他方の電極は、所定の電位が供給される配線と接続されている。ここで、トランジスタ３１１のソース又はドレインの一方、トランジスタ３１２のゲート、および容量素子３１４の一方の電極と接続されたノードを、ノードＮ１とする。

次に、回路３１０の動作について説明する。まず、配線ＷＬの電位を制御してトランジスタ３１１をオン状態とする。これにより、配線ＢＬの電位がノードＮ１に与えられる（コンフィギュレーションデータの書き込み）。なお、配線ＷＬは行ドライバ回路２３５（図９参照）と接続されており、配線ＷＬの電位は行ドライバ回路２３５によって制御することができる。

その後、配線ＷＬの電位を制御してトランジスタ３１１をオフ状態とする。これにより、ノードＮ１が浮遊状態となり、ノードＮ１の電位が保持される（コンフィギュレーションデータの保持）。ここで、配線ＩＮと配線ＯＵＴ間に設けられたトランジスタ３１２の導通状態は、ノードＮ１の電位によって決定される。そのため、ノードＮ１の電位を制御することにより配線ＩＮと配線ＯＵＴ間の導通状態を制御することができる。このような回路３１０を有する記憶回路３００は、配線間の導通状態を制御するスイッチとしての機能を有するため、ＲＳ２８０のコンフィギュレーションメモリに用いることができる。記憶回路３００をＲＳ２８０のコンフィギュレーションメモリに用いる場合、配線ＩＮと配線ＯＵＴはそれぞれ、ＩＯ又はＬＥ２４０と接続される。

なお、記憶回路３００は回路３１０［０］及び回路３１０［１］を有し、両者は配線ＯＵＴを共有している。そして、配線ＣＴＸ［０］、［１］に所定の電位を供給することにより、回路３１０［０］又は回路３１０［１］の一方を選択することができる。これにより、記憶回路３００をマルチコンテキスト方式のコンフィギュレーションメモリとして用いることができる。

具体的には、Ｃｏｎｔｅｘｔ［０］を選択する場合、配線ＣＴＸ［０］を制御して回路３１０［０］のトランジスタ３１３をオン状態とする。また、配線ＣＴＸ［１］を制御して回路３１０［１］のトランジスタ３１３をオフ状態とする。これにより、配線ＩＮと配線ＯＵＴ間の導通状態は、回路３１０［０］のノードＮ１の電位によって制御される。一方、Ｃｏｎｔｅｘｔ［１］を選択する場合は、配線ＣＴＸ［０］を制御して回路３１０［０］のトランジスタ３１３をオフ状態とする。また、配線ＣＴＸ［１］を制御して回路３１０［１］のトランジスタ３１３をオン状態とする。これにより、配線ＩＮと配線ＯＵＴ間の導通状態は、回路３１０［１］のノードＮ１の電位によって制御される。このように、配線ＣＴＸ［０］、［１］の電位を制御することにより、配線ＩＮと配線ＯＵＴの間の導通状態を制御するコンテキストを選択することができる。

ここで、トランジスタ３１１はＯＳトランジスタであり、オフ電流が極めて小さい。そのため、トランジスタ３１１をオフ状態である期間において、ノードＮ１の電位を長時間にわたって維持することができる。これにより、コンフィギュレーションデータの更新の頻度を大幅に減らすことができ、ＰＬＤ２００の消費電力を削減することができる。また、回路３１０への電力の供給が停止された期間においても、コンフィギュレーションデータを長期間保持することができる。

また、ＯＳトランジスタを用いることにより、少ないトランジスタ数（回路３１０においては３個）で回路３１０を構成することができる。これにより、ＰＬＤ２００の面積を縮小することができる。また、ＯＳトランジスタは他のトランジスタ上に積層することができる。そのため、トランジスタ３１１をトランジスタ３１２又はトランジスタ３１３上に積層し、回路３１０の面積を縮小することができる。これにより、ＰＬＤ２００の面積をさらに縮小することができる。

また、ＰＬＤ２００にマルチコンテキスト方式を用いる場合、コンフィギュレーションメモリには複数のコンテキストに対応するコンフィギュレーションデータを格納する必要があるため、コンフィギュレーションメモリの面積が大幅に増大する可能性がある。しかしながら、上記の通りＯＳトランジスタを有する記憶回路３００を用いることにより、コンフィギュレーションメモリの面積の増加を抑えることができる。そのため、ＯＳトランジスタをマルチコンテキスト方式のＰＬＤ２００に用いることは特に好ましい。

なお、図１１（Ａ）において、ＯＳトランジスタ以外のトランジスタの材料は特に限定されない。例えば、チャネル形成領域が単結晶半導体を有する基板の一部に形成されるトランジスタ（以下、単結晶トランジスタともいう）を用いてもよい。単結晶半導体を有する基板としては、単結晶シリコン基板や単結晶ゲルマニウム基板などがあげられる。単結晶トランジスタは高速な動作が可能であるため、記憶回路に単結晶トランジスタを用いることにより、記憶回路の動作速度を向上させることができる。また、ＯＳトランジスタ以外のトランジスタには、酸化物半導体以外の半導体を含む膜にチャネル形成領域が形成されるトランジスタを用いることもできる。酸化物半導体以外の半導体としては、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体などがあげられる。これらの半導体は、単結晶半導体であってもよいし、非晶質半導体、微結晶半導体、多結晶半導体などの非単結晶半導体であってもよい。これらのトランジスタは、以下の説明におけるＯＳトランジスタ以外のトランジスタにも用いることができる。

また、図１１（Ｂ）に、回路３１０の他の構成例を示す。図１１（Ｂ）に示す回路３１０は、図１１（Ａ）における容量素子３１４の代わりに回路３１５が設けられた構成を有する。回路３１５はインバータループを構成しており、ノードＮ１の電位は回路３１５によってハイレベル又はローレベルに維持される。なお、トランジスタ３１１には上記のＯＳトランジスタ以外のトランジスタを用いることができる。この場合、回路３１０は揮発性となる。

［構成例２］
図１２に、コンフィギュレーションメモリに用いることができる他の記憶回路の構成例を示す。記憶回路４００は回路４１０を有する。なお、図１２には一例として、２つの回路４１０（回路４１０［０］、［１］）を示しているが、回路４１０の個数はこれに限られない。

回路４１０は、トランジスタ４１１、４１２、容量素子４１３、トランジスタ４１４、４１５、容量素子４１６、トランジスタ４１７を有する。ここでは、トランジスタ４１１、４１２、４１４、４１５、４１７をｎチャネル型としているが、トランジスタ４１１、４１２、４１４、４１５、４１７はそれぞれｐチャネル型であってもよい。

トランジスタ４１１のゲートは配線ＷＬと接続され、ソース又はドレインの一方はトランジスタ４１２のゲートおよび容量素子４１３の一方の電極と接続され、ソース又はドレインの他方は配線ＢＬと接続されている。トランジスタ４１２のソース又はドレインの一方は所定の電位（ここでは高電源電位ＶＤＤ）が供給される配線と接続され、ソース又はドレインの他方はトランジスタ４１７のソース又はドレインの一方と接続されている。容量素子４１３の他方の電極は、所定の電位が供給される配線と接続されている。また、トランジスタ４１４のゲートは配線ＷＬと接続され、ソース又はドレインの一方はトランジスタ４１５のゲートおよび容量素子４１６の一方の電極と接続され、ソース又はドレインの他方は配線ＢＬｂと接続されている。トランジスタ４１５のソース又はドレインの一方は所定の電位（ここでは低電源電位ＶＳＳ、例えば接地電位）が供給される配線と接続され、ソース又はドレインの他方はトランジスタ４１７のソース又はドレインの一方と接続されている。容量素子４１６の他方の電極は、所定の電位が供給される配線と接続されている。トランジスタ４１７のゲートは配線ＣＴＸと接続され、ソース又はドレインの他方は配線ＯＵＴと接続されている。

ここで、トランジスタ４１１のソース又はドレインの一方、トランジスタ４１２のゲート、および容量素子４１３の一方の電極と接続されたノードを、ノードＮ２とする。また、トランジスタ４１４のソース又はドレインの一方、トランジスタ４１５のゲート、および容量素子４１６の一方の電極と接続されたノードを、ノードＮ３とする。なお、配線ＢＬｂには、配線ＢＬに供給される信号の反転信号が供給される。

ノードＮ２又はノードＮ３の一方にはハイレベルの電位、他方にはローレベルの電位が、コンフィギュレーションデータとして格納される。そのため、トランジスタ４１２又はトランジスタ４１５の一方はオン状態となり、他方はオフ状態となる。よって、ハイレベル又はローレベルの電位を配線ＯＵＴに選択的に供給することができる。このような回路４１０を有する記憶回路４００は、配線ＯＵＴに出力される論理値を制御する機能を有するため、ＬＥ２４０のコンフィギュレーションメモリに用いることができる。記憶回路４００をＬＥ２４０のコンフィギュレーションメモリに用いる場合、配線ＯＵＴは他の論理回路やＲＳ２８０などに接続される。なお、ノードＮ２及びノードＮ３へのコンフィギュレーションデータの格納は、図１１（Ａ）の回路３１０と同様の動作により行うことができる。

なお、記憶回路４００は回路４１０［０］及び回路４１０［１］を有し、両者は配線ＯＵＴを共有している。そして、配線ＣＴＸ［０］、［１］に所定の電位を供給することにより、回路４１０［０］又は回路４１０［１］の一方を選択することができる。これにより、記憶回路４００をマルチコンテキスト方式のコンフィギュレーションメモリとして用いることができる。

具体的には、Ｃｏｎｔｅｘｔ［０］を選択する場合、配線ＣＴＸ［０］を制御して回路４１０［０］のトランジスタ４１７をオン状態とする。また、配線ＣＴＸ［１］を制御して回路４１０［１］のトランジスタ４１７をオフ状態とする。これにより、配線ＯＵＴの電位は、回路４１０［０］のノードＮ２及びノードＮ３の電位によって制御される。一方、Ｃｏｎｔｅｘｔ［１］を選択する場合は、配線ＣＴＸ［０］を制御して回路４１０［０］のトランジスタ４１７をオフ状態とする。また、配線ＣＴＸ［１］を制御して回路４１０［１］のトランジスタ４１７をオン状態とする。これにより、配線ＯＵＴの電位は、回路４１０［１］のノードＮ２及びノードＮ３の電位によって制御される。このように、配線ＣＴＸ［０］、［１］の電位を制御することにより、配線ＯＵＴの電位を制御するコンテキストを選択することができる。

回路４１０には、トランジスタ４１１、４１４としてＯＳトランジスタが用いられている。そのため、回路４１０においても回路３１０と同様に、消費電力の削減及び面積の縮小を図ることができる。

また、記憶回路４００は、回路４２０を有していてもよい。回路４２０は、インバータ４２１、トランジスタ４２２を有する。インバータ４２１の入力端子は配線ＯＵＴと接続され、出力端子はトランジスタ４２２のゲートと接続されている。トランジスタ４２２のソース又はドレインの一方は配線ＯＵＴと接続され、他方は所定の電位が供給される配線（ここでは高電源電位ＶＤＤ）と接続されている。回路４２０は、配線ＯＵＴの電位を保持する機能を有しており、配線ＯＵＴがフロート状態となることを防ぐことができる。これにより、配線ＯＵＴの電位が中間電位になるのを防ぐことができ、配線ＯＵＴと接続された回路素子における貫通電流の発生を防止することができる。

また、図１３に回路４１０の他の構成例を示す。図１３（Ａ）に示す回路４１０は、図１２における容量素子４１３、４１６の代わりに回路４１８、４１９が設けられた構成を有する。回路４１８、４１９はインバータループを構成しており、ノードＮ２の電位は回路４１８によって、ノードＮ３の電位は回路４１９によって、それぞれハイレベル又はローレベルに維持される。なお、トランジスタ４１１、４１４には上記のＯＳトランジスタ以外のトランジスタを用いることができる。この場合、回路４１０は揮発性となる。

また、図１２、図１３（Ａ）においては、トランジスタ４１１のゲートとトランジスタ４１４のゲートは同一の配線ＷＬと接続されているが、異なる配線と接続されていてもよい。トランジスタ４１１のゲートが配線ＷＬａと接続され、トランジスタ４１４のゲートが配線ＷＬｂと接続されている構成を、図１３（Ｂ）に示す。

［構成例３］
コンフィギュレーションメモリには、揮発性メモリとＯＳトランジスタを組み合わせた回路を用いることもできる。このような記憶回路の構成例を図１４に示す。記憶回路５００の構成例を示す。記憶回路５００は、回路５１０、回路５２０を有する。なお、記憶回路５００は例えば、図１１（Ｂ）におけるトランジスタ３１１及び回路３１５、又は、図１３（Ａ）におけるトランジスタ４１１及び回路４１８、又は、図１３（Ａ）におけるトランジスタ４１４及び回路４１９として用いることができる。

回路５１０は、トランジスタ５１１乃至５１６を有する。トランジスタ５１１、５１２、５１５、５１６はｎチャネル型であり、トランジスタ５１３、５１４はｐチャネル型である。なお、トランジスタ５１１、５１２はそれぞれ、ｎチャネル型であってもｐチャネル型であってもよい。

トランジスタ５１１のゲートは配線ＷＬと接続され、ソース又はドレインの一方はトランジスタ５１３のソース又はドレインの一方、トランジスタ５１５のソース又はドレインの一方、トランジスタ５１４のゲート、トランジスタ５１６のゲートと接続され、ソース又はドレインの他方は配線ＢＬと接続されている。トランジスタ５１２のゲートは配線ＷＬと接続され、ソース又はドレインの一方はトランジスタ５１４のソース又はドレインの一方、トランジスタ５１６のソース又はドレインの一方、トランジスタ５１３のゲート、トランジスタ５１５のゲートと接続され、ソース又はドレインの他方は配線ＢＬｂと接続されている。トランジスタ５１３のソース又はドレインの他方、トランジスタ５１４のソース又はドレインの他方は、それぞれ所定の電位（ここでは高電源電位ＶＤＤ）が供給される配線と接続されている。トランジスタ５１５のソース又はドレインの他方、トランジスタ５１６のソース又はドレインの他方は、それぞれ所定の電位（ここでは低電源電位ＶＳＳ）が供給される配線と接続されている。なお、トランジスタ５１３のゲートおよびトランジスタ５１５のゲートと接続されたノードをノードＮ５とし、トランジスタ５１４のゲートおよびトランジスタ５１６のゲートと接続されたノードをノードＮ４とする。

このように、回路５１０は揮発性のＳＲＡＭセルを構成している。また、ノードＮ４およびノードＮ５は、コンフィギュレーションデータを保持するノードに対応する。

回路５２０は、トランジスタ５２１、５２２、容量素子５２３、５２４を有する。ここで、トランジスタ５２１、５２２はＯＳトランジスタである。

トランジスタ５２１のゲートは配線ＷＥと接続され、ソース又はドレインの一方は容量素子５２３の一方の電極と接続され、ソース又はドレインの他方はノードＮ５と接続されている。トランジスタ５２２のゲートは配線ＷＥと接続され、ソース又はドレインの一方は容量素子５２４の一方の電極と接続され、ソース又はドレインの他方はノードＮ４と接続されている。容量素子５２３の他方の電極および容量素子５２４の他方の電極はそれぞれ、所定の電位が供給される配線と接続されている。所定の電位が供給される配線は、高電位電源線であっても低電位電源線（接地線など）であってもよい。また、電位の切り替えが可能な配線であってもよい。なお、トランジスタ５２１のソース又はドレインの一方および容量素子５２３の一方の電極と接続されたノードをノードＮ６とし、トランジスタ５２２のソース又はドレインの一方および容量素子５２４の一方の電極と接続されたノードをノードＮ７とする。

記憶回路５００においてデータが保持されるノードに相当するノードＮ４は、ＯＳトランジスタであるトランジスタ５２２を介してノードＮ７と接続されている。また、記憶回路５００においてデータが保持されるノードに相当するノードＮ５は、ＯＳトランジスタであるトランジスタ５２１を介してノードＮ６と接続されている。これにより、ＳＲＡＭセルを構成する回路５１０に保持されたデータを、ノードＮ６およびノードＮ７に退避させることができる。また、退避させたデータを再度、回路５１０に復帰させることができる。

具体的には、回路５１０においてデータの読み書きが行われない期間において、配線ＷＥの電位をハイレベルとすることにより、トランジスタ５２１、５２２をオン状態とし、ノードＮ４に保持されたデータをノードＮ７に退避させ、ノードＮ５に保持されたデータをノードＮ６に退避させることができる。その後、配線ＷＥの電位をローレベルとすることにより、トランジスタ５２１、５２２をオフ状態とし、ノードＮ６、Ｎ７の電位を保持する。また、配線ＷＥの電位を再度ハイレベルとし、トランジスタ５２１、５２２をオン状態とすることにより、ノードＮ６、Ｎ７に退避させたデータをノードＮ４、Ｎ５に復帰させることができる。なお、データを退避する際には高電源電位ＶＤＤを高くし、データを復帰させる際には高電源電位ＶＤＤを低くすることで、より安定したデータ退避、復帰が可能となる。

ここで、トランジスタ５２１、５２２はＯＳトランジスタであり、オフ電流が極めて小さい。そのため、トランジスタ５２１、５２２がオフ状態であるとき、ノードＮ６の電位とノードＮ７の電位を長期間にわたって保持することができる。従って、記憶回路５００への電力の供給が停止される直前に、ノードＮ４、Ｎ５に保持されたデータをノードＮ６、Ｎ７に退避させることにより、記憶回路５００への電力の供給が停止した場合であっても、記憶回路５００に記憶されたデータを保持することが可能となる。そして、記憶回路５００への電力の供給が再開された後、ノードＮ６、Ｎ７に保持されたデータをノードＮ４、Ｎ５に復帰させることができる。

なお、記憶回路５００はＳＲＡＭセルを構成するため、トランジスタ５１１乃至５１６には高速動作が要求される。そのため、トランジスタ５１１乃至５１６にはチャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタともいう）などを用いることが好ましい。

また、記憶回路５００に電力が供給され、回路５１０がＳＲＡＭセルとして動作している期間においては、トランジスタ５２１、５２２はオフ状態とすることが好ましい。これにより、回路５１０の高速な動作の阻害を防止することができる。

なお、図１４においては、回路５２０がトランジスタ５２１、５２２、容量素子５２３、５２４を有する例を示したが、トランジスタ５２１および容量素子５２３を省略した構成としてもよいし、トランジスタ５２２および容量素子５２４を省略した構成としてもよい。

また、図１４においては回路５１０に揮発性のメモリセルである６トランジスタ型のＳＲＡＭセルを用いたが、これに限定されず、回路５１０として他の揮発性のメモリセルを用いてもよい。他の揮発性メモリセルを用いた場合であっても、図１４に示すようにＯＳトランジスタおよび容量素子を接続することにより、データの退避及び復帰が可能となる。

以上のように、記憶回路５００において、回路５１０に格納されたデータを回路５２０に退避させて保持することにより、記憶回路５００への電力の供給が行われない期間においてもデータを保持することができる。また、電力の供給が再開された後、回路５２０に保持されたデータを回路５１０に復帰させることができる。そのため、データの保持期間において記憶回路５００への電力の供給を停止することができ、消費電力を低減することができる。

また、ＯＳトランジスタは、Ｓｉトランジスタ上に積層することができる。そのため、回路５２０を回路５１０上に積層することができる。従って、記憶回路５００の面積の増加を抑えることができる。

［構成例４］
本実施の形態で説明したＯＳトランジスタは、一対のゲートを有していてもよい。図１１（Ａ）における回路３１０を例として、ＯＳトランジスタに一対のゲートが設けられた構成を図１５に示す。なお、トランジスタが一対のゲートを有する場合、一方のゲートをフロントゲート又は単にゲートと呼び、他方のゲートをバックゲートと呼ぶことができる。

図１５（Ａ）に示すトランジスタ３１１はバックゲートを有し、バックゲートはフロントゲートと接続されている。この場合、フロントゲートの電位とバックゲートの電位は等しくなる。

図１５（Ｂ）に示すトランジスタ３１１は、バックゲートが配線ＢＧＬと接続されている。配線ＢＧＬは、バックゲートに所定の電位を供給する機能を有する配線である。配線ＢＧＬの電位を制御することにより、トランジスタ３１１の閾値電圧を制御することができる。なお、配線ＢＧＬは行ドライバ回路２３５（図９参照）と接続することができ、配線ＢＧＬの電位は行ドライバ回路２３５によって制御することができる。また、配線ＢＧＬは同一の行の回路３１０において共有されている。

図１６は、バックゲートが設けられたトランジスタ３１１の動作例を説明するためのタイミングチャートである。図１６（Ａ）は、図１５（Ｂ）に示す回路３１０にコンフィギュレーションデータを書き込むときの動作を表し、図１６（Ｂ）は、回路３１０にコンフィギュレーションデータが保持されているときの動作である。なお、配線ＢＧＬ＜ｎ＞はｎ行目（ｎは自然数）の配線ＢＧＬを表し、配線ＢＧＬ＜ｎ＋１＞はｎ＋１行目の配線ＢＧＬを表す。

回路３１０にコンフィギュレーションデータを書き込む際は、配線ＷＬの走査が行われ、図１６（Ａ）に示すように配線ＷＬ＜ｎ＞、＜ｎ＋１＞の電位が順にハイレベルとなる。また、配線ＢＧＬ＜ｎ＞、＜ｎ＋１＞の電位も、配線ＷＬ＜ｎ＞、＜ｎ＋１＞に同期して順にハイレベルとなる。ここで、配線ＷＬの電位をハイレベルにしてトランジスタ３１１をオン状態とする際、同一の行の配線ＢＧＬの電位もハイレベルとする。これにより、コンフィギュレーションデータの書き込みを行う際に、トランジスタ３１１の閾値電圧をマイナス側にシフトさせ、トランジスタ３１１のオン状態における電流値を増加させることができる。

一方、回路３１０に格納されたコンフィギュレーションデータを維持する期間においては、図１６（Ｂ）に示すように、配線ＷＬの電位をローレベルとし、トランジスタ３１１をオフ状態にする。このとき、同一の行の配線ＢＧＬの電位もローレベルとする。これにより、コンフィギュレーションデータを保持する期間において、トランジスタ３１１の閾値電圧をプラス側にシフトさせ、トランジスタ３１１のオフ電流を減少させることができる。

図１６に示す動作は、図１５（Ａ）に示す回路３１０においても行うことができる。ただし、図１５（Ａ）に示す回路３１０においては、トランジスタ３１１のフロントゲートとバックゲートを接続するための開口部を回路３１０の内部に設ける必要があり、回路３１０の面積が増加する場合がある。一方、図１５（Ｂ）に示すように、トランジスタ３１１の一対のゲートの電位を別の配線によって制御する場合、回路３１０の内部に上記の開口部を設ける必要がない。そのため、回路３１０の面積の増加を抑えることができる。

なお、図１５においては、一例として回路３１０が有するトランジスタ３１１にバックゲートを設けた構成を示したが、本実施の形態におけるＯＳトランジスタにはいずれも、図同様にバックゲートを設けることができる。

上記のように、本発明の一態様においては、ＯＳトランジスタをコンフィギュレーションメモリに用いることにより、ＰＬＤの面積の縮小及び消費電力の低減を実現することができる。

（実施の形態３）
本実施の形態では、本発明の一態様に係る半導体装置を用いたコンピュータについて説明する。

図１７は、上記の半導体装置を有するコンピュータの構成例を示すブロック図である。コンピュータ６００は、入力装置６１０、出力装置６２０、ＣＰＵ６３０、ＰＬＤ６４０、記憶装置６５０を有する。ＣＰＵ６３０及びＰＬＤ６４０を含む装置が、上記実施の形態における半導体装置１０に対応する。

入力装置６１０は、コンピュータ６００の外部から入力されたデータを受信する機能を有する。出力装置６２０は、コンピュータ６００の外部にデータを出力する機能を有する。

ＣＰＵ６３０は、制御装置６３１、演算装置６３２、記憶装置６３３、記憶装置６３４を有する。なお、ＣＰＵ６３０は上記実施の形態におけるＣＰＵ２０に相当する。

制御装置６３１は、入力装置６１０、出力装置６２０、記憶装置６５０に、それらの装置を制御するための制御信号を出力する機能を有する。演算装置６３２は、入力されたデータに対する演算を行う機能を有する。記憶装置６３３は、演算装置６３２が演算に用いるデータを保持する機能を有する。記憶装置６３３は、レジスタとしての機能を有する。記憶装置６３４は、キャッシュメモリとしての機能を有する。

ＰＬＤ６４０は、上記実施の形態におけるＰＬＤ３０に相当する。ＣＰＵ６３０はＰＬＤ６４０を制御する機能を有し、ＣＰＵ６３０において行われる処理の一部を、ＰＬＤ６４０に実行させることができる。また、記憶装置６５０は主記憶装置としての機能を有する。

記憶装置６３４は記憶装置６５０よりも高速なアクセスが可能であり、記憶装置６３４を設けることによりＣＰＵ６３０の処理速度を向上させることができる。記憶装置６３４として、例えば図５における記憶回路６０を用いることができる。すなわち、記憶回路６０をキャッシュメモリとして用いることができる。

なお、記憶装置６５０は半導体装置１０の内部に設けることができる。この場合、記憶装置６５０として、例えば図５における記憶回路６０を用いることができる。すなわち、記憶回路６０を主記憶装置として用いることができる。

（実施の形態４）
本実施の形態では、上記実施の形態に示した半導体装置などに用いることができるＯＳトランジスタの構成例を説明する。

＜トランジスタの構成例１＞
図１８（Ａ）はＯＳトランジスタの構成例を示す上面図である。図１８（Ｂ）は、図１８（Ａ）のＸ１−Ｘ２線断面図であり、図１８（Ｃ）はＹ１−Ｙ２線断面図である。ここでは、Ｘ１−Ｘ２線の方向をチャネル長方向と、Ｙ１−Ｙ２線方向をチャネル幅方向と呼称する場合がある。図１８（Ｂ）は、ＯＳトランジスタのチャネル長方向の断面構造を示す図であり、図１８（Ｃ）は、ＯＳトランジスタのチャネル幅方向の断面構造を示す図である。なお、デバイス構造を明確にするため、図１８（Ａ）では、一部の構成要素が省略されている。

ＯＳトランジスタ８０１は絶縁表面に形成される。ここでは、絶縁層８２１上に形成されている。ＯＳトランジスタ８０１は、絶縁層８２８、８２９で覆われている。ＯＳトランジスタ８０１は、絶縁層８２２乃至８２７、金属酸化物層８１１乃至８１３、導電層８５０乃至８５３を有する。

金属酸化物層８１１乃至８１３をまとめて酸化物層８１０と呼ぶ。図１８（Ｂ）、図１８（Ｃ）に示すように、酸化物層８１０は、金属酸化物層８１１、金属酸化物層８１２、金属酸化物層８１３の順に積層している部分を有する。ＯＳトランジスタ８０１がオン状態のとき、チャネルは酸化物層８１０の金属酸化物層８１２に主に形成される。

ＯＳトランジスタ８０１のゲート電極は導電層８５０で構成され、ソース電極またはドレイン電極として機能する一対の電極は、導電層８５１、８５２で構成される。バックゲート電極は導電層８５３で構成される。導電層８５３は、導電層８５３ａ、８５３ｂを有する。なお、ＯＳトランジスタ８０１はバックゲート電極を有さない構造としてもよい。後述するＯＳトランジスタ８０２乃至８０７も同様である。

ゲート（フロントゲート）側のゲート絶縁層は絶縁層８２７で構成され、バックゲート側のゲート絶縁層は、絶縁層８２４乃至８２６の積層で構成される。絶縁層８２８は層間絶縁層である。絶縁層８２９はバリア層である。

金属酸化物層８１３は、金属酸化物層８１１、８１２、導電層８５１、８５２でなる積層体を覆っている。絶縁層８２７は金属酸化物層８１３を覆っている。導電層８５１、８５２はそれぞれ、金属酸化物層８１３、絶縁層８２７を介して、導電層８５０と重なる領域を有する。

導電層８５１、８５２は、金属酸化物層８１１と金属酸化物層８１２との積層を形成するために使用されるハードマスクから作製されている。例えば、次のような工程を経て、金属酸化物層８１１、８１２、導電層８５１、８５２を作製することができる。２層の金属酸化物膜を形成する。金属酸化物膜上に導電膜を形成する。この導電膜をエッチングしてハードマスクを形成する。ハードマスクを用いて、２層の金属酸化物膜をエッチングして、金属酸化物層８１１と金属酸化物層８１２の積層を形成する。次に、ハードマスクをエッチングして、導電層８５１および導電層８５２を形成する。このような工程を経て形成されるため、導電層８５１、８５２は、金属酸化物層８１１、８１２の側面に接する領域を有していない。

［導電層］
導電層８５０乃至８５３に用いられる導電材料には、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイド、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属、または上述した金属を成分とする金属窒化物（窒化タンタル、窒化チタン、窒化モリブデン、窒化タングステン）等がある。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を用いることができる。

導電層８５０に仕事関数の高い導電性材料を用いることで、ＯＳトランジスタ８０１のＶｔを大きくし、カットオフ電流を下げることができる。導電層８５０の仕事関数は好ましくは、４．８ｅＶ以上、さらに好ましくは５．０ｅＶ以上、さらに好ましくは５．２ｅＶ以上、さらに好ましくは５．４ｅＶ以上、さらに好ましくは５．６ｅＶ以上の導電性材料を用いればよい。仕事関数の大きな導電性材料として、例えば、モリブデン、酸化モリブデン、Ｐｔ、Ｐｔシリサイド、Ｎｉシリサイド、インジウム錫酸化物、窒素添加されたＩｎ−Ｇａ−Ｚｎ酸化物などが挙げられる。

なお、カットオフ電流とは、ゲートーソース間電圧が０Ｖであるときのドレイン電流のことをいう。

例えば、導電層８５０は、窒化タンタル、またはタングステン単層である。あるいは、導電層８５０が２層構造、および３層構造の場合、次のような組み合わせがある。（アルミニウム、チタン）、（窒化チタン、チタン）、（窒化チタン、タングステン）、（窒化タンタル、タングステン）、（窒化タングステン、タングステン）、（チタン、アルミニウム、チタン）、（窒化チタン、アルミニウム、チタン）、（窒化チタン、アルミニウム、窒化チタン）。先に記載した導電体が絶縁層８２７側の層を構成する。

導電層８５１と導電層８５２は同じ層構造をもつ。例えば、導電層８５１が単層である場合、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金構成すればよい。導電層８５１が２層構造、および３層構造の場合、次のような組み合わせがある。（チタン、アルミニウム）、（タングステン、アルミニウム）、（タングステン、銅）、（銅−マグネシウム−アルミニウム合金、銅）、（チタン膜、銅）、（チタン又は窒化チタン、アルミニウムまたは銅、チタンまたは窒化チタン）、（モリブデンまたは窒化モリブデン、アルミニウムまたは銅、モリブデンまたは窒化モリブデン）。先に記載した導電体が絶縁層８２７側の層を構成する。

例えば、導電層８５３ａは、水素に対するバリア性を有する導電層（例えば、窒化タンタル層）とし、導電層８５３ｂは、導電層８５３ａよりも導電率の高い導電層（例えばタングステン）とすることが好ましい。このような構造であることで、導電層８５３は配線としての機能と、酸化物層８１０への水素の拡散を抑制する機能とをもつ。

［絶縁体］
絶縁層８２１乃至８２９に用いられる絶縁材料には、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどがある。絶縁層８２１乃至８２９はこれらの絶縁材料でなる単層、または積層して構成される。絶縁層８２１乃至８２９を構成する層は、複数の絶縁材料を含んでいてもよい。

なお、本明細書等において、酸化窒化物とは、酸素の含有量が窒素よりも多い化合物であり、窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことをいう。

酸化物層８１０の酸素欠損の増加を抑制するため、絶縁層８２６乃至８２８は、酸素を含む絶縁層であることが好ましい。絶縁層８２６乃至８２８の少なくとも１つは、加熱により酸素が放出される絶縁膜（以下、「過剰酸素を含む絶縁膜」という。）で形成されることがより好ましい。過剰酸素を含む絶縁膜から酸化物層８１０に酸素を供給することで、酸化物層８１０の酸素欠損を補償することができる。したがって、ＯＳトランジスタ８０１の信頼性および電気特性を向上することができる。

過剰酸素を含む絶縁膜とは、ＴＤＳ（ＴｈｅｒｍａｌＤｅｓｏｒｐｔｉｏｎＳｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）において、膜の表面温度が１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲における酸素分子の放出量が１．０×１０^１８［分子／ｃｍ^３］以上である膜とする。酸素分子の放出量は、３．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上であることが好ましい。

過剰酸素を含む絶縁膜は、絶縁膜に酸素を添加する処理を行って形成することができる。酸素を添加する処理は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、またはプラズマ処理などを用いて行うことができる。酸素を添加するためのガスとしては、^１６Ｏ_２もしくは^１８Ｏ_２などの酸素ガス、亜酸化窒素ガスまたはオゾンガスなどを用いることができる。

酸化物層８１０の水素濃度の増加を防ぐために、絶縁層８２１乃至８２９中の水素濃度を低減することが好ましい。特に絶縁層８２３乃至８２８の水素濃度を低減することが好ましい。具体的には、水素濃度は、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下であり、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下が好ましく、１×１０^１９ａｔｏｍｓ／ｃｍ^３以下がより好ましく、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下がさらに好ましい。

酸化物層８１０の窒素濃度の増加を防ぐために、絶縁層８２３乃至８２８の窒素濃度を低減することが好ましい。具体的には、窒素濃度は、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満であり、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下が好ましく、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下がより好ましく、５×１０^１７ａｔｏｍｓ／ｃｍ^３以下がより好ましい。

上掲の水素濃度、窒素濃度は、二次イオン質量分析法（ＳＩＭＳ：ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｍｅｔｒｙ）で測定された値である。

ＯＳトランジスタ８０１において、酸素および水素に対してバリア性をもつ絶縁層（以下、バリア層）によって酸化物層８１０が包み込まれる構造であることが好ましい。このような構造であることで、酸化物層８１０から酸素が放出されること、酸化物層８１０に水素が侵入することを抑えることができるので、ＯＳトランジスタ８０１の信頼性、電気特性を向上できる。

例えば、絶縁層８２９をバリア層として機能させ、かつ絶縁層８２１、８２２、８２４の少なくとも１つをバリア層と機能させればよい。バリア層は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの材料で形成することができる。

酸化物層８１０と導電層８５０の間に、バリア層をさらに設けてもよい。もしくは、金属酸化物層８１３として、酸素および水素に対してバリア性をもつ金属酸化物層を設けてもよい。

絶縁層８２４、絶縁層８２５、絶縁層８２６の膜厚をそれぞれ薄くすることで、導電層８５０の電圧によるＯＳトランジスタのＶ_ｔｈ制御が容易になり、好ましい。例えば、絶縁層８２４乃至８２６の各膜厚は５０ｎｍ以下にする。各膜厚は３０ｎｍ以下が好ましく、１０ｎｍ以下がより好ましく、５ｎｍ以下がさらに好ましい。

絶縁層８２１乃至８２９の構成例を記す。この例では、絶縁層８２１、８２２、８２５、８２９は、それぞれ、バリア層として機能する。絶縁層８２６乃至８２８は過剰酸素を含む酸化物層である。絶縁層８２１は窒化シリコンであり、絶縁層８２２は酸化アルミニウムであり、絶縁層８２３は酸化窒化シリコンである。バックゲート側のゲート絶縁層（８２４乃至８２６）は、酸化シリコン、酸化アルミニウム、酸化シリコンの積層である。フロントゲート側のゲート絶縁層（８２７）は、酸化窒化シリコンである。層間絶縁層（８２８）は、酸化シリコンである。絶縁層８２９は酸化アルミニウムである。

［金属酸化物層］
金属酸化物層８１１乃至８１３の各厚さは３ｎｍ以上５００ｎｍ以下であり、３ｎｍ以上１００ｎｍ以下が好ましく、３ｎｍ以上６０ｎｍ以下がさらに好ましい。

ＯＳトランジスタ８０１のオフ電流の低減のために、金属酸化物層８１２は、例えば、エネルギーギャップが大きいことが好ましい。金属酸化物層８１２のエネルギーギャップは、２．５ｅＶ以上４．２ｅＶ以下であり、２．８ｅＶ以上３．８ｅＶ以下が好ましく、３ｅＶ以上３．５ｅＶ以下がさらに好ましい。

酸化物層８１０は、結晶性金属酸化物層であることが好ましい。少なくとも、金属酸化物層８１２は結晶性金属酸化物層であることが好ましい。これにより、信頼性、および電気特性の良いＯＳトランジスタ８０１を実現できる。

金属酸化物層８１２に適用できる酸化物は、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）である。金属酸化物層８１２は、インジウムを含む酸化物層に限定されない。金属酸化物層８１２は、例えば、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物、Ｚｎ−Ｍｇ酸化物等で形成することができる。金属酸化物層８１１、８１３も、金属酸化物層８１２と同様の酸化物で形成することができる。金属酸化物層８１１、８１３は、それぞれ、Ｇａ酸化物で形成することができる。この場合、金属酸化物層８１２はＧａを含む金属酸化物層であることが好ましい。

金属酸化物層８１２と金属酸化物層８１１の界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、ＯＳトランジスタ８０１の閾値電圧が変動してしまう。そのため、金属酸化物層８１１は、構成要素として、金属酸化物層８１２を構成する金属元素の少なくとも１つを含むことが好ましい。これにより、金属酸化物層８１２と金属酸化物層８１３の界面には、界面準位が形成されにくくなり、ＯＳトランジスタ８０１の閾値電圧等の電気特性のばらつきを低減することができる。

金属酸化物層８１３は、構成要素として、金属酸化物層８１２を構成する金属元素の少なくとも１つを含むことが好ましい。これにより、金属酸化物層８１２と金属酸化物層８１３との界面では、界面散乱が起こりにくくなり、キャリアの動きが阻害されにくくなるので、ＯＳトランジスタ８０１の電界効果移動度を高くすることができる。

金属酸化物層８１１乃至８１３のうち、金属酸化物層８１２のキャリア移動度が最も高いことが好ましい。これにより、絶縁層８２６、８２７から離間している金属酸化物層８１２にチャネルを形成することができる。

例えば、Ｉｎ−Ｍ−Ｚｎ酸化物等のＩｎ含有金属酸化物は、Ｉｎの含有率を高めることで、キャリア移動度を高めることができる。Ｉｎ−Ｍ−Ｚｎ酸化物では主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を多くすることにより、より多くのｓ軌道が重なるため、インジウムの含有率が多い酸化物はインジウムの含有率が少ない酸化物と比較して移動度が高くなる。そのため、酸化物半導体膜にインジウムの含有量が多い酸化物を用いることで、キャリア移動度を高めることができる。

例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物で金属酸化物層８１２を形成し、Ｇａ酸化物で金属酸化物層８１１、８１３を形成する。例えば、Ｉｎ−Ｍ−Ｚｎ酸化物で、金属酸化物層８１１乃至８１３を形成する場合、３層のうち、金属酸化物層８１１を最もＩｎ含有率が高いＩｎ−Ｍ−Ｚｎ酸化物層とする。Ｉｎ−Ｍ−Ｚｎ酸化物をスパッタリング法で形成する場合、ターゲットの金属元素の原子数比を変えることで、Ｉｎ含有率を変化させることができる。

例えば、金属酸化物層８１２の成膜に用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：Ｚｎは、１：１：１、３：１：２、または４：２：４．１が好ましい。例えば、金属酸化物層８１１乃至８１３の成膜に用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：Ｚｎは、１：３：２、または１：３：４が好ましい。Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１のターゲットで成膜したＩｎ−Ｍ−Ｚｎ酸化物の原子数比は、およそＩｎ：Ｍ：Ｚｎ＝４：２：３である。

ＯＳトランジスタ８０１に安定した電気特性を付与するには、酸化物層８１０の不純物濃度を低減することが好ましい。金属酸化物において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンおよび炭素は酸化物半導体中で不純物準位の形成に寄与する。不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。

例えば、酸化物層８１０は、シリコン濃度が２×１０^１８ａｔｏｍｓ／ｃｍ^３以下の、好ましくは、２×１０^１７ａｔｏｍｓ／ｃｍ^３以下の領域を有する。酸化物層８１０の炭素濃度も同様である。

酸化物層８１０は、アルカリ金属濃度が１×１０^１８ａｔｏｍｓ／ｃｍ^３以下の、好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下の領域を有する。アルカリ土類金属の濃度についても同様である。

酸化物層８１０は、窒素濃度が５×１０^１９ａｔｏｍｓ／ｃｍ^３未満の、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下の、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下の、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下の領域を有する。

酸化物層８１０は、水素濃度が１×１０^２０ａｔｏｍｓ／ｃｍ^３未満の、好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３未満の、より好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満の、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満の領域を有する。

上掲した酸化物層８１０の不純物濃度は、ＳＩＭＳにより得られる値である。

金属酸化物層８１２が酸素欠損を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。その結果、ＯＳトランジスタ８０１のオン電流を減少させてしまう。酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、金属酸化物層８１２中の酸素欠損を低減することで、ＯＳトランジスタ８０１のオン電流を大きくすることができる場合がある。よって、金属酸化物層８１２の水素を低減することで、酸素欠損のサイトに水素が入りこまないようにすることが、オン電流特性の向上に有効である。

金属酸化物に含まれる水素は、金属原子に結合している酸素と反応して水になるため、酸素欠損を形成することがある。酸素欠損に水素が入ることで、キャリアである電子が生成されることがある。また、水素の一部が金属原子に結合している酸素と結合して、キャリアである電子を生成することがある。金属酸化物層８１２にチャネル形成領域が設けられるので、金属酸化物層８１２に水素が含まれていると、ＯＳトランジスタ８０１はノーマリーオン特性となりやすい。このため、金属酸化物層８１２中の水素はできる限り低減されていることが好ましい。

図１８は、酸化物層８１０が３層構造の例であるが、これに限定されない。例えば、酸化物層８１０を金属酸化物層８１１または金属酸化物層８１３のない２層構造とすることができる。または、金属酸化物層８１１の上もしくは下、または金属酸化物層８１３上もしくは下に、金属酸化物層８１１、金属酸化物層８１２および金属酸化物層８１３として例示した酸化物半導体層のいずれか一を有する４層構造とすることもできる。または、酸化物層８１０の任意の層の間、酸化物層８１０の上、酸化物層８１０の下のいずれか二箇所以上に、金属酸化物層８１１乃至８１３と同様の金属酸化物層を１層または複数を設けることができる。

［エネルギーバンド構造］
図２５を参照して、金属酸化物層８１１乃至８１３の積層によって得られる効果を説明する。図２５は、ＯＳトランジスタ８０１のチャネル形成領域のエネルギーバンド構造の模式図である。ここでは、ＯＳトランジスタ８０１を例に説明するが、金属酸化物層８１１乃至８１３の積層による効果は、後述するＯＳトランジスタ８０２、８０３でも同様である。

Ｅｃ８２６、Ｅｃ８１１、Ｅｃ８１２、Ｅｃ８１３、Ｅｃ８２７は、それぞれ、絶縁層８２６、金属酸化物層８１１、金属酸化物層８１２、金属酸化物層８１３、絶縁層８２７の伝導帯下端のエネルギーを示している。

ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡＪＯＢＩＮＹＶＯＮ社ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：ＵｌｔｒａｖｉｏｌｅｔＰｈｏｔｏｅｌｅｃｔｒｏｎＳｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。

絶縁層８２６、８２７は絶縁体であるため、Ｅｃ８２６とＥｃ８２７は、Ｅｃ８１１、Ｅｃ８１２、およびＥｃ８１３よりも真空準位に近い（電子親和力が小さい）。

金属酸化物層８１２は、金属酸化物層８１１、８１３よりも電子親和力が大きい。例えば、金属酸化物層８１２と金属酸化物層８１１との電子親和力の差、および金属酸化物層８１２と金属酸化物層８１３との電子親和力の差は、それぞれ、０．０７ｅＶ以上１．３ｅＶ以下である。電子親和力の差は、０．１ｅＶ以上０．７ｅＶ以下が好ましく、０．１５ｅＶ以上０．４ｅＶ以下がさらに好ましい。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。

ＯＳトランジスタ８０１のゲート電極（導電層８５０）に電圧を印加すると、金属酸化物層８１１、金属酸化物層８１２、金属酸化物層８１３のうち、電子親和力が大きい金属酸化物層８１２に主にチャネルが形成される。

インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、金属酸化物層８１３がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。

また、金属酸化物層８１１と金属酸化物層８１２との間には金属酸化物層８１１と金属酸化物層８１２の混合領域が存在する場合がある。また、金属酸化物層８１３と金属酸化物層８１２との間には金属酸化物層８１３と金属酸化物層８１２の混合領域が存在する場合がある。混合領域は、界面準位密度が低くなるため、金属酸化物層８１１乃至８１３の積層体（酸化物層８１０）は、それぞれの界面近傍においてエネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。

このようなエネルギーバンド構造を有する酸化物層８１０において、電子は主に金属酸化物層８１２を移動することになる。そのため、金属酸化物層８１１と絶縁層８２６との界面に、または、金属酸化物層８１３と絶縁層８２７との界面に準位が存在したとしても、これらの界面準位により、酸化物層８１０中を移動する電子の移動が阻害されにくくなるため、ＯＳトランジスタ８０１のオン電流を高くすることができる。

また、図２５に示すように、金属酸化物層８１１と絶縁層８２６の界面近傍、および金属酸化物層８１３と絶縁層８２７の界面近傍には、それぞれ、不純物や欠陥に起因したトラップ準位Ｅｔ８２６、Ｅｔ８２７が形成され得るものの、金属酸化物層８１１乃至８１３があることにより、金属酸化物層８１２をトラップ準位Ｅｔ８２６、Ｅｔ８２７から離間することができる。

なお、Ｅｃ８１１とＥｃ８１２とのエネルギー差が小さい場合、金属酸化物層８１２の電子が該エネルギー差を越えてトラップ準位Ｅｔ８２６に達することがある。トラップ準位Ｅｔ８２６に電子が捕獲されることで、絶縁膜の界面にマイナスの固定電荷が生じ、トランジスタの閾値電圧はプラス方向にシフトしてしまう。Ｅｃ８１２とＥｃ８１３とのエネルギー差が小さい場合も同様である。

ＯＳトランジスタ８０１の閾値電圧の変動が低減され、ＯＳトランジスタ８０１の電気特性を良好なものとするため、Ｅｃ８１１とＥｃ８１２との差、Ｅｃ８１２とＥｃ８１３と差は、それぞれ０．１ｅＶ以上が好ましく、０．１５ｅＶ以上がより好ましい。

＜トランジスタの構成例２＞
図１９に示すＯＳトランジスタ８０２は、ＯＳトランジスタ８０１の変形例である。ＯＳトランジスタ８０２の導電層８５０は、導電層８５０ａ、導電層８５０ｂ、導電層８５０ｃを有する。

導電層８５０ａは、熱ＣＶＤ法、ＭＯＣＶＤ法またはＡＬＤ法を用いて形成する。特に、原子層堆積（ＡＬＤ：ＡｔｏｍｉｃＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ）法を用いて形成することが好ましい。ＡＬＤ法等により形成することで、絶縁層８２７に対するプラズマによるダメージを減らすことができる。また、被覆性を向上させることができるため好ましい。従って、信頼性が高いＯＳトランジスタ８０２を提供することができる。

導電層８５０ｂは、タンタル、タングステン、銅、アルミニウムなどの導電性が高い材料を用いて形成する。さらに、導電層８５０ｂ上に形成する導電層８５０ｃは、窒化タングステンなどの酸化しづらい導電体を用いて形成することが好ましい。絶縁層８２８に酸素が脱離する酸化物材料を用いる場合、導電層８５０が、脱離した酸素により酸化することを防止することができる。従って、導電層８５０の酸化を抑制し、絶縁層８２８から、脱離した酸素を効率的に酸化物層８１０へと供給することができる。

過剰酸素領域を有する絶縁層８２８と接する面積が大きい導電層８５０ｃに酸化しにくい導電体を用いることで、絶縁層８２８の過剰酸素が導電層８５０に吸収されることを抑制することができる。また、導電層８５０ｂに導電性が高い導電体を用いることで、消費電力が小さいＯＳトランジスタ８０２を提供することができる。

＜トランジスタの構成例３＞
図２０に示すＯＳトランジスタ８０３は、ＯＳトランジスタ８０１の変形例である。ＯＳトランジスタ８０３では、導電層８５０をエッチングマスクに用いて、金属酸化物層８１３および絶縁層８２７がエッチングされている。

＜トランジスタの構成例４＞
図２１に示すＯＳトランジスタ８０４は、ＯＳトランジスタ８０１の変形例である。

導電層８５０は導電層８５０ａと導電層８５０ｂの２層構造である。導電層８５０は絶縁層８３０に覆われている。

例えば、絶縁層８３０は、酸素に対してバリア性を有する絶縁層とする。これにより、絶縁層８２８等から離脱した酸素によって、導電層８５０が酸化することを抑制することができる。この場合、絶縁層８３０には、酸化アルミニウムなどの金属酸化物を用いることができる。絶縁層８３０の厚さは、導電層８５０の酸化を防止できる程度であればよく、例えば、１ｎｍ以上１０ｎｍ以下であり、好ましくは３ｎｍ以上７ｎｍ以下である。

なお、ＯＳトランジスタ８０４も、ＯＳトランジスタ８０３と同様に、金属酸化物層８１３と絶縁層８２７を部分的に除去し、導電層８５１、８５２の上面の一部を露出させてもよい。あるいは、絶縁層８２７のみを部分的に除去してもよい。

＜トランジスタの構成例５＞
図２２に示すＯＳトランジスタ８０５は、ＯＳトランジスタ８０１の変形例である。

導電層８５１は導電層８５１ａと導電層８５１ｂの２層構造であり、導電層８５２は導電層８５２ａと導電層８５２ｂの２層構造である。

導電層８５１において、導電層８５１ａ、８５２ａは金属酸化物層８１２との密着性が高い導電膜で形成することが好ましい。この導電膜をＡＬＤ法で成膜することは、被覆性を向上させることができるので、好ましい。導電層８５１ｂ、８５２ｂは、導電層８５１ａ、８５２ａよりも高い導電率をもつ導電体で形成することが好ましい。導電層８５１ａ、８５２ａを設けることで、導電層８５１ｂ、８５２ｂに用いることのできる導電体材料の制約が小さくなる。導電層８５１ａ、８５２ａに、タンタル、タングステン、銅、アルミニウムなどの導電性が高い材料を用いることで、ＯＳトランジスタ８０５で構成される回路の消費電力を低減できる。

＜トランジスタの構成例６＞
図２３に示すＯＳトランジスタ８０６は、ＯＳトランジスタ８０１の変形例であり、主に、ゲート電極の構造が異なる。

絶縁層８２８に形成された開口部には、金属酸化物層８１３、絶縁層８２７、導電層８５０が設けられている。つまり、絶縁層８２８の開口部を利用して、ゲート電極が自己整合的に形成することができる。よって、ＯＳトランジスタ８０６では、ゲート電極（８４０）は、ゲート絶縁層（８１７）を介してソース電極およびドレイン電極（８４１、８４２）と重なる領域を有していない。そのためゲートーソース間の寄生容量、ゲートードレイン間の寄生容量が低減でき、周波特性を向上できる。また、絶縁層８２８の開口部によってゲート電極幅を制御できるため、チャネル長の短いＯＳトランジスタの作製が容易である。

＜トランジスタの構成例７＞
図２４に示すＯＳトランジスタ８０７は、ＯＳトランジスタ８０６の変形例である。

酸化物層８１０は、さらに金属酸化物層８１４を有する。金属酸化物層８１４は、金属酸化物層８１１、８１２、導電層８５１、８５２を覆っている。

金属酸化物層８１４によって、金属酸化物層８１２は絶縁層８２８から離間される。酸化物層８１０において、金属酸化物層８１２に主にチャネルが形成されるため、金属酸化物層８１２が絶縁層８２８と接している領域が存在しないようにすることで、チャネル近傍に浅い準位が生じることが抑制できる。よって、ＯＳトランジスタ８０７の信頼性を向上できる。

＜半導体装置の構成例＞
次に、ＯＳトランジスタとＳｉトランジスタを有する半導体装置の構成例について説明する。図２６に、トランジスタ９１０、トランジスタ９２０、容量素子９３０を有する半導体装置９００の構成例を示す。

トランジスタ９１０は、ＯＳトランジスタである。トランジスタ９１０としては、本実施の形態で説明したＯＳトランジスタを用いることができる。

トランジスタ９２０は、半導体基板９２１にチャネル形成領域が形成されるトランジスタである。ここでは特に、半導体基板９２１として単結晶シリコン基板を用いている。よって、トランジスタ９２０はＳｉトランジスタである。また、トランジスタ９２０は、ソース領域又はドレイン領域として機能する不純物領域９２２を有する。

トランジスタ９１０は、トランジスタ９２０の上に積層されている。このような構成にすることにより、半導体装置９００の面積を縮小することができる。

容量素子９３０は、一方の電極がトランジスタ９１０のソース又はドレインの一方、及びトランジスタ９２０のゲートと接続されている。また、容量素子９３０は、トランジスタ９１０上に積層されている。このような構成にすることにより、半導体装置９００の面積を縮小することができる。

半導体装置９００の構成は、上記実施の形態で説明した半導体装置に適用することができる。具体的には、図１１乃至１５に示す回路などに用いることができる。例えば、トランジスタ９１０、トランジスタ９２０、容量素子９３０を、それぞれ図１１（Ａ）におけるトランジスタ３１１、トランジスタ３１２、容量素子３１４として用いることができる。これにより、コンフィギュレーションメモリの面積を縮小することができる。

（実施の形態５）
本実施の形態では、上記実施の形態に記載のＯＳトランジスタに用いることができる酸化物半導体について説明する。

＜酸化物半導体の結晶構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。

また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。

非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。

即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅＯＳは、物性的に非晶質酸化物半導体に近い。

なお、以下の説明において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

［ＣＡＡＣ−ＯＳ］
まずは、ＣＡＡＣ−ＯＳについて説明する。

ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。

ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−ＲａｙＤｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図２９（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。

一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図２９（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ_４に対し、２θを５６°近傍に固定してφスキャンした場合、図２９（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。

次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図２９（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ_４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図２９（Ｅ）に示す。図２９（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図２９（Ｅ）における第１リングは、ＩｎＧａＺｎＯ_４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図２９（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。

また、透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

図３０（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（ＳｐｈｅｒｉｃａｌＡｂｅｒｒａｔｉｏｎＣｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。

図３０（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−ＡｘｉｓＡｌｉｇｎｅｄｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。

また、図３０（Ｂ）および図３０（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図３０（Ｄ）および図３０（Ｅ）は、それぞれ図３０（Ｂ）および図３０（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図３０（Ｂ）を高速フーリエ変換（ＦＦＴ：ＦａｓｔＦｏｕｒｉｅｒＴｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ^−１から５．０ｎｍ^−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：ＩｎｖｅｒｓｅＦａｓｔＦｏｕｒｉｅｒＴｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。

図３０（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。

図３０（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を点線で示し、格子配列の向きの変化を破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。

以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。

ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。

なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。

［ｎｃ−ＯＳ］
次に、ｎｃ−ＯＳについて説明する。

ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。

また、例えば、ＩｎＧａＺｎＯ_４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図３１（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図３１（Ｂ）に示す。図３１（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。

また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図３１（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンが観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。

図３１（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏｃｒｙｓｔａｌｌｉｎｅｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。

このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅＯＳや非晶質酸化物半導体と区別が付かない場合がある。

なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（ＲａｎｄｏｍＡｌｉｇｎｅｄｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。

ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。

［ａ−ｌｉｋｅＯＳ］
ａ−ｌｉｋｅＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。

図３２に、ａ−ｌｉｋｅＯＳの高分解能断面ＴＥＭ像を示す。ここで、図３２（Ａ）は電子照射開始時におけるａ−ｌｉｋｅＯＳの高分解能断面ＴＥＭ像である。図３２（Ｂ）は４．３×１０^８ｅ⁻／ｎｍ^２の電子（ｅ⁻）照射後におけるａ−ｌｉｋｅＯＳの高分解能断面ＴＥＭ像である。図３２（Ａ）および図３２（Ｂ）より、ａ−ｌｉｋｅＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。

鬆を有するため、ａ−ｌｉｋｅＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。

試料として、ａ−ｌｉｋｅＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。

まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。

なお、ＩｎＧａＺｎＯ_４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ_４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ_４の結晶のａ−ｂ面に対応する。

図３３は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図３３より、ａ−ｌｉｋｅＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図３３より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ⁻）の累積照射量が４．２×１０^８ｅ⁻／ｎｍ^２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０^８ｅ⁻／ｎｍ^２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図３３より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０^５ｅ⁻／（ｎｍ^２・ｓ）、照射領域の直径を２３０ｎｍとした。

このように、ａ−ｌｉｋｅＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。

また、鬆を有するため、ａ−ｌｉｋｅＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ_４の密度は６．３５７ｇ／ｃｍ^３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅＯＳの密度は５．０ｇ／ｃｍ^３以上５．９ｇ／ｃｍ^３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ^３以上６．３ｇ／ｃｍ^３未満である。

なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。

以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。

＜酸化物半導体のキャリア密度＞
次に、酸化物半導体のキャリア密度について、以下に説明を行う。

酸化物半導体のキャリア密度に影響を与える因子としては、酸化物半導体中の酸素欠損（Ｖｏ）、または酸化物半導体中の不純物などが挙げられる。

酸化物半導体中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶｏＨともいう）した際に、欠陥準位密度が高くなる。または、酸化物半導体中の不純物が多くなると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体中の欠陥準位密度を制御することで、酸化物半導体のキャリア密度を制御することができる。

ここで、酸化物半導体をチャネル領域に用いるトランジスタを考える。

トランジスタの閾値電圧のマイナスシフトの抑制、またはトランジスタのオフ電流の低減を目的とする場合においては、酸化物半導体のキャリア密度を低くする方が好ましい。酸化物半導体のキャリア密度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。高純度真性の酸化物半導体のキャリア密度としては、８×１０^１５ｃｍ^−３未満、好ましくは１×１０^１１ｃｍ^−３未満、さらに好ましくは１×１０^１０ｃｍ^−３未満であり、１×１０^−９ｃｍ^−３以上とすればよい。

一方で、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度の向上を目的とする場合においては、酸化物半導体のキャリア密度を高くする方が好ましい。酸化物半導体のキャリア密度を高くする場合においては、酸化物半導体の不純物濃度をわずかに高める、または酸化物半導体の欠陥準位密度をわずかに高めればよい。あるいは、酸化物半導体のバンドギャップをより小さくするとよい。例えば、トランジスタのＩｄ−Ｖｇ特性のオン／オフ比が取れる範囲において、不純物濃度がわずかに高い、または欠陥準位密度がわずかに高い酸化物半導体は、実質的に真性とみなせる。また、電子親和力が大きく、それにともなってバンドギャップが小さくなり、その結果、熱励起された電子（キャリア）の密度が増加した酸化物半導体は、実質的に真性とみなせる。なお、より電子親和力が大きな酸化物半導体を用いた場合には、トランジスタの閾値電圧がより低くなる。

上述のキャリア密度が高められた酸化物半導体は、わずかにｎ型化している。したがって、キャリア密度が高められた酸化物半導体を、「Ｓｌｉｇｈｔｌｙ−ｎ」と呼称してもよい。

実質的に真性の酸化物半導体のキャリア密度は、１×１０^５ｃｍ^−３以上１×１０^１８ｃｍ^−３未満が好ましく、１×１０^７ｃｍ^−３以上１×１０^１７ｃｍ^−３以下がより好ましく、１×１０^９ｃｍ^−３以上５×１０^１６ｃｍ^−３以下がさらに好ましく、１×１０^１０ｃｍ^−３以上１×１０^１６ｃｍ^−３以下がさらに好ましく、１×１０^１１ｃｍ^−３以上１×１０^１５ｃｍ^−３以下がさらに好ましい。

また、上述の実質的に真性の酸化物半導体を用いることで、トランジスタの信頼性が向上する場合がある。ここで、図３４を用いて、酸化物半導体をチャネル領域に用いるトランジスタの信頼性が向上する理由について説明する。図３４は、酸化物半導体をチャネル領域に用いるトランジスタにおけるエネルギーバンドを説明する図である。

図３４において、ＧＥはゲート電極を、ＧＩはゲート絶縁膜を、ＯＳは酸化物半導体を、ＳＤはソース電極またはドレイン電極を、それぞれ表す。すなわち、図３４は、ゲート電極と、ゲート絶縁膜と、酸化物半導体と、酸化物半導体に接するソース電極またはドレイン電極のエネルギーバンドの一例である。

また、図３４において、ゲート絶縁膜としては、酸化シリコン膜を用い、酸化物半導体にＩｎ−Ｇａ−Ｚｎ酸化物を用いる構成である。また、酸化シリコン膜中に形成されうる欠陥の遷移レベル（εｆ）はゲート絶縁膜の伝導帯下端から約３．１ｅＶ離れた位置に形成されるものとし、ゲート電圧（Ｖｇ）が３０Ｖの場合の酸化物半導体と酸化シリコン膜との界面における酸化シリコン膜のフェルミ準位（Ｅｆ）はゲート絶縁膜の伝導帯下端から約３．６ｅＶ離れた位置に形成されるものとする。なお、酸化シリコン膜のフェルミ準位は、ゲート電圧に依存し変動する。例えば、ゲート電圧を大きくすることで、酸化物半導体と、酸化シリコン膜との界面における酸化シリコン膜のフェルミ準位（Ｅｆ）は低くなる。また、図３４中の白丸は電子（キャリア）を表し、図３４中のＸは酸化シリコン膜中の欠陥準位を表す。

図３４に示すように、ゲート電圧が印加された状態で、例えばキャリアが熱励起されると、欠陥準位（図中Ｘ）にキャリアがトラップされ、プラス（“＋”）からニュートラル（“０”）に欠陥準位の荷電状態が変化する。すなわち、酸化シリコン膜のフェルミ準位（Ｅｆ）に上述の熱励起のエネルギーを足した値が欠陥の遷移レベル（εｆ）よりも高くなる場合、酸化シリコン膜中の欠陥準位の荷電状態は正の状態から中性となり、トランジスタの閾値電圧がプラス方向に変動することになる。

また、電子親和力が異なる酸化物半導体を用いると、ゲート絶縁膜と酸化物半導体との界面のフェルミ準位が形成される深さが異なることがある。電子親和力の大きな酸化物半導体を用いると、ゲート絶縁膜と酸化物半導体との界面近傍において、ゲート絶縁膜の伝導帯下端が相対的に高くなる。この場合、ゲート絶縁膜中に形成されうる欠陥準位（図３４中Ｘ）も相対的に高くなるため、ゲート絶縁膜のフェルミ準位と酸化物半導体のフェルミ準位とのエネルギー差が大きくなる。該エネルギー差が大きくなることにより、ゲート絶縁膜中にトラップされる電荷が少なくなる、例えば、上述の酸化シリコン膜中に形成されうる欠陥準位の荷電状態の変化が少なくなり、ゲートバイアス熱（ＧａｔｅＢｉａｓＴｅｍｐｅｒａｔｕｒｅ：ＧＢＴともいう）ストレスにおける、トランジスタの閾値電圧の変動を小さくできる。

（実施の形態６）
本実施の形態では、上記実施の形態に記載の膜を形成する方法の例について説明する。

上記実施の形態に示す電極などの導電層、絶縁層、および半導体層は、ＣＶＤ法、蒸着法、またはスパッタリング法などを用いて形成することができる。一般に、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ）法などに分類できる。また、大気圧下で成膜を行なう常圧ＣＶＤ（ＡＰＣＶＤ）法などもある。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ）法などに分類できる。

また、一般に、蒸着法は、抵抗加熱蒸着法、電子線蒸着法、ＭＢＥ（ＭｏｌｅｃｕｌａｒＢｅａｍＥｐｉｔａｘｙ）法、ＰＬＤ（ＰｕｌｓｅｄＬａｓｅｒＤｅｐｏｓｉｔｉｏｎ）法、ＩＡＤ（ＩｏｎｂｅａｍＡｓｓｉｓｔｅｄＤｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（ＡｔｏｍｉｃＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ）法などに分類できる。

プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、ＭＯＣＶＤ法や蒸着法などの、成膜時にプラズマを用いない成膜方法を用いると、被形成面にダメージが生じにくく、また、欠陥の少ない膜が得られる。

また、一般に、スパッタリング法は、ＤＣスパッタリング法、マグネトロンスパッタリング法、ＲＦスパッタリング法、イオンビームスパッタリング法、ＥＣＲ（ＥｌｅｃｔｒｏｎＣｙｃｌｏｔｒｏｎＲｅｓｏｎａｎｃｅ）スパッタリング法、対向ターゲットスパッタリング法などに分類できる。

対向ターゲットスパッタリング法では、プラズマがターゲット間に閉じこめられるため、基板へのプラズマダメージを低減することができる。また、ターゲットの傾きによっては、スパッタリング粒子の基板への入射角度を浅くすることができるため、段差被覆性を高めることができる。

なお、ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。

ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、トランジスタや半導体装置の生産性を高めることができる場合がある。

（実施の形態７）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図２７、図２８を用いて説明する。

＜電子部品＞
図２７（Ａ）では上記実施の形態で説明し半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。

上記実施の形態に示すトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。

後工程については、図２７（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。

基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。

なお、本実施の形態において、基板の一方の面に素子が形成されていたとき、基板の一方の面を表面とし、該基板の他方の面（該基板の素子が形成されていない側の面）を裏面とする。

次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。

ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。

次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。

次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。

以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、信頼性に優れた電子部品を実現することができる。

また、完成した電子部品の斜視模式図を図２７（Ｂ）に示す。図２７（Ｂ）では、電子部品の一例として、ＱＦＰ（ＱｕａｄＦｌａｔＰａｃｋａｇｅ）の斜視模式図を示している。図２７（Ｂ）に示す電子部品４７００は、リード４７０１及び回路部４７０３を示している。図２７（Ｂ）に示す電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品４７００が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板４７０４は、電子機器等の内部に設けられる。

＜電子機器＞
次に上述した電子部品を適用した電子機器について説明する。

本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図２８に示す。

図２８（Ａ）は携帯型ゲーム機であり、筐体５２０１、筐体５２０２、表示部５２０３、表示部５２０４、マイクロホン５２０５、スピーカ５２０６、操作キー５２０７、スタイラス５２０８等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各種集積回路に用いることができる。なお、図２８（Ａ）に示した携帯型ゲーム機は、２つの表示部５２０３と表示部５２０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図２８（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発明の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

図２８（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様にかかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができる。

図２８（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積回路に用いることができる。

図２８（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としてもよい。

図２８（Ｆ）は乗用車であり、車体５７０１、車輪５７０２、ダッシュボード５７０３、ライト５７０４等を有する。本発明の一態様にかかる半導体装置は、乗用車の各種集積回路に用いることができる。

本実施例では、ＯＳトランジスタを用いた記憶回路の特性を測定した結果について説明する。

記憶回路において発生し得るエラーとして、放射線の入射によるソフトエラーがあげられる。ソフトエラーは、メモリやパッケージを構成する材料などから放出されるα線や、宇宙から大気に入射した一次宇宙線が大気中に存在する原子の原子核と核反応を起こすことにより発生する二次宇宙線中性子などがトランジスタに照射され、電子正孔対が生成されることにより、メモリに保持されたデータが反転するなどの誤作動が生じる現象である。本実施例では、ＯＳトランジスタを用いた記憶回路に放射線を照射することにより、ソフトエラー耐性の評価を行った。

測定には、図３５（Ａ）に示す回路１０００を８１９２個備えた記憶回路と、図３５（Ｂ）に示す回路１１００を８１９２個備えた記憶回路を用いた。

図３５（Ａ）に示す回路１０００は、トランジスタ１００１、１００２、１００３、容量素子１００４によって構成されている。回路１０００は、図１１（Ａ）に示す回路３１０を変形した構成に対応する。

図３５（Ｂ）に示す回路１１００は、トランジスタ１１０１、１１０２、インバータ１１０３、１１０４、トランジスタ１１０５、１１０６、容量素子１１０７、１１０８によって構成されている。回路１１００は、図１４における記憶回路５００に対応する。

図３５（Ａ）に示す回路１０００において、容量素子１００４の容量は６．７ｆＦとし、トランジスタ１００２、１００３はチャネル長０．３５μｍのＳｉトランジスタとし、トランジスタ１００１はチャネル長０．８μｍのＯＳトランジスタとした。また、図３５（Ｂ）に示す回路１１００において、容量素子１１０７、１１０８の容量は３０ｆＦとし、トランジスタ１１０１、１１０２、インバータ１１０３、１１０４はチャネル長０．３５μｍのＳｉトランジスタとし、トランジスタ１１０５、１１０６はチャネル長０．８μｍのＯＳトランジスタとした。また、ＳｉトランジスタにはＳＯＩ基板を用いた。

ソフトエラー耐性の評価は、上記の回路を有する記憶回路１乃至３に対して放射線を照射し、その時のデータの保持特性を測定することにより行った。記憶回路１は、図３５（Ａ）に示す回路１０００のノードＮａにデータが保持された状態の記憶回路である。記憶回路２は、図３５（Ｂ）に示す回路１１００のノードＮｂ、Ｎｃにデータが保持された状態の記憶回路である。記憶回路３は、図３５（Ｂ）に示す回路１１００のノードＮｄ、Ｎｅにデータが保持された状態の記憶回路である。記憶回路１乃至３のそれぞれについて、２サンプル（サンプルＡ、Ｂ）ずつ測定を行った。また、記憶回路１乃至３に照射する放射線の放射線源には、α線源として質量数２４１のアメリシウム（Ａｍ）を用い、放射線源とサンプル間の距離は１ｍｍとした。そして、放射線の照射により、保持されたデータが変動した回路１０００及び回路１１００の個数をソフトエラー数としてカウントすることにより試験を行った。試験結果を表１に示す。

試験は、３種類の条件下で行った（試験１乃至３）。記憶回路の電源電圧を２Ｖとし、放射線が照射された状態においてデータを５分間保持した試験１では、いずれのサンプルにおいてもソフトエラーは生じなかった。

次に、動作電圧を、２Ｖ未満で記憶回路が動作する最小の電圧（最低動作電圧）に変更して試験２を行った。その結果、記憶回路３において、サンプルＡ、Ｂの両方でソフトエラーが確認された。すなわち、図３５（Ｂ）におけるＳＲＡＭセル部分において、ソフトエラーが発生した。一方、ＯＳトランジスタによってデータが保持された記憶回路１、２においては、ソフトエラーは確認されなかった。

次に、動作電圧を最低動作電圧としたまま、データの保持時間を２０分に延長して試験３を行った。その結果、記憶回路３においてはソフトエラー数が増加した。一方、ＯＳトランジスタを用いてデータを保持している記憶回路２においては、保持時間が長くなり照射される放射線の量が増加してもソフトエラーが確認されず、データが正確に保持されていた。

試験１乃至３の結果から、図３５（Ａ）に示す回路１０００は、ソフトエラー耐性が高いことが分かった。また、図３５（Ｂ）に示す回路１１００においては、ノードＮｄ、Ｎｅに記憶されたデータをノードＮｂ、Ｎｃに退避されることにより、ソフトエラーの発生を抑制することができた。すなわち、ＳＲＡＭセルにおいて、ＯＳトランジスタを用いたバックアップを行うことにより、ソフトエラー耐性を向上させることができた。

以上の結果から、ＯＳトランジスタを用いた記憶回路は、ソフトエラー耐性が高いことが分かる。よって、ＯＳトランジスタをコンフィギュレーションメモリに用いることにより、信頼性が高いＰＬＤを実現することができる。

次に、ＯＳトランジスタを用いた記憶回路の他の測定結果について説明する。

測定には、図３５（Ａ）に示す回路１０００を８ｋｂｉｔ（３２ｂｉｔ×２５６ａｄｄｒｅｓｓ）分備えた記憶回路と、図３５（Ｂ）に示す回路１１００を８ｋｂｉｔ（３２ｂｉｔ×２５６ａｄｄｒｅｓｓ）分備えた記憶回路を用いた。

図３５（Ａ）に示す回路１０００において、容量素子１００４の容量は５．３４ｆＦとし、トランジスタ１００２、１００３はチャネル長０．３５μｍのＳｉトランジスタとし、トランジスタ１００１はチャネル長０．８μｍのＯＳトランジスタとした。また、図３５（Ｂ）に示す回路１１００において、容量素子１１０７、１１０８の容量は３０ｆＦとし、トランジスタ１１０１、１１０２、インバータ１１０３、１１０４はチャネル長０．３５μｍのＳｉトランジスタとし、トランジスタ１１０５、１１０６はチャネル長０．８μｍのＯＳトランジスタとした。また、ＳｉトランジスタにはＳＯＩ基板を用いた。

ソフトエラー耐性の評価は、上記の回路を有する記憶回路４乃至６に対して放射線を照射し、その時のデータの保持特性を測定することにより行った。記憶回路４は、図３５（Ａ）に示す回路１０００のノードＮａにデータが保持された状態の記憶回路である。記憶回路５は、図３５（Ｂ）に示す回路１１００のノードＮｂ、Ｎｃにデータが保持された状態の記憶回路である。記憶回路６は、図３５（Ｂ）に示す回路１１００のノードＮｄ、Ｎｅにデータが保持された状態の記憶回路である。記憶回路の電源電圧は１．５Ｖとした。また、記憶回路４乃至６に照射する放射線の放射線源には、α線源として質量数２４１のアメリシウム（Ａｍ）を用い、放射線源とサンプル間の距離は１ｍｍとした。そして、放射線の照射を５分間、１０分間または２０分間行い、保持されたデータが変動した回路１０００及び回路１１００の個数をソフトエラー数としてカウントすることにより試験を行った。試験結果を表２に示す。

保持時間（放射線を照射した時間）を５分とした場合、記憶回路６においてソフトエラーが確認された。すなわち、図３５（Ｂ）におけるＳＲＡＭセル部分において、ソフトエラーが発生した。一方、ＯＳトランジスタによってデータが保持された記憶回路４、５においては、ソフトエラーは確認されなかった。

保持時間を１０分として記憶回路４のソフトエラーを測定した結果、ソフトエラーは確認されなかった。

保持時間を２０分とした場合、記憶回路６においてはソフトエラー数が増加した。一方、ＯＳトランジスタを用いてデータを保持している記憶回路５においては、保持時間が長くなり照射される放射線の量が増加してもソフトエラーが確認されず、データが正確に保持されていた。

なお、表２には示していないが、記憶回路の電源電圧を２．０Ｖ、保持時間を５分とした場合の測定も行った。この結果、記憶回路４、５、６のいずれもソフトエラーは確認されなかった。

記憶回路４におけるソフトエラー位置を表すエラーマップを図３６（Ａ）に示す。記憶回路６におけるソフトエラー位置を表すエラーマップを図３６（Ｂ）に示す。

表２および図３６（Ａ）、（Ｂ）に示す結果から、図３５（Ａ）に示す回路１０００は、ソフトエラー耐性が高いことが分かった。また、図３５（Ｂ）に示す回路１１００においては、ノードＮｄ、Ｎｅに記憶されたデータをノードＮｂ、Ｎｃに退避されることにより、ソフトエラーの発生を抑制することができた。すなわち、ＳＲＡＭセルにおいて、ＯＳトランジスタを用いたバックアップを行うことにより、ソフトエラー耐性を向上させることができた。

以上の結果から、ＯＳトランジスタ用いた記憶回路は、ソフトエラー耐性が高いことが分かる。よって、ＯＳトランジスタをコンフィギュレーションメモリに用いることにより、信頼性が高いＰＬＤを実現することができる。

１６ＭｂｉｔＳＲＡＭおよび０．３５μｍ８ｋｂｉｔＳＲＡＭにおける、ソフトエラー率（ＳＥＲ）とテクノロジーノードの関係を図３７に示す。１６ＭｂｉｔＳＲＡＭにおけるＳＥＲとテクノロジーノードの関係は、「Ｒ．Ｃ．Ｂａｕｍａｎｎ，ＩＥＥＥＴｒａｎｓ．ＤｅｖｉｃｅＭａｔｅｒ．Ｒｅｌ．，Ｖｏｌ．５，Ｎｏ．３，ｐｐ．３０５−３１６，２００５．」に記載されている。図３７中の「０．３５μｍＳＲＡＭ」は図３５（Ｂ）に示した記憶回路に相当し、「ＮＯＳＲＡＭ」は図３５（Ａ）に示した記憶回路に相当し、ＳＥＲは表２の記憶回路６における実験結果を基に算出した値である。なお、図３７においてＳＥＲは正規化した値を示す。

参照の９０ｎｍ１６ＭｂｉｔＳＲＡＭのＳＥＲは７．２０×１０^８ｂｉｔ／Ｍｂｉｔ／ｈｏｕｒである。一方、０．３５μｍ８ｋｂｉｔＳＲＡＭのＳＥＲは１．２８×１０^６ｂｉｔ／Ｍｂｉｔ／ｈｏｕｒであった。つまり、０．３５μｍ８ｋｂｉｔＳＲＡＭのＳＥＲは、９０ｎｍ１６ＭｂｉｔＳＲＡＭのＳＥＲの１．７８×１０^−３倍であった。

なお、図３５（Ａ）に示す回路１０００（記憶回路４）についてはソフトエラーが確認できなかったが、回路１０００におけるＳＥＲは０．３５μｍ８ｋｂｉｔＳＲＡＭにおけるＳＥＲより低いことが示唆される。

記憶回路４および記憶回路６の、容量Ｃｍ、反転電位Ｖｉ、臨界電荷量Ｑｃｒｉｔおよびα線の衝突により電子正孔対が発生する回路面積Ａを表３に示す。ここで、容量Ｃｍは、ノードＮａの容量およびノードＮｄ、Ｎｅの容量を表す。反転電位Ｖｉは、ノードＮａに保持されたデータの論理が反転する場合のノードＮａの電位および、ノードＮｄ、Ｎｅに保持されたデータの論理が反転する場合のノードＮｄ、Ｎｅの電位を表す。臨界電荷量Ｑｃｒｉｔは、ノードＮａに保持されたデータの論理を反転させるために必要な電荷量および、ノードＮｄ、Ｎｅに保持されたデータの論理を反転させるために必要な電荷量を表す。

また、ＳＥＲは以下の数式で表される。ここで、Ｑｓはデバイスの電荷収集効率を表す。

図３６、図３７および表３より、記憶回路４と記憶回路６では、ＳＥＲの差が回路面積Ａおよび臨界電荷量Ｑｃｒｉｔの差と比べて大きいことが確認される。つまり、上記の数式より、記憶回路４の電荷収集効率Ｑｓは、記憶回路６の電荷収集効率Ｑｓより低いことが示唆される。

１０半導体装置
２０回路
３０回路
３１回路
４０記憶回路
４１記憶領域
５０インターフェース
６０記憶回路
７０記憶回路
７１記憶領域
７２記憶領域
８０記憶回路
９０選択回路
２００ＰＬＤ
２１１ロジックアレイ
２１２ロジックアレイ
２２１スイッチアレイ
２２３スイッチアレイ
２２４入出力アレイ
２２５入出力アレイ
２３０クロック信号生成装置
２３１コンフィギュレーションコントローラ
２３２コンテキストコントローラ
２３４列ドライバ回路
２３５行ドライバ回路
２４０ＬＥ
２５０コンフィギュレーションメモリ部
２６０ロジックセル
２６１排他的論理和回路群
２６２ＬＵＴ
２６３キャリーロジック
２６５フリップフロップ
２８０ＲＳ
３００記憶回路
３１０回路
３１１トランジスタ
３１２トランジスタ
３１３トランジスタ
３１４容量素子
３１５回路
４００記憶回路
４１０回路
４１１トランジスタ
４１２トランジスタ
４１３容量素子
４１４トランジスタ
４１５トランジスタ
４１６容量素子
４１７トランジスタ
４１８回路
４１９回路
４２０回路
４２１インバータ
４２２トランジスタ
５００記憶回路
５１０回路
５１１トランジスタ
５１２トランジスタ
５１３トランジスタ
５１４トランジスタ
５１５トランジスタ
５１６トランジスタ
５２０回路
５２１トランジスタ
５２２トランジスタ
５２３容量素子
５２４容量素子
６００コンピュータ
６１０入力装置
６２０出力装置
６３０ＣＰＵ
６３１制御装置
６３２演算装置
６３３記憶装置
６３４記憶装置
６４０ＰＬＤ
６５０記憶装置
８０１トランジスタ
８０２トランジスタ
８０３トランジスタ
８０４トランジスタ
８０５トランジスタ
８０６トランジスタ
８０７トランジスタ
８１０酸化物層
８１１金属酸化物層
８１２金属酸化物層
８１３金属酸化物層
８１４金属酸化物層
８１８絶縁層
８２１絶縁層
８２２絶縁層
８２３絶縁層
８２４絶縁層
８２５絶縁層
８２６絶縁層
８２７絶縁層
８２８絶縁層
８２９絶縁層
８３０絶縁層
８５０導電層
８５１導電層
８５２導電層
８５３導電層
９００半導体装置
９１０トランジスタ
９２０トランジスタ
９２１半導体基板
９２２不純物領域
９３０容量素子
１０００回路
１００１トランジスタ
１００２トランジスタ
１００３トランジスタ
１００４容量素子
１１００回路
１１０１トランジスタ
１１０２トランジスタ
１１０３インバータ
１１０４インバータ
１１０５トランジスタ
１１０６トランジスタ
１１０７容量素子
１１０８容量素子
４７００電子部品
４７０１リード
４７０２プリント基板
４７０３回路部
４７０４回路基板
５２０１筐体
５２０２筐体
５２０３表示部
５２０４表示部
５２０５マイクロホン
５２０６スピーカ
５２０７操作キー
５２０８スタイラス
５３０１筐体
５３０２冷蔵室用扉
５３０３冷凍室用扉
５４０１筐体
５４０２表示部
５４０３キーボード
５４０４ポインティングデバイス
５６０１筐体
５６０２筐体
５６０３表示部
５６０４表示部
５６０５接続部
５６０６操作キー
５７０１車体
５７０２車輪
５７０３ダッシュボード
５７０４ライト
５８０１筐体
５８０２筐体
５８０３表示部
５８０４操作キー
５８０５レンズ
５８０６接続部

Claims

第１の回路と、第２の回路と、第３の回路と、を有し、
前記第１の回路は、演算を行う機能を有し、
前記第２の回路は、コンフィギュレーションデータを変更することにより、回路構成を変更することができる機能を有し、
前記第３の回路は、複数の記憶領域を有し、
前記複数の記憶領域はそれぞれ、前記第２の回路に格納されるコンフィギュレーションデータのセットを格納する機能を有し、
前記第１の回路は、前記複数の記憶領域のいずれかに格納された前記コンフィギュレーションデータのセットを、前記第２の回路に格納する機能を有する半導体装置。
第１の回路と、第２の回路と、第３の回路と、第４の回路と、第５の回路と、有し、
前記第１の回路は、演算を行う機能を有し、
前記第２の回路は、コンフィギュレーションデータを変更することにより、回路構成を変更することができる機能を有し、
前記第３の回路は、複数の記憶領域を有し、
前記複数の記憶領域はそれぞれ、前記第２の回路に格納されるコンフィギュレーションデータのセットを格納する機能を有し、
前記第４の回路は、前記第１の回路において行われる処理に用いられるデータを格納する機能を有し、
前記第５の回路は、タスクを実行する前記第２の回路のコンテキストを選択するための第１のデータと、前記複数の記憶領域のいずれかを選択するための第２のデータと、を格納する機能を有し、
前記第１の回路は、前記第２のデータを前記第５の回路に格納することにより、前記複数の記憶領域のいずれかに格納された前記コンフィギュレーションデータのセットを、前記第２の回路に格納する機能を有する半導体装置。
請求項１又は２において、
前記第２の回路は、第１のコンテキスト及び第２のコンテキストを有し、
前記第１の回路は、前記第１のコンテキストがタスクを実行している期間に、前記第２のコンテキストの再構成を行う機能を有する半導体装置。
請求項１乃至３のいずれか一項において、
複数の前記第１の回路と、複数の前記第２の回路と、を有し、
複数の前記第１の回路は、第１のリンクによって電気的に接続され、
複数の前記第２の回路は、第２のリンクによって電気的に接続され、
複数の前記第２の回路は、前記第２のリンクを介してパイプラインを構築する機能を有する半導体装置。
請求項１乃至４のいずれか一項において、
前記第２の回路は、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲート、及び前記容量素子と電気的に接続され、
前記第１のトランジスタは、前記第２のトランジスタ上に設けられ、
前記第１のトランジスタは、チャネル形成領域に酸化物半導体を有する半導体装置。
請求項１乃至５のいずれか一項に記載の半導体装置と、入力装置と、出力装置と、を有するコンピュータ。
請求項１乃至５のいずれか一項に記載の半導体装置、又は請求項６に記載のコンピュータと、
表示部、マイクロホン、スピーカ、又は操作キーと、を有する電子機器。