JP2017143247A - 組み込まれた磁気トンネル接合を有する半導体デバイス - Google Patents

Abstract

【課題】組み込まれた磁気トンネル接合を有する半導体デバイス及びその製造方法を提供する。【解決手段】半導体デバイス１００は、第１金属層１１０と、第１誘電体層１２０と、第２金属層１３０と、第２誘電体層１４０と、第３金属層１５０とのスタックを含む。更に、磁気トンネル接合（ＭＴＪ）デバイス１６０は、第１誘電体層および第２金属層の中に配置され、第１金属層および第３金属層に電気的に接続されている。【選択図】図１

Description

本発明は、一般的に磁気トンネル接合（ＭＴＪ）を有する半導体デバイスの分野に関し、特に半導体デバイスの誘電体層および金属層へのＭＴＪの組込みに関する。

埋込型スタティックランダムアクセスメモリ（ＳＲＡＭ）の代替品として、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）デバイスへの関心が高まっている。ＭＲＡＭデバイスは、磁気トンネル接合（ＭＴＪ）デバイスにおけるデータの不揮発性記憶のために使用することができる。ＭＴＪデバイスは、バックエンドオブライン（ＢＥＯＬ）処理で誘電体層内に形成され、金属層によって相互接続されて所望の電気回路を形成する。ＢＥＯＬ処理は、誘電体層によって分離され、誘電体材料によって隔離された相互接続ワイヤまたは配線を有する金属層を形成することを含む。更に、ビア接続部は、金属層を互いに接続するように形成される。

より高いメモリ密度のより小型で高速な半導体デバイスに対する要求が常に増しているので、より高度な電気配線を有する改良された半導体デバイスに対する要求がある。

本発明の具体例の少なくともいくつかの目的は、ＭＴＪデバイスがＢＥＯＬにおいて、特により高度なテクノロジノードに関連して、より効率的に組み込まれることができる改良された半導体デバイスを提供することである。

本発明のこの目的および他の目的の少なくとも１つは、独立請求項に規定された特徴を有する半導体デバイスおよび方法を用いて達成される。発明の好適な具体例は、従属請求項によって特徴付けられる。

本発明の第１態様によると、半導体デバイスが提供される。半導体デバイスは、第１金属層と、第１金属層の上に配置された第１誘電体層と、第１誘電体層の上に配置された第２金属層と、第２金属層の上に配置された第２誘電体層と、第２誘電体層の上に配置された第３金属層とを含む。第１金属層は、第１誘電体層に配置されたビアによって第２金属層に電気的に接続され、第２金属層は、第２誘電体層に配置されたビアによって第３金属層に電気的に接続されている。更に、磁気トンネル接合（ＭＴＪ）を含む半導体デバイスは、第１誘電体層および第２金属層に配置され、第１金属層および第３金属層に電気的に接続されている。

本発明の第２態様によると、第１態様にかかる半導体デバイスを製造する方法が提供される。この方法は、第１金属層の上に第１誘電体層を形成するステップと、第１誘電体層の上に第２金属層を形成するステップとを含む。第２金属層は、第１誘電体層の中に配置されたビアによって第１金属層に電気的に接続されている。この方法は更に、第１誘電体層および第１金属層の中に配置されたＭＴＪデバイスを形成するステップと、第２金属層の上に第２誘電体層を形成するステップと、第２誘電体層の上に、第２誘電体層の中に配置されたビアによって第２金属層に電気的に接続された第３金属層を形成するステップとを含む。

ＭＴＪデバイスが第１誘電体層の中に形成される従来技術のデバイスでは、誘電体層の厚さは、ＭＴＪデバイスの最小の高さによって制限される。ＭＴＪデバイスの可能な最小の高さは、ＭＴＪデバイスを形成するために必要な層のスタックの構成によって決定され得るため、ＭＴＪデバイスの性能を損なうことなく、ＭＴＪデバイスの高さを特定の値未満に低減することは困難である。本発明は、第１誘電体層にだけでなく第２金属層にも延びるようなＭＴＪデバイスを形成することによって、ＭＴＪスタックの性能を低下させるリスクなしに、誘電体層の厚さをＭＴＪデバイスの高さよりも低く減らすことができるという理解に基づくものである。したがって、本発明は、ＭＴＪデバイスが第１誘電体層および第２金属層に組み込まれて、例えば２８ｎｍ以下などのより高度な技術ノードを可能にする半導体デバイスを提供する。言い換えれば、ＭＴＪデバイスは、第１誘電体層のビア接続部の延長部に配置されてもよい。

ＭＴＪデバイスは、バックエンドオブライン（ＢＥＯＬ）において、第１金属層の金属配線などの上に提供され、第１誘電体層を通って第２金属層内に延びるように配置されてもよい。言い換えれば、ＭＴＪは、メモリ領域の第１金属層上に、同時に半導体デバイスのロジック領域の第２金属層内に組み込まれてもよく、ここで第２金属層は、例えば第２誘電体層の中のビアによって第３金属層に電気的に接続されてもよい。

ＭＴＪデバイスは、磁気参照層またはピン層と、バリア層によって分離された磁気自由層とのスタックから形成されてもよい。磁気参照層および磁気自由層は、例えばＣｏＦｅＢを含んでもよく、バリア層は、ＭｇＯを含んでもよい。参照層は、固定した磁化方向を有するように構成され、自由層は、様々な磁化方向を有するように構成されてもよい。中間バリア層は、参照層と自由層との間の電子のトンネリングを可能にするように構成されてもよい。

参照層と自由層との相対的な磁化方向は、ＭＴＪデバイスの電気抵抗を決定する。ＭＴＪデバイスは、参照層と自由層の磁化が平行に整列されている場合は、比較的低い抵抗を、参照層と自由層の磁化がそれぞれ逆平行である場合は、比較的低い抵抗を有する。電気抵抗の差は、ＭＴＪデバイス内に情報を記憶するために使用されてもよい。

スタックは、磁気参照層が、第１金属層に形成されまたは電気的に接続されるように、および磁気自由層が、第３金属層に電気的に接続されるように、配置されてもよい。このような構成は、ボトムピン構成と呼ばれる。代わりに、スタックは、磁気自由層が、第１金属層上に形成されまたは電気的に接続され、参照層が、第３金属層に電気的に接続している反対の構成で配置されてもよい。このような構成は、トップピン構成と呼ばれる。

ＭＴＪスタックは、第１金属層の上に配置された底部電極の上に提供されてもよい。底部電極は、所望の表面粗さを提供するように、特に、第１金属層の裸の表面と比較してより平滑な表面を提供するように構成されてもよい。比較的平滑な表面は、ＭＴＪスタックが形成される場合、後続の処理ステップにおいて有利であり得る。いくつかの例では、底部電極はＢＥＯＬの一部を形成してもよいが、他の例では、ＭＴＪデバイスを形成するスタックの一部を形成してもよい。

ＭＴＪデバイスは、自由層の磁区に直接トルクをかけるためにスピン整列された電子を利用するスピン移行トルク（ＳＴＴ）ＭＴＪデバイスであってもよい。ＳＴＴ・ＭＴＪデバイスは、有利に書込電流の低減を可能にする。

磁気参照層および磁気自由層は、垂直磁気異方性を有していてもよく、これはＭＴＪデバイスのサイズが低減されることを可能にし、したがって半導体デバイスの層の厚さが減少し、およびメモリ密度が増加した半導体デバイスを可能にする。

半導体デバイスは、例えば、データの不揮発性記憶のためにＭＴＪデバイスを使用する磁気抵抗メモリ（ＭＲＡＭ）であり、またはその一部を形成するものであってもよい。

例えば「金属層」および「誘電体層」のように記載される「層（layer）」の用語は、半導体デバイスを形成する多層スタック内の特定のレベルまたは位置を指す場合がある。したがって、金属層は、金属構造および誘電体領域などの導電性の構造または領域の両方を含んでもよい。金属構造は、例えば金属が充填されたトレンチとして誘電体材料に提供されてもよい。したがって、「金属層」の用語は、金属構造を有する誘電体材料を含む層を指す場合がある。好適には、金属層は、電気的に絶縁された、または誘電体材料によって互いに分離された金属相互接続ワイヤから形成されてもよい。「誘電体層」の用語は、２つの金属層の間に構造的に配置された電気絶縁層を指す場合がある。

ある具体例によると、ＭＴＪデバイスは、第１金属層の軸上に、すなわち金属配線の上に配置されてもよい。これにより、ＭＴＪデバイスは、第１金属層の金属配線への追加の配線またはルーティングなしで、第１金属層に直接接続されてもよい。

ある具体例によると、前記第１誘電体層および前記第２金属層の厚さの合計は、５０ｎｍ未満である。比較的薄い層を使用することによって、より多くの数のＭＴＪデバイスなどが相互接続されることを可能にするように、層の数を増やすことができる。したがって、記憶密度の増加した半導体デバイスが提供されてもよい。

ある具体例では、半導体デバイスの１つまたは複数の金属層は、複数の金属配線、または相互接続ワイヤ、および誘電体材料で形成されてもよい。金属層は、例えば、金属のブランケット膜が、まず堆積され、パターニングされ、次に相互接続ワイヤを規定するようにエッチングされるサブトラクティブ法によって形成されてもよい。次に、誘電体材料は、ワイヤの上に堆積されてもよい。代わりに、または追加的に、金属層は、誘電体層が銅などの金属で充填された開口トレンチでパターニングされるダマシンプロセスとも呼ばれる追加の方法によって形成されてもよい。銅は、金属層の電気抵抗を減少させるから、例えばアルミニウムよりも有利であり得る。トレンチは、誘電体層上に銅などの金属のコーティングを堆積することによって充填され、誘電体層の上に広がる金属（オーバーバーデンとも呼ばれる）は、化学機械平坦化（ＣＭＰ）によって除去されてもよい。ＣＭＰは、トレンチ内に金属を沈めたまま残し、絶縁材料に埋め込まれた相互接続ワイヤを有する金属層が提供されてもよい。層の平坦化は、後続の処理ステップの前に表面の平坦度を向上させる。向上した平坦性は、その後のリソグラフィ工程などを容易にする。

ある具体例によると、第１および第２金属層の少なくとも１つの誘電体材料は、二酸化シリコンに比べて比較的小さな誘電率を有するｌｏｗ−ｋ材料であってもよい。ｌｏｗ−ｋ誘電体は、半導体デバイス内の寄生容量およびクロストークを低減させ得る。ｌｏｗ−ｋ材料の例は、フッ素または炭素でドープされた二酸化ケイ素、多孔質二酸化ケイ素および有機高分子誘電体などを含む。代わりに、または追加的に、ｌｏｗ−ｋ材料は、第１誘電体層および／または第２誘電体層に提供されてもよい。

ある具体例によると、ＭＴＪデバイスは、第２誘電体層に配置されたビアによって第３金属層の金属配線に接続されてもよい。ＭＴＪデバイスは、第３金属層の軸上に、すなわち金属配線の下に配置され、第３金属層は、ビアおよびＭＴＪデバイスによって第１金属層に接続される。

上述のもの以外の他の具体例も可能であることが理解される。また、本発明の第１態様にかかる半導体デバイスについて記載された態様のいずれかの特徴は、第２態様にかかる製造方法と組み合わせられてもよいと理解される。本発明の更なる目的、特徴および利点は、以下の詳細な開示、図面および添付の特許請求の範囲を検討するときに明らかになる。当業者であれば、本発明の異なる特徴を組み合わせて、以下に説明する具体例以外の具体例を作製できることを理解するであろう。

本発明の上記のおよび更なる目的、特徴および利点は、添付の図面を参照して、本発明の好適な具体例の以下の例示的および非限定的な詳細な説明によって、よりよく理解される。

第１誘電体層および第２金属層に組み込まれたＭＴＪデバイスを含む本発明の具体例にかかる半導体の一部の断面側面図を概略的に示す。 本発明の具体例にかかる半導体デバイスのＭＴＪデバイスの断面側面図を概略的に示す。 本発明の具体例にかかる半導体デバイスの断面側面図であって、製造プロセスの異なる段階における半導体デバイスを示す側面図を概略的に示す。 本発明の具体例にかかる半導体デバイスの断面側面図であって、製造プロセスの異なる段階における半導体デバイスを示す側面図を概略的に示す。 本発明の具体例にかかる半導体デバイスの断面側面図であって、製造プロセスの異なる段階における半導体デバイスを示す側面図を概略的に示す。 本発明の具体例にかかる半導体デバイスの断面側面図であって、製造プロセスの異なる段階における半導体デバイスを示す側面図を概略的に示す。 本発明の具体例にかかる半導体デバイスの断面側面図であって、製造プロセスの異なる段階における半導体デバイスを示す側面図を概略的に示す。 本発明の具体例にかかる半導体デバイスの製造方法を示すブロック図である。

すべての図面は、概略的であり、必ずしも縮尺通りではなく、一般的に、本発明の具体例を解明するために必要な部分のみを示すものであり、他の部分は省略されているか、または単に示唆されているに過ぎない。

以下、本発明の例示的な具体例を示す添付の図面を参照して、本発明をより詳細に説明する。しかしながら、本発明は、多くの異なる形態で具体化されてもよく、本明細書に記載の具体例に限定されると解釈されるべきではない。むしろ、これらの具体例は、この開示が当業者に本発明の範囲を伝えるように例として提供される。更に、同一の番号は、全体を通して同一または類似の要素または構成要素を指す。

図１を参照すると、本発明の具体例にかかる半導体デバイス１００の側面断面図が示されている。半導体デバイス１００は、第１金属層１１０、第１誘電体層１２０、第２金属層１３０、第２誘電体層１４０および第３金属層１５０の順序で配列された積層構造を含んでもよい。更に、ＭＴＪデバイス１６０は、第１誘電体層１２０および第２金属層１３０の中に形成されまたは組み込まれ、第１金属層１１０および第３金属層１５０に電気的に接続されてもよい。ＭＴＪデバイス１６０は、例えば第１金属層１１０との境界面に配置された底部電極１６４を含む。

第１金属層１１０は、誘電体材料１１６内に配置された金属配線１１４または導線を含んでもよい。誘電体材料１１６は、二酸化シリコンまたはｌｏｗ−ｋ材料の層などであってもよい。ある例では、金属配線１１４は、ダマシンプロセスによって形成され、そこでは誘電体材料１１６内のトレンチは、例えば銅などの金属で充填される。

第１誘電体層１２０は、第１金属層１１０と第２金属層１３０とを分離するように、例えば第１金属層１１０上に堆積されたＳｉＣＮの層を含んでもよい。図１に示されているように、第１誘電体層１２０は、第１金属層１１０の金属配線１１４の上に配置され、更に第２金属層１３０の中へ延びるＭＴＪデバイス１６０を含んでもよい。

第１金属層１１０と同様に、第２金属層１３０は、ｌｏｗ−ｋ材料または超ｌｏｗ−ｋ材料などの誘電体材料１３６の層、および誘電体材料１３６のトレンチ内に形成された金属配線１３４を含んでもよい。第２金属層１３０の１つまたは複数の金属配線１３４は、第１誘電体層１２０に配置されたビア１２２によって、対応する第１金属層１１０の金属配線１１４に電気的に接続されてもよい。

第２誘電体層１４０は、第１誘電体層１２０と同様に構成されてもよく、したがって、第２金属層１３０上に堆積されたＳｉＣＮなどの層として形成されてもよい。続いて、第３金属層１５０は、ｌｏｗ−ｋ材料などの誘電体材料１５６の堆積によって、第２誘電体層１４０上に形成されてもよい。第３金属層１５０は、更に、第３金属層１５０の誘電体材料のトレンチ内に配置される金属配線１５４を含んでもよい。金属配線１５４のいくつかは、第２誘電体材料１４０内に配置されたビア接続部１４２によって、ＭＴＪデバイス１６０または第２金属層１３０の金属配線１３４に接続されてもよい。

このようにして、第１誘電体層１２０の最小の厚さが、ＭＴＪデバイス１６０（底部電極１６４を含む）の最大の高さに制限されない半導体デバイス１００が提供される。図１に示されているように、前記第１誘電体層１２０および前記第２金属層１３０の厚さの合計ｈがＭＴＪデバイスの高さを超える限り、ＭＴＪデバイス１６０は、第１誘電体層の厚さを超える高さを有してもよい。

図２は、本発明の具体例にかかるＭＴＪデバイスの側面断面図を概略的に示している。ＭＴＪデバイスは、図１を参照して説明されたデバイスと同様に構成された半導体デバイスに組み込まれてもよい。ＭＴＪデバイス１６０は、磁気参照層またはピン層１６１、バリア層１６２および磁気自由層１６３などを有する複数の層のスタックを含んでもよい。磁気参照層１６１と自由層１６３の順序は、磁気参照層１６１がスタック内の磁気自由層１６３の上に配置されるように逆にされてもよいことに留意しなければならない。磁気参照層１６１および磁気自由層１６３は、例えば、磁気自由層１６３内の互いに反対の２つの方向の間で変更可能な方向を有する垂直磁気異方性を有してもよい。

参照層１６１および自由層１６３は、ＣｏＦｅＢから形成され、または少なくともＣｏＦｅＢを含んでもよい。ＣｏＦｅＢは、例えば、参照層１６１および／または自由層１６３の１つまたは複数の層に配置されてもよい。バリア層１６２は、ＭｇＯから形成され、または少なくともＭｇＯを含み、電子が参照層１６１と自由層１６３の間をトンネルすることを可能にするように構成されてもよい。

図３ａ〜３ｅは、ある具体例にかかる製造プロセスの異なる段階における半導体デバイスの断面側面図を示している。得られる半導体デバイスは、図１および図２を参照して説明されたデバイスと同様に構成されてもよい。

図３ａは、例えばｌｏｗ−ｋ材料などの誘電体材料１１６を含む第１金属層１１０を示し、ここでトレンチは、エッチングされ、例えば銅１１４で充填されている。次に、オーバーバーデンは、ＣＭＰによって除去され、誘電体材料１１６に埋め込まれた露出した導電性の金属配線１１４を有する第１金属層１１０の平坦な表面が提供される。続いて、例えば２５ｎｍＳｉＣＮなどの誘電体材料の層が堆積され、第１誘電体層１２０を形成する。

図３ｂでは、ＭＴＪデバイス１６０は、第１金属層１１０の金属配線１１４の上に形成されている。ＭＴＪデバイス１６０は、例えば、（ＭＴＪデバイス１６０のための意図された位置にトレンチが設けられていて、下にある金属配線１１４を露出させる）第１誘電体層１２０の上にＭＴＪデバイス１６０を形成する層のスタックを堆積させることによって形成されてもよい。底部電極１６４は、スタックの堆積の前に金属配線１１４の上に提供される。次に、堆積されたスタックは、ハードマスクによってエッチングされて、例えば第１誘電体層１２０の表面から突き出たピラーの形態のＭＴＪデバイス１６０を規定する。次に、図３ｂに示されているように、第２金属層１３０の誘電体材料１３６が提供されて、ＭＴＪデバイス１６０の少なくとも一部が誘電体材料１３６の中に突き出る。

図３ｃでは、第２金属層１３０の誘電体材料１３６には、第１金属層１１０に関して説明したものと同様の方法でトレンチ内に配置された金属線１３４が提供されている。金属配線１３４は、例えばＣＭＰプロセスによって規定されてもよく、ＭＴＪデバイス１６０が露出される前に、すなわちＭＴＪデバイス１６０の上に誘電体材料１３６の少なくとも一部を残して、停止されてもよい。更に、電気的相互接続１２２またはビア接続が提供されて、第２金属層１３０と第１金属層１１０との間の接続を提供している。

次に、例えばＳｉＣＮなどの誘電体材料が堆積され、図３ｄに示されているように第２誘電体層１４０を形成してもよく、その上に例えばｌｏｗ−ｋ材料１５６の更なる層が堆積されて第３金属層１５０を形成してもよい。金属配線１５４は、第１金属層１１０および第２金属層１３０に関して説明されたものと同様の方法で、第３金属層１５０のトレンチ内に形成されてもよい。更に、ビア接続部１４２が形成されて、第３金属層１５０の金属配線１５４とＭＴＪデバイス１６０との間の、および第３金属層１５０の金属配線１５４と第２金属層１３０の金属配線１３４との間の電気的な接続が提供されてもよい。

図４は、本発明の具体例にかかる半導体デバイスの製造方法を概略的に示している。半導体デバイスは、図１〜図３を参照して説明された半導体デバイスと同様に構成されてもよい。

この方法は、第１金属層の上に第１誘電体層を形成するステップ４１０と、下層の第１金属層の金属配線を露出させるように第１誘電体層にビアトレンチを形成するステップ４１２とを含んでもよい。この方法は、更に、誘電体材料の層を堆積させるステップ４２２によって、第１誘電体層の上に第２金属層を形成するステップ４２０を含んでもよく、ここではＭＴＪデバイスおよびメタルワイヤが形成されてもよい（４３０、４３２）。更に、第２誘電体層が形成され（４４０）、その上に第３金属層が提供されてもよい（４５０）。

結論として、半導体デバイスおよびそのようなデバイスの製造方法が開示される。半導体デバイスは、ＭＴＪデバイスを含み、これは第１金属層および第３金属層に電気的に接続され、半導体デバイスの第１誘電体材料および第２金属層の中に組み込まれる。

本発明は、添付の図面および前述の説明において詳細に図示され、説明されてきたが、そのような図示および説明は、説明的または例示的なものであり、制限的なものではないと考えられるべきである。本発明は、開示された具体例に限定されない。開示された具体例に対する他の変更は、図面、開示、および添付の特許請求の範囲の検討から、請求された発明を実施する当業者によって理解され、達成されることができる。特定の手段が相互に異なる従属請求項に列挙されているという単なる事実は、これらの手段の組み合わせが有利に使用できないことを示すものではない。特許請求の範囲内のいかなる参照符号も、その範囲を限定するものとして解釈されるべきではない。

Claims (14)

1. 第１金属層と、
   該第１金属層の上に配置された第１誘電体層と、
   該第１誘電体層の上に配置された第２金属層と、
   該第２金属層の上に配置された第２誘電体層と、
   該第２誘電体層の上に配置された第３金属層と、
   を含む半導体デバイスであって、
   前記第１金属層は、前記第１誘電体層に配置されたビアによって前記第２金属層に電気的に接続され、
   前記第２金属層は、前記第２誘電体層に配置されたビアによって前記第３金属層に電気的に接続され、
   更に、該半導体デバイスは、前記第１誘電体層および前記第２金属層の中に配置され、前記第１金属層および前記第３金属層に電気的に接続され、高さが前記第１誘電体層の中のビアの長さを超えている磁気トンネル接合（ＭＴＪ）デバイスを含む半導体デバイス。
2. 前記ＭＴＪデバイスは、前記第１金属層の金属配線の上に配置されている請求項１に記載の半導体デバイス。
3. 前記第１誘電体層および前記第２金属層の厚さの合計は、５０ｎｍ未満である請求項１または請求項２のいずれかに記載の半導体デバイス。
4. 前記第２金属層は、複数の金属配線および誘電体材料を含み、該誘電体材料は、そこで複数の金属配線が形成されるトレンチを含む請求項１〜３のいずれかに記載の半導体デバイス。
5. 前記第２金属層の前記誘電体材料は、ｌｏｗ−ｋ材料である請求項４に記載の半導体デバイス。
6. 前記第３金属層は、複数の金属配線および誘電体材料を含み、該誘電体材料は、そこで複数の金属配線が形成されるトレンチを含む請求項１〜５のいずれかに記載の半導体デバイス。
7. 前記ＭＴＪデバイスは、前記第２誘電体層の中のビアによって前記第３金属層金属配線に接続されている請求項６に記載の半導体デバイス。
8. 前記ＭＴＪデバイスは、バックエンドオブライン（ＢＥＯＬ）において配置される請求項１〜７のいずれかに記載の半導体デバイス。
9. 前記ＭＴＪデバイスは、垂直ＭＴＪデバイスである請求項１〜８のいずれかに記載の半導体デバイス。
10. 半導体デバイスを製造する方法であって、
    第１金属層の上に第１誘電体層を形成するステップと、
    前記第１誘電体層の上に、前記第１誘電体層の中に配置されたビアによって前記第１金属層に電気的に接続された第２金属層を形成するステップと、
    前記第１誘電体層および前記第１金属層の中に配置されたＭＴＪデバイスを形成するステップと、
    前記第２金属層の上に第２誘電体層を形成するステップと、
    前記第２誘電体層の上に、前記第２誘電体層の中に配置されたビアによって前記第２金属層に電気的に接続された第３金属層を形成するステップと、
    を含む製造方法。
11. 下層の前記第１金属層の金属配線を露出させるように前記第１誘電体層にビアトレンチを形成するステップと、
    前記ビアトレンチの中に、前記ＭＴＪデバイスを形成するスタックであって、前記第１誘電体層の厚さを超える高さを有する前記スタックを提供するステップと、
    ＭＴＪデバイスのスタックを少なくとも部分的に囲むように配置された誘電体材料の層を提供するステップと、
    前記誘電体材料の中に、第２金属層を形成するステップと、
    を含む請求項１０に記載の方法。
12. 前記第１誘電体層および前記第２金属層の厚さの合計は、５０ｎｍ未満である請求項１０または請求項１１に記載の方法。
13. 前記ＭＴＪデバイスは、垂直ＭＴＪデバイスである請求項１０〜１２のいずれかに記載の方法。
14. 前記ＭＴＪデバイスは、バックエンドオブライン（ＢＥＯＬ）において配置される請求項１０〜１３のいずれかに記載の方法。

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