JP2018022902A - トレンチ型絶縁ゲートｍｏｓ半導体装置 - Google Patents

Abstract

【課題】低オン抵抗、大電流密度、アバランシェ降伏時の破壊耐量が大きく、ターンオフ時の跳ね上がり電圧を抑制するトレンチ型絶縁ゲートＭＯＳ半導体装置を提供する。
【解決手段】ストライプ状の平面パターンを有するトレンチ６１に囲まれたフローティングｐ領域１５２の表面に形成されている絶縁膜６２に一定の間隔でコンタクトホール６３が設けられ、エミッタ電極が導電接続される。フローティングｐ領域１５２の不純物濃度分布とコンタクトホール６３間の距離で決まる抵抗成分を、デバイスの活性領域の単位面積当たり１００ｍΩ／ｃｍ2以下にする。
【選択図】図３０

Description

この発明は、大電流密度で使用されるパワー半導体デバイス、特には、トレンチ型絶縁ゲートバイポーラトランジスタ（以降ＩＧＢＴと略す）などのＭＯＳ半導体装置に関する。さらに詳しくは、半導体基板の表面に形成された複数の直線状のトレンチと、このトレンチの内表面に形成されるゲート絶縁膜と、このトレンチ内にゲート絶縁膜を介して埋め込まれる制御電極とを有し、複数の直線状トレンチ間の半導体基板表面の長手方向に一導電型領域と他導電型領域が交互に配置されるトレンチＭＯＳゲートパターンを有するトレンチ型絶縁ゲートＭＯＳ半導体装置に関する。

近年のパワーエレクトロニクス分野における電源機器の小型化、高性能化への要求を受けて、電力用半導体装置では、高耐圧化、大電流化と共に、低損失化、高破壊耐量化、高速化などの性能改善に注力されている。そのような大電流化、低損失化が可能な電力用半導体装置として、最近では縦型／トレンチゲート型ＩＧＢＴが好んで用いられている。

縦型／トレンチゲート型ＩＧＢＴは、ＭＯＳ（金属／酸化膜／半導体）ゲートにより駆動されるものである。一般にＭＯＳゲート構造については、半導体基板の表面に平板状にＭＯＳゲートを設け、チャネル電流が表面に平行な方向に流れるプレーナゲート構造およびＭＯＳゲートをトレンチ内に埋め込み、チャネル電流が半導体基板の表面に垂直な方向に流れるトレンチゲート構造の２種類が広く知られている。最近は、構造的にチャネル密度を高くでき、低オン抵抗特性が得やすいことから、トレンチ内にゲート電極を埋め込んだトレンチゲート型ＩＧＢＴが注目されている。

さらに、このようなトレンチゲート構造を有する縦型／トレンチゲート型ＩＧＢＴにも２種類の構造がある。その一方の構造（この構造を従来例１の構造とする）は、図１４の断面図に開示されているように、表面にエミッタ電極１９が導電接触することができ、ＭＯＳゲート機能を奏することができるトレンチ１３間のｎ⁺型エミッタ領域１６、ｐ⁺型ボディ領域１７と、エミッタ電極１９が絶縁膜１８を介して接触するトレンチ間表面領域であるフローティングｐ領域１２ｂとが交互に配置される構成である。この交互配置は活性部全体（主電流の流れる領域）を上からみると、平行なトレンチを挟んで、ストライプ状の配置と言える。このフローティングｐ領域１２ｂでは、正孔がエミッタ電極１９に吐き出され難いためにフローティングｐ領域１２ｂに蓄積するようになり、ｎ型のドリフト層１１のキャリア濃度分布がダイオードのそれに近くなる。また、このフローティングｐ領域１２ｂは前述のように絶縁膜１８で覆われてトレンチゲート構造部分を持たないので、その分、ゲート電極１５とエミッタ電極１９間の容量が低減されて充放電の時間が短縮され、スイッチング損失の低減が図られるメリットがある（特許文献１）。または、図１４のようにトレンチ１３で分離されると共に、表面を絶縁膜１８で覆われたフローティングｐ領域１２ｂの一部の絶縁膜に図示しないコンタクトホールを設けてエミッタ電極１９を小面積で接触させることにより、エミッタ電極との間にフローティングｐ領域１２ｂ内の基板水平方向の抵抗成分を介在させて前記と同様のメリットをもたらす構造（特許文献１、２）などもある。

他方の構造（この構造を従来例２の構造とする）は、ゲート絶縁膜を介してゲート電極が埋め込まれたトレンチの複数の直線状表面パターンの長手方向のトレンチ間の半導体基板表面に、ｐベース領域とｎ型半導体基板領域が交互に配置される構成を有する。言い換えると、図１５の斜視断面図に示すように、活性部全体を上からみると、平行なトレンチ１３に対して直角方向にｐベース領域１２の列とｎ型半導体基板領域の列が順に交差する
構成と言える。この構成では、トレンチゲート構造でありながら、チャネル電流が半導体基板の表面に垂直な方向だけでなく、基板に水平な方向にも流れるようになるので、縦型／トレンチ型ＩＧＢＴが低オン抵抗と高耐圧を同時に実現可能なものとなる（特許文献３）。また、ｐベース領域の周囲を半導体基板よりも高濃度（密度）のｎ⁺型領域によって囲うことで、ｎベース層（ドリフト層）内の表面近傍のホール濃度（密度）を上昇させる構造（特許文献４）等もある。

さらには、前述のようにドリフト層の表面側のキャリア濃度（密度）を上げるという観点ではなく、ドリフト層を薄層化することによってトレードオフ特性を改善する方法も知られている。たとえば、所定の耐圧を保持しながらデバイスのｎベース層（ドリフト層）を薄層化するために、高濃度（密度）半導体基板上に可能な限り不純物濃度（密度）を低くしたエピタキシャル層の薄層と高濃度（密度）のバッファ層とを形成して耐圧を保持するパンチスルー型デバイスがある。さらには、半導体基板の他主面に形成される不純物量を制御されたｐ型コレクタ層と半導体基板からなるドリフト層の間に厚さと不純物濃度（密度）を制御されたフィールドストップ層（またはバッファ層）を設けるフィールドストップ型デバイスなどがある。

前記特許文献３に記載のような従来例２の縦型／トレンチ型ＩＧＢＴの構造と動作について、前記図１５と図１６−１〜図１６−３を参照しながら説明する。以降の説明では、トレンチ型ＩＧＢＴという場合は、前述のようにチャネル電流が基板に垂直な方向と水平な方向とに流れる構造を有するＩＧＢＴを言うこととする。半導体基板（ｎ^-型ドレイン層）１１の一方の主面（以下、表面と称す）に選択的に形成されたｐベース領域１２を有し、その他方の主面（以下、裏面と称す）に、ｎ型ＦＳ（Ｆｉｅｌｄ Ｓｔｏｐ）層５０、ｐ型コレクタ層５１とを有し、多数のトレンチ１３が基板表面からｐベース領域１２の深さを超えてｎ^-型ドレイン層１１に達する深さに形成されている。そのトレンチ１３の内表面にはゲート酸化膜１４が形成され、さらにその内部は導電性多結晶シリコン等からなるゲート電極１５が埋設されている。そしてｐベース領域１２の表面には隣接するトレンチ１３の略中間にｐ⁺型ボディ領域１７が配設されている。そしてｐ⁺型ボディ領域１７とトレンチ１３の側壁とにそれぞれ隣接してｎ型エミッタ領域１６が設けられている。ゲート電極１５上には絶縁膜１８が配設され、セルの活性領域（主電流が流れる領域）の全面にアルミニウム等からなる金属電極（エミッタ電極）１９が設けられる。この絶縁膜１８が前記ゲート電極１５と前記金属電極１９とを絶縁分離している。そして、金属電極１９がｎ⁺型エミッタ領域１６とｐ⁺型ボディ領域１７の表面に共通にオーミック接触するように、絶縁膜１８に開口が設けられる。

係る構造の縦型／トレンチ型ＩＧＢＴにおいては、ゲート電極１５に所定の閾値以上の電圧を与えることでｐベース領域１２内のトレンチ１３側壁に沿ってｎ型の反転層（ｎチャネル）が形成され、基板に垂直な方向と水平な方向とに電流路が形成される。これにより縦型／トレンチ型ＩＧＢＴのエミッタ・コレクタ間がオン状態となる。ゲート電極１５の電圧を閾値以下とすることで、ｐベース領域１２内のｎ型の反転層がなくなり、縦型／トレンチ型ＩＧＢＴのエミッタ・コレクタ間がオフ状態となる。係る縦型／トレンチ型ＩＧＢＴによれば、トレンチ１３側壁に沿って縦型（縦型とは図１６−１に示すように半導体基板表面に垂直な方向）並びに横型（横型とは図１６−２に示すように半導体基板表面に平行な方向）の両方に電流路が形成されることから、従来のプレーナゲート型やトレンチゲート型のＩＧＢＴと比較して、電流路の面積が格段に拡大される。さらに、トレンチ１３間においてｎ型半導体基板層１１が露出している領域に少数キャリアの蓄積が生じ、そのオン抵抗を小さくすることもできるという利点が生じる。

このような、従来例１、２の縦型／トレンチ型ＩＧＢＴの適用電圧と電流密度には、概略ながら相関があり、現状での６００Ｖ級デバイスでは２００Ａ／ｃｍ²〜２５０Ａ／ｃ
ｍ²，１２００Ｖ級デバイスでは１００Ａ／ｃｍ²〜１５０Ａ／ｃｍ²，２５００Ｖ級デバイスでは４０Ａ／ｃｍ²〜６０Ａ／ｃｍ²と、概ね、Ｖ×Ｉ ≒ １５０ｋ ＶＡ 程度である。

特開２００１−３０８３２７号公報（図１） 特開２００４−３９８３８号公報 特開２０００−２２８５１９号公報（図６、図７） 特開平８−３１６４７９号公報

しかしながら、前述の図１５に示す縦型のトレンチ型ＩＧＢＴの構成ではターンオフ耐量が小さいという問題がある。この問題は以下のような原因で発生することが判明した。このことについて、再度、図１５、図１６−１〜図１６−３を用いて説明する。前記背景技術において説明したように、図１５に示す縦型／トレンチ型ＩＧＢＴの構成では、図１５のＡ−Ａ線断面を示す図１６−１のように、いわゆる、トレンチ型ＩＧＢＴのトレンチ側壁を縦方向（基板主面に垂直な方向）に流れる電流経路（矢印）と、図１５のＢ−Ｂ線断面を示す図１６−２のように、トレンチ側壁を横方向（基板主面に平行な方向）に流れる電流経路（矢印）が形成される。これら二つの電流経路のうち、トレンチ側壁を横方向に流れる電子電流経路（実線矢印）は、むしろ、プレーナゲート型ＩＧＢＴの電子電流経路と類似している。しかし、プレーナゲート型ＩＧＢＴでは、正孔電流経路と電子電流経路とが同一平面内にあるのに対して、図１６−２に示すトレンチ型絶縁ゲートＩＧＢＴの構成では電子電流経路と同一平面内に正孔電流経路が存在しない点で異なる。正孔電流は、前記図１５に示されるＢ−Ｂ線断面からＣ−Ｃ線断面の方向に相当する図１１−３の方向に流れることになる。言い換えると、この正孔電流はトレンチ側壁からエミッタ電極と半導体層との接触面に沿って流れ込むような電流経路となると言える。従って、正孔電流はｎ⁺型エミッタ領域１６の下部に集中して通ることになる。この正孔電流はｎ⁺型エミッタ領域／ｐベース領域／ｎ型半導体基板層からなるＮＰＮトランジスタのベース電流に相当しており、正孔電流の集中はＮＰＮトランジスタの動作を容易なものとし、結果として、ｎ⁺型エミッタ領域／ｐベース領域／ｎ型半導体基板層／ｐ型コレクタ層からなるＩＧＢＴの寄生サイリスタの動作を容易なものとし、このＩＧＢＴをターンオフ制御不能にしてしまい、ターンオフ耐量を低下せしめていることがわかった。

さらに、市場では、１２００Ｖ級の高耐圧であって、電流密度３００Ａ／ｃｍ²〜５００Ａ／ｃｍ²という、概ね３６０ｋＶＡ〜６００ｋＶＡ程度の、従来よりもさらに高耐圧、大電流密度の縦型／トレンチ型ＩＧＢＴの開発が望まれている。

前述した従来例１、２の縦型／トレンチ型ＩＧＢＴが、このような高耐圧、大電流密度で適用される場合、図１４（従来例１）、図１５、図１６−１〜図１６−３（従来例２）の断面図にそれぞれ示される構成では、比較的小さなゲート抵抗（ゲート電圧がしきい値以下に低下した後に電流が減少し始める）を使用した場合、大電流ターンオフ時にアバランシェ降伏が発生し、信頼性等に問題を生じることがあるので、比較的大きなゲート抵抗（ゲート電圧が電流の減少を決定する）を使用する場合（この場合を後者とする）が多い。

後者のようなターンオフ条件下でのゲート電圧の挙動を図１７に示す一般的なＩＧＢＴとそのゲート回路の等価回路図で説明する。図１７に示すように、３種のコンデンサ、ゲート−コレクタ間コンデンサＣ_GC、コレクタ−エミッタ間コンデンサＣ_CE、ゲート−エミッタ間コンデンサＣ_GEによって、ＩＧＢＴのターンオフ条件下でのゲート電圧の挙動が説明される。以下、ゲートをＧ、コレクタをＣ、エミッタをＥと略記する。すなわち、コレクタ−エミッタ間電圧が上昇することで、ゲート−コレクタ間容量に変位電流（ｉ_GC）が流れ、ゲート電流ｉｇ＝ｉ_GCの場合にｉ_GE＝０となりゲート電圧が変化しない期間（一般にはミラー期間と称する）が発生する。

このような状況では、次の２種のターンオフ状態が考えられる。

１）ゲート電流ｉｇがｉ_GCを決定している（＝ｉｇがｄＶ_CE／ｄｔを決定している）状態。

２）ｉ_GCがｉｇを決定している（＝ｄＶ_CE／ｄｔがｉｇを決定している）状態。

すなわち、比較的ＧＣ間容量が小さい場合には、前記１）の状態が、逆に比較的ＧＣ間容量が大きい場合には、前記２）の状態が現れる。

発明者が鋭意調査したところによれば、前記２）の状態下におけるターンオフのほうが、前記１）の状態下におけるターンオフよりも跳ね上がり電圧が小さくなることが見出された。

要するに、ターンオフ時に、コレクタ電圧がバス電圧に到達した後の挙動に関して、前記１）の状態では、ゲート電圧の低下の仕方で、コレクタ電流の電流減少率（ｄｉ／ｄｔ）が決定され、跳ね上がり電圧（Ｌ・ｄｉ／ｄｔ）が決まる。他方、前記２）の状態では、依然としてコレクタ電圧の上昇率がゲート電流に影響を及ぼし続け、ゲート電圧の低下の仕方が１）に対して緩やかであり、結果として、コレクタ電流の電流減少率（ｄｉ／ｄｔ）が緩やかなものとなり、跳ね上がり電圧も小さくなると言うものである。

前記２）の状態のような効果を、簡便な方法により得られる層構成として、トレンチ内にゲート絶縁膜を介して形成されたゲート電極に接する領域をフローティング状態にするという構成が有効であるが、このような構成をとった場合、静的なアバランシェ降伏時に素子が破壊すると言う問題がある。

加えて、上述のような大電流密度条件で適用される場合、図１５に示すフローティングｐ領域１２ｂを有する縦型／トレンチ型ＩＧＢＴの構成では、大電流密度での使用と低オン電圧化の両立に問題があった。発明者らが鋭意調査したところによれば、この問題は以下のような原因で発生することが判明した。

図面１６−１〜図１６−３を用いて説明する。一般的に制限電流は次式（１）

但し Ｉ_sat：制限電流，α_PNP：電流増幅率，μ_ns：反転層の移動度，Ｃ_ox：ゲート酸化膜の容量，Ｚ：総エミッタ幅（または長さ），Ｌ_ch：チャネル長，Ｖ_GE：ゲートバイアス，Ｖ_GE(th)：しきい値で示される。

設計の自由度を確保するためや、他の特性（特に耐圧特性）を犠牲にしないために、Ｚ
：総エミッタ幅（または長さ）で調整することが望ましい。すなわち、総エミッタ幅（または長さ）を調整することで制限電流を調整することが望ましい。ここで、総エミッタ幅（または長さ）Ｚとは、トレンチ１３間にある単位セルにおけるエミッタ領域１６がトレンチ１３と接触する部分の幅（長さ）について単位面積当たりの全セル数を合計した幅（長さ）である。以下、エミッタ幅をエミッタ長さということもあるが、同じことである。

一方、従来技術において示したように、前記図１５に示す縦型／トレンチ型ＩＧＢＴの構成では、図１６−１に示す、いわゆる、トレンチ型ＩＧＢＴのトレンチ１３の側壁に沿ったｐベース領域１２内を基板の厚さ方向に流れる電流経路と、図１６−２に示すトレンチ側壁に沿ったｐベース領域１２内を基板の主面に平行な横方向に流れる電流経路が形成される。低いオン電圧を達成するためには、このトレンチの側壁に沿って主面に平行な横方向に流れる電流経路を確保する必要がある。

しかしながら、前記図１５に示す縦型／トレンチ型ＩＧＢＴの構成を保ちながら、制限電流を大きくするために、前記式（１）に従い、総エミッタ幅（または長さ）だけを広くすると、トレンチ長手方向でエミッタ領域１６が必然的にｐベース領域１２の端に近づいてしまい、十分にトレンチ側壁を横方向に流れる電流経路が形成できないために、高電流密度で低オン電圧化が困難であることが判明した。

本発明は上述した事情に鑑みてなされたもので、本発明の目的は、低オン抵抗、大電流密度、アバランシェ降伏時の破壊耐量が大きく、ターンオフ時の跳ね上がり電圧を抑制するトレンチ型絶縁ゲートＭＯＳ半導体装置を提供することである。

本発明によれば、一導電型半導体基板の一方の主表面に選択的に形成される他導電型ベース領域と、該ベース領域の表面に選択的に形成される一導電型エミッタ領域と、該一導電型エミッタ領域表面から前記他導電型ベース領域を貫き、前記一導電型半導体基板に達する複数の直線状平面パターンを有するトレンチと、該トレンチ内にゲート絶縁膜を介して形成されるゲート電極と、前記他導電型ベース領域と前記一導電型エミッタ領域の両表面に接触するエミッタ電極と、前記一導電型半導体基板の他方の主表面に形成される他導電型コレクタ層と、該コレクタ層に接触するコレクタ電極と、前記一導電型半導体基板であるドリフト層と前記他導電型コレクタ層との間に一導電型で、かつ、前記ドリフト層よりも高濃度であって前記他方の主表面からの拡散深さが１０μｍ以上のフィールドストップ層と、を備えるトレンチゲート型絶縁ゲートバイポーラトランジスタにおいて、前記他導電型ベース領域は前記複数のトレンチによって第一領域と第二領域に区分され、該第一領域の半導体基板表面にはエミッタ電極が直接接触し、前記第二領域表面には絶縁膜を介してエミッタ電極が接触し、かつ前記第二領域表面の絶縁膜に設けられる局部的な開口部を介して前記エミッタ電極が前記第二領域表面に接続され、前記局部的な開口部の形成間隔によって調整され単位面積当たり１００ｍΩ／ｃｍ²以下の抵抗成分を有するように形成された前記第二領域を通って電流の一部がエミッタ電極に流れる構成を備えることを特徴とするトレンチ型絶縁ゲートＭＯＳ半導体装置。
上記発明のトレンチ型絶縁ゲートＭＯＳ半導体装置において、前記局部的な開口部は、形成間隔が一定であり、かつ、前記トレンチの長手方向の幅よりも、トレンチの長手方向に対する直角の方向に長い辺を持つことにしてもよい。

上記発明のトレンチ型絶縁ゲートＭＯＳ半導体装置において、オフ状態において、アバランシェ降伏を起こす際に、前記他導電型ベース領域の第一領域と前記ドリフト層との間のｐｎ接合から該ドリフト層内を前記コレクタ層に向かって広がる空間電荷領域の端部と前記コレクタ層の間隔が少なくとも１０μｍ以上であることにしてもよい。

上記発明のトレンチ型絶縁ゲートＭＯＳ半導体装置において、前記フィールドストップ層の不純物濃度が１×１０¹⁶ｃｍ^-3よりも低濃度であることにしてもよい。

上記発明のトレンチ型絶縁ゲートＭＯＳ半導体装置において、オフ状態において、アバランシェ降伏を起こす際に、前記他導電型ベース領域と前記ドリフト層との間に形成されるｐｎ接合から該ドリフト層内を前記コレクタ層に向かって広がる空間電荷領域の端部から前記コレクタ層までの間に存在する、前記フィールドストップ層の非空間電荷領域の不純物濃度が１×１０¹²ｃｍ^-3以上であることにしてもよい。

上記発明のトレンチ型絶縁ゲートＭＯＳ半導体装置において、前記ドリフト層のライフタイムが１μｓよりも長いことにしてもよい。

上記発明のトレンチ型絶縁ゲートＭＯＳ半導体装置において、耐圧クラスが６００Ｖ級において、前記一導電型半導体基板の抵抗率（ρ（Ωｃｍ））および厚さ（ｔ_n-（μｍ））が次式（２）で示される関係を有することにしてもよい。
[数２]ｔ_n-＞５×ρ−９０ 式（２）
上記発明のトレンチ型絶縁ゲートＭＯＳ半導体装置において、耐圧クラスが１２００Ｖ級において、前記一導電型半導体基板の抵抗率（ρ（Ωｃｍ））および厚さ（ｔ_n-（μｍ））が次式（３）で示される関係を有することにしてもよい。
[数３]ｔ_n-＞４×ρ−１１０ 式（３）
上記発明のトレンチ型絶縁ゲートＭＯＳ半導体装置において、耐圧クラスが３３００Ｖ級において、前記一導電型半導体基板の抵抗率（ρ（Ωｃｍ））および厚さ（ｔ_n-（μｍ））が次式（４）で示される関係を有することにしてもよい。
[数４]ｔ_n-＞３×ρ−１８０ 式（４）
上記発明のトレンチ型絶縁ゲートＭＯＳ半導体装置において、耐圧クラスをＶｍａｘとした場合、前記一導電型半導体基板の抵抗率（ρ（Ωｃｍ））と濃度（（密度）Ｎ_D（ｃｍ^-3））の相関はρ×Ｎ_D≒４．５９×１０¹⁶ｃｍ^-3を適用して換算し、前記抵抗率および厚さ（ｔ_n-（μｍ））が次式（５）で示される関係を有することにしてもよい。
[数５]Ｎ_D×（ｔ_n-+0.033Ｖｍａｘ+70）＞1.54×10¹⁸×Ｖｍａｘ^-0.299 式（５）

本発明によれば、低オン抵抗、大電流密度、アバランシェ降伏時の破壊耐量が大きく、ターンオフ時の跳ね上がり電圧を抑制するトレンチ型絶縁ゲートＭＯＳ半導体装置を提供することができる。

本発明の参考例１にかかるトレンチ型ＩＧＢＴの製造方法を説明するための主要な製造工程ごとの要部断面図（その１）である。 本発明の参考例１にかかるトレンチ型ＩＧＢＴの製造方法を説明するための主要な製造工程ごとの要部断面図（その２）である。 本発明の参考例１にかかるトレンチ型ＩＧＢＴの製造方法を説明するための主要な製造工程ごとの要部断面図（その３）である。 本発明の参考例１にかかるトレンチ型ＩＧＢＴの製造方法を説明するための主要な製造工程ごとの要部断面図（その４）である。 本発明の参考例１にかかるトレンチ型ＩＧＢＴの製造方法を説明するための主要な製造工程ごとの要部断面図（その５）である。 本発明の参考例１にかかるトレンチ型ＩＧＢＴの製造方法を説明するための主要な製造工程ごとの要部断面図（その６）である。 本発明の参考例１にかかるトレンチ型ＩＧＢＴの製造方法を説明するための主要な製造工程ごとの要部断面図（その７）である。 本発明の参考例１にかかるトレンチ型ＩＧＢＴの製造方法を説明するための主要な製造工程ごとの要部断面図（その８）である。 本発明の参考例１にかかるトレンチ型ＩＧＢＴの製造方法を説明するための主要な製造工程ごとの要部断面図（その９）である。 本発明の参考例１にかかるトレンチ型ＩＧＢＴの斜視断面図である。 図１０のＡ−Ａ線におけるそれぞれ断面図である。 図１０のＢ−Ｂ線におけるそれぞれ断面図である。 図１０のＣ−Ｃ線におけるそれぞれ断面図である。 本発明の参考例１にかかるトレンチ型ＩＧＢＴのトレンチおよびトレンチ間パターンの要部平面図（その１）である。 本発明の参考例１にかかるトレンチ型ＩＧＢＴのトレンチおよびトレンチ間パターンの要部平面図（その２）である。 従来例１のトレンチ型ＩＧＢＴの断面図である。 従来例２のトレンチ型ＩＧＢＴの斜視断面図である。 図１５のＡ−Ａ線におけるそれぞれ断面図である。 図１５のＢ−Ｂ線におけるそれぞれ断面図である。 図１５のＣ−Ｃ線におけるそれぞれ断面図である。 一般的なＩＧＢＴとそのゲート回路の等価回路図である。 ＩＧＢＴの過渡的な時間を横軸にとった場合のターンオフ波形の参考例１と従来例１、２との比較図である。 参考例１と従来例１、２とのＩＧＢＴのターンオフ時の跳ね上がりピーク電圧とターンオフ損失の関係比較図である。 ＩＧＢＴの参考例１と従来例１、２のＩ−Ｖ特性比較図である。 ６００V級ＩＧＢＴにおける基板抵抗率／基板厚さとアバランシェ降伏突入時の破壊の関係図である。 １２００V級ＩＧＢＴにおける基板抵抗率／基板厚さとアバランシェ降伏突入時の破壊の関係図である。 ３３００V級ＩＧＢＴにおける基板抵抗率／基板厚さとアバランシェ降伏突入時の破壊の関係図である。 アバランシェ降伏突入時の破壊の相関を得るために適用した半導体装置の不純物分布図である。 アバランシェ降伏突入時の破壊に関する測定装置の回路図である。 図５に示される装置を用いて、１２００Ｖ級デバイスのアバランシェ降伏突入時の、破壊する場合と非破壊の場合の電圧Ｖ_CEと電流Ｉ_C波形（非破壊の場合）である。 アバランシェ降伏突入直前と直後のデバイス構造とその電子分布図である。 アバランシェ降伏突入直前と直後のデバイス構造とその電子分布図である。 本発明にかかるＩＧＢＴの断面図である。 本発明のＩＧＢＴの実施例にかかる要部平面図と要部断面図である。 本発明のＩＧＢＴの参考例２にかかる要部平面図と要部断面図である。 本発明のＩＧＢＴの不純物濃度（密度）分布とアバランシェ降伏突入時のホール密度分布図と電界強度分布図である。

以下、本発明の縦型／トレンチ型絶縁ゲートＭＯＳ半導体装置について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。

図１〜図９は、それぞれ、本発明の参考例１にかかるトレンチ型ＩＧＢＴの製造方法を説明するための主要な製造工程ごとの要部断面図である。図１０は本発明の参考例１にかかるトレンチ型ＩＧＢＴの斜視断面図である。図１１−１〜図１１−３は図１０のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線におけるそれぞれ断面図である。図１２と図１３は本発明の参考例１にかかるトレンチ型ＩＧＢＴのトレンチおよびトレンチ間パターンの要部平面図である。図１８はＩＧＢＴのターンオフ時の過渡的な時間を横軸にとった場合のターンオフ波形の参考例１と従来例１、２との比較図である。図１９は参考例１と従来例１、２とのＩＧＢＴのターンオフ時の跳ね上がりピーク電圧とターンオフ損失の関係比較図である。図２０はＩＧＢＴの参考例１と従来例１、２のＩ−Ｖ特性比較図である。
（参考例１）
以下、本発明の参考例１について、図１〜図９を参照して説明する。なお、本参考例１では、特に、耐圧１２００Ｖのトレンチ型ＩＧＢＴについて説明する。

まず、従来の技術と同様に、ｎ^-ベース領域１１となる、面方位１００で比抵抗が約５０Ωｃｍのｎ^-型のシリコン半導体基板１１を用意する（図１）。その基板１１の表面に、図示しないガードリング形成のためのレジストマスクパターンを形成し、ｐ型不純物をイオン注入し、レジスト除去後に熱処理を行うことで、チップの周辺部にガードリング層を形成する。この熱処理の際に酸化膜３０を形成し、ホトリソグラフィにより前記酸化膜３０にトレンチ形成用の開口を形成し、図２に示すようにトレンチ１３を所定の深さまで半導体基板１１を異方性のガスエッチングすることにより形成する。

本参考例１では４μｍ間隔（トレンチ間の間隔）で、直線状平面パターンを有する０．８μｍ幅の開口部を設け、基板１１の表面から垂直に異方性のＲＩＥエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）をすることでトレンチ１３を形成した。そして、シリコン基板１１へのトレンチ１３形成の際に形成されるエッチング表面の欠陥層を除去するために、まず犠牲酸化によりトレンチ１３内部に酸化膜を形成する。そして、その酸化膜を除去することによりトレンチ形成に伴う欠陥層を除去する。セル領域の酸化膜を一旦全て除去し、その後、図３に示すように、ゲート酸化を行うことで、トレンチ１３の内部に膜厚１４０ｎｍ〜１７０ｎｍのゲート酸化膜１４を形成する。

次に、膜厚が０．５μｍ〜１．０μｍの、たとえば、不純物（リンやボロン）を高濃度にドープされた多結晶シリコン膜１５を減圧ＣＶＤ法により全面に被着することで、トレンチ１３の内部を導電体化された多結晶シリコン（ドープド多結晶シリコン）１５で埋め込む（図３）。次に、たとえば、異方性または等方性のガスエッチングにより、前記ドープド多結晶シリコン１５をエッチバックする。そしてシリコン基板１１の表面の酸化膜１４が露出した段階で多結晶シリコン１５のエッチングを停止すると、図３に示すようにトレンチ１３内に埋め込まれたゲート電極１５が適正な高さに制御される。堆積した多結晶シリコンの膜厚と同程度の量がエッチバックにより減厚されるので、ゲート電極１５はトレンチ１３の頂部から１００ｎｍ〜１５０ｎｍ程度深くエッチングされる。

次に、図４に示すようにシリコン基板１１の表面の酸化膜１４をシリコン面が露出するように除去する。このとき、酸化膜１４の除去に異方性エッチングを用いることで、トレンチ側壁部の酸化膜がエッチングされることなく厚いまま残すことができるので、好適である。その結果、この後に形成されるｐベース領域１２（およびｐ⁺ボディ領域１７）、ｎ⁺エミッタ領域１６のイオン注入面が同一面となるほか、ｐベース領域１２の形成がトレンチ形成後に行われることとなり、ｐベース領域１２の拡散深さを浅くすることが可能となる。さらには、ボロンが熱酸化膜形成中に酸化膜に取り込まれることも防ぐことができるため都合がよい。

次に、ボロンイオンあるいは砒素イオンが十分に透過しうる厚さ、たとえば、２０ｎｍ〜５０ｎｍの熱酸化膜１４ａを形成し、図５（ａ）、（ｂ）に示すようにセル領域部分の一部にｐベース領域１２ａとなるｐ型の拡散領域およびフローティングｐ領域１２ｂとなるｐ型の拡散領域を、たとえば、加速電圧５０ｋｅＶ程度、ドーズ量１×１０¹³ｃｍ^-2〜５×１０¹⁴ｃｍ^-2程度のイオン注入、および１１００℃程度の熱拡散処理により形成する。ドーズ量を調整することにより、ＭＯＳ型半導体装置のゲート電圧の室温でのしきい値を約６Ｖ程度に調整可能である。

また、本参考例１では、ｐベース領域１２ａの表面と半導体基板１１の表面領域とが交互に表面配置される第一トレンチ間表面領域内の長手方向において、ボロンイオン注入されるｐベース領域１２ａの長さとボロンイオン注入されない表面領域長さ（すなわち、半導体基板１１の表面領域）とを合わせた繰り返しピッチ（Ｚ_Unit）を１００μｍとする。この繰り返しピッチに対する、ボロンイオン注入されるｐベース領域１２ａ中のエミッタ領域（後出の図７、８、９、１２）長さの比率Ｒ_Emitter（エミッタ領域がトレンチと接する面の長さ／前記繰返しピッチ）を６０％、すなわち、６０μｍの長さとする。かつ、全面にボロンイオン注入される第二トレンチ間表面領域１２ｂと前記第一トレンチ間表面領域１２ａとが、平行なトレンチの平面パターン間に交互に繰返し表面配置されるようにした。

次に、ｐベース領域１２ａの表面層にｐ⁺型ボディ領域１７を図６（ｂ）の平面図に示すような平面パターンで形成する。これはｐ⁺型ボディ領域１７となる部分にホトリソグラフィによりレジストマスクの開口を形成し、たとえば、加速電圧は１００ｋｅＶ程度、ドーズ量は１×１０¹⁵ｃｍ^-2〜５×１０¹⁵ｃｍ^-2程度のボロンイオン注入、および、１０００℃程度の熱拡散処理することで形成する。本参考例１では、ボディ領域１７としてボロンイオン注入されるトレンチ間の長手方向の長さを前記繰返しピッチの長さ約１００μｍ（Ｚ_Unit）×６０％（Ｒ_Emitter）＋５μｍ＝６５μｍ、およびトレンチ間の短手方向
の最小幅を１μｍとし、トレンチとトレンチの間の中央部に最小幅部分が配置されるように形成した。

次に図７（ａ）、（ｂ）に示すようにホトリソグラフィにより、レジストマスク２３の開口を形成し、たとえば、砒素（Ａｓ）のイオン注入および熱処理をすることでｎ型のエミッタ領域１６を形成する。このエミッタ領域１６のトレンチ長手方向の長さの繰り返しピッチ（長さ）に対する比率はＲ_Emitter（６０％）とした。このイオン注入は、たとえば、加速電圧は１００ｋｅＶ〜２００ｋｅＶ程度、ドーズ量は１×１０¹⁵ｃｍ^-2〜５×１０¹⁵ｃｍ^-2程度で行われる。

次に、図８（ａ）、（ｂ）に示すようにＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等の絶縁膜１８を基板１１の全面に被着し、ホトリソグラフィにより基板１１の表面のエミッタ領域１６およびｐ⁺ボディ領域１７を露出させるエミッタコンタクトホール４０を形成するために、その絶縁膜１８をパターンエッチングし、開口を設ける。その結果、トレンチ１３内のゲート電極１５の上には、さらにその上に被着されるエミッタ電極１９に対して絶縁を保持する絶縁膜１８が形成される。このとき、エミッタコンタクトホール４０のトレンチ１３長手方向の開口長さが、エミッタ領域１６のトレンチ１３長手方向の長さよりも長くなるようする。たとえば、本参考例１では、図１２に示すようにエミッタコンタクトホール４０の、トレンチ１３長手方向の開口長さは繰返しピッチ（１００μｍ）の６０％とエミッタ領域より４μｍ長くする、すなわち約１００μｍ（Ｚ_Unit）×６０％（Ｒ_Emitter）＋４μｍ＝６４μｍであり、同じくトレンチ１３短手方向の開口幅は１μｍとなるようにした。

そして、基板１１の表面に、アルミニウム等の金属材料をスパッタリングにより被着し、ホトリソグラフィによりパターニングし、熱処理することで、セル領域部分の全面にエミッタ電極となる金属電極層１９（図８（ａ））を形成する。さらに、エミッタ電極１９の上にはチップ全面にポリイミド膜などのパッシベーション膜（図示せず）を被着する。

次に、半導体基板１１の他方の主面から所定の厚さ（１２０μｍ〜１４０μｍ程度）まで半導体基板を研磨して薄くする。図９に示すように、研磨した他方の主面にｎ型バッファ層（あるいは、ｎ型フィールドストップ層）５０およびｐ型コレクタ層５１をイオン注入ならびに熱処理によって形成した後にコレクタ電極２２を形成することで、ウエハ段階の縦型トレンチ型ＩＧＢＴが完成する。ここで、ＩＧＢＴの形態によっては、ｎ型バッファ層（あるいは、ｎ型フィールドストップ層）５０の形成がなされない場合もある。また、製造工程に投入する際の半導体基板として、ｎ^-／ｎ⁺⁺／ｐ⁺⁺基板を用いれば、ｎ型バ
ッファ層５０およびｐ型コレクタ層５１をイオン注入ならびに熱処理によって形成しない製造方法とすることもできる。

前述のような製造方法の場合には、ゲート電極１５とエミッタ領域１６とが従来のように離れることが考えられるため、エミッタ領域の熱処理時間は比較的長くする必要がある。このような場合にはエミッタ領域の濃度が低下し、金属電極とエミッタ領域のオーミック接触が困難な場合がある。このような場合は、エミッタ領域を２回に分けて形成することでエミッタ領域の表面濃度が高くオーミック接触の容易なものとすることができる。すなわち、第１のｎ型のエミッタ領域１６をｐベース領域１２を形成後に形成した後、ｐ型ボディ領域１７を形成し第２のｎ型エミッタ領域となる部分を覆ってレジストマスクを設ける。さらに、第２のｎ型エミッタ領域１６となる部分にホトリソグラフィによりレジストマスクの開口を形成し、たとえば、砒素をイオン注入および熱処理することによりｎ型エミッタ領域１６を形成する。これにより、エミッタ領域と金属電極のオーミック接触が容易な構造となる。

本参考例1のＲ_Emitter＝６０％の場合のセル形状の表面パターンは図１２の平面図に示されるような寸法となる。図１３は図１２における、第二トレンチ間表面領域のフローティングｐ領域１２ｂの代わりに、フローティングｐ領域を形成しないで半導体基板１１をそのまま表面領域として絶縁膜１８で覆った構造である。どちらもＩＧＢＴの要部平面パターンである。

図１２に示す平面パターンを有する参考例１の縦型トレンチゲートＭＯＳパワー半導体デバイスの電流密度が３３３Ａ／ｃｍ²の場合のターンオフ波形と、図１４（従来例１）に示す平面パターンを有する従来構成（従来例２）のＩＧＢＴのＩ−Ｖ出力特性とを図１８に示す。図１８中の横軸の４．０Ｅ−０６などの一連の記載は４．０×１０^-6などのようにＥ以降の数字は１０のべき乗数を表す。他の同様の記載も同じである。

図１８より明らかなように、従来構成のＩＧＢＴでは、跳ね上がり電圧が、３００Ｖ（前記従来例１の構造）、４５０Ｖ（前記従来例２の構造）であるのに対して、実施例１のＩＧＢＴでは、跳ね上がり電圧が２００Ｖ以下に抑制されていることが示されている。跳ね上がり電圧を調整する上で、ゲート抵抗を変化させる手法が一般的である。

しかしながら、ゲート抵抗を大きくした場合、ターンオフ損失が大きくなるというトレードオフの相関があるため、ゲート抵抗を変化させてスイッチング速度を変えた場合の、跳ね上がりピーク電圧とターンオフ損失の相関を調査した結果を図１９に示す。ゲート抵抗を変化させた場合においても、参考例１は他の従来例１、２と同一かそれより優れた特性を示していることがわかる。

加えて、Ｉ−Ｖ出力特性を比較したものを図２０に示す。この図２０によれば、参考例１のＩ−Ｖ出力特性は他の従来例１、２とほぼ同等かそれ以上の低オン電圧を実現可能としている。

以上に説明した参考例１によれば、工程数を増やすことなく、極めて簡便な方法で、大電流密度と低オン電圧、ターンオフ時の跳ね上がり電圧の抑制を同時に実現せしめることを可能としている。

次に、本発明の実施例、および参考例２にかかるトレンチ型絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）の場合について、図面を参照して詳細に説明する。また、以下の説明において、単に濃度（密度）という場合は、不純物濃度（密度）を表す。

図２１〜図２３は、それぞれ、耐圧クラスごとのＩＧＢＴにおける基板抵抗率／基板厚さとアバランシェ降伏突入時の破壊の関係図である。図２４はＩＧＢＴの半導体基板の厚さ方向を横軸に採った不純物濃度（密度）分布図である。図２５は、耐圧クラスごとのＩＧＢＴにおける基板抵抗率／基板厚さとアバランシェ降伏突入時の破壊の関係を調べる測定装置の回路図である。図２６は図２５に示される測定装置を用いて得られた、１２００Ｖ級デバイスのアバランシェ降伏突入時の破壊に関する測定の際の電圧Ｖ_CEと電流Ｉ_Cの各波形図である。図２７、図２８は図２６に対応するアバランシェ降伏突入直前と直後の内部電子濃度（密度）分布図である。図２９は本発明にかかるＩＧＢＴの要部断面図とアバランシェ降伏時の電圧電流波形図である。図３０は本発明にかかるＩＧＢＴの実施例の要部の平面図と断面図である。図３１、３２は参考例２にかかるＩＧＢＴの要部の平面図と断面図である。図３３は本発明にかかるＩＧＢＴのアバランシェ降伏突入時のホール濃度（密度）分布図（ａ）と電界強度分布図（ｂ）である。

フィールドストップ層（以降ＦＳ層と略す）を設けてドリフト層を薄層化した構造とトレンチゲート構造とを組み合わせた構造とを有するＩＧＢＴは、アバランシェ降伏時に破壊し易いという問題点について調べたところ、トレンチゲート構造を有するＩＧＢＴでは、アバランシェ降伏突入時に負性抵抗が現れ、この負性抵抗によって短時間で数Ａ程度の電流が流れた場合にＩＧＢＴが破壊する現象が現れることが分かった。この現象は、アバランシェ降伏によって発生した電子・ホールペアによって、ＩＧＢＴの内部の寄生トランジスタが動作し、ｐ型コレクタ層から注入されたキャリアによって、特に、トレンチ近傍の高電界領域における局部的なアバランシェ降伏が強く発生し、おそらくは、さらにデバイスの不均一動作も要因の一部となり、ＩＧＢＴの寄生サイリスタが動作することによって破壊するものと考えられる。従って、高電界領域におけるアバランシェ降伏突入時に発生する負性抵抗に起因する電流を効果的に小さくすることで破壊を回避することができるのではないかという考えに基づいて、以下説明する実施例２、３、４にかかる本発明がなされた。

破壊時の電流について調べたところ、電流増加は下記２点の要因に分類可能であることが分かった。すなわち、
１）半導体基板の仕様とフィールドストップ層（ＦＳ層）に起因するアバランシェ降伏突入時の電流増加
２）ＩＧＢＴの表面構造に起因するアバランシェ降伏突入時の電流増加、である。

前記１）の半導体基板の仕様とｎ型ＦＳ層とに起因するアバランシェ降伏突入時の電流増加による破壊に関して説明するために、耐圧クラス６００Ｖ級、１２００Ｖ級、３３００Ｖ級のＩＧＢＴに対して、基板抵抗率と基板厚さをパラメータとして前記アバランシェ破壊について調べた結果を図２１〜図２３にそれぞれ示す。この時の前記３種の耐圧クラスに共通するＩＧＢＴのｎ型ＦＳ層およびｐ型コレクタ層を含む不純物ドーピングプロファイルの概略を図２４に示す。図中、縦軸にある１．０Ｅ＋１３などの記載はいずれも１．０×１０¹³などのようにＥ以降の数字は１０のべき乗数を表す（他の図面の同様な記載についても同じ）。特にｎ型ＦＳ層のピーク濃度（密度）はキャリアの移動度が減少し始める１×１０¹⁶ｃｍ^-3以下の濃度（密度）となるように、かつ、拡散深さが１０μｍ以上になるように注意深く形成した。その理由については後で述べる。

これら３種の耐圧クラスのＩＧＢＴのアバランシェ破壊を調べた測定装置の回路を図２５に示す。並列に接続したオフ状態のＩＧＢＴの試験素子２５２とスイッチング用の高耐圧デバイス２５３に、電源２５０とインダクタンス２５１とを直列接続したものである。スイッチング用の高耐圧デバイス２５３をオンオフさせると、スイッチング用のデバイス２５３がオフした際に跳ね上り電圧が発生し、ＩＧＢＴ試験素子２５２の耐圧を超える電圧にすることが可能となる。この時、インダクタンス２５１を変化させることで、アバランシェ突入時の電流を変えることができるようになっている。

図２５に示す回路で測定した結果を示す前記図２１〜図２３からは、いずれの耐圧クラスのＩＧＢＴにおいても、共通して、基板抵抗率が高いほど、かつ、基板厚さが薄いほどアバランシェ降伏突入時に破壊しやすくなることを示している。前記図２１〜図２３からアバランシェ破壊しない領域は、ＩＧＢＴのρ：基板抵抗率、ｔ_n-：基板厚さとすれば、６００Ｖ級デバイスでは、概ねｔ_n-＞５ρ−９０の範囲１２００Ｖ級デバイスでは、概ねｔ_n-＞４ρ−１１０の範囲３３００Ｖ級デバイスでは、概ねｔ_n-＞３ρ−１８０の範囲であるので、それらの範囲を満たす基板抵抗率ρと基板厚さｔ_n-を選択してＩＧＢＴを作製すれば、アバランシェ降伏突入時の破壊を回避可能であることが分かる。換言すれば、ＩＧＢＴの耐圧クラスをＶｍａｘ（Ｖ）とし、基板濃度（密度）をＮ_D（cm^-3）、基板厚さをｔ_n-（μｍ）とすると、
[数６]
Ｎ_D×（ｔ_n-＋０．０３３Ｖｍａｘ＋７０）＞１．５４×１０¹⁸Ｖｍａｘ^-0.299で示される範囲で基板濃度（密度）Ｎ_Dと基板厚さｔ_n-を選択すればよい。ここで、抵抗率と濃度（密度）の相関はρ×Ｎ_D≒４．５９×１０¹⁶ｃｍ^-3を適用して換算した。

ここで、ｎ型ＦＳ層に関して、１×１０¹⁶ｃｍ^-3以下の不純物濃度（密度）にすると共に、拡散深さを１０μｍ以上になるように注意深く形成したと前述した理由について、以下説明する。

図３２の（ａ）、（ｂ）は、本発明にかかる１２００Ｖ級ＩＧＢＴにおいてアバランシェ降伏が発生した直後、および、負性抵抗が出ている場合のホール濃度（密度）分布と電界強度分布をデバイスシミュレーションした結果を示す半導体基板の厚さ方向の状態図である。

図３２（ａ）では、アバランシェ降伏の発生直後にｐ型コレクタ層から約１０μｍの厚さに渡って少数キャリア（ホール）が注入されていることがわかる。しかしながら、ｎ型ＦＳ層の拡散深さが１０μｍ以上に形成されているために、図３２（ｂ）の電界強度分布図に示すように、本発明にかかるデバイスの電界強度は少数キャリア（ホール）が注入されている深さ（１０μｍ）よりも浅い部分で０になっているので、このＩＧＢＴでは１２００Ｖの耐圧を保持可能なものとしていることがわかる。

ｎ型ＦＳ層の拡散深さが１０μｍ以下であった場合には、ｎ型ＦＳ層による空乏層の伸びを抑制する機能が不充分になり、ｐベース領域とｐ型コレクタ層が実質的にリーチスルー状態になってしまい、耐圧が大きく低下し、大きな負性抵抗を示すこととなり、これに伴って過大な電流が流れアバランシェ破壊を生じるのである。

次に、前記２）のＩＧＢＴの表面構造に起因して発生するアバランシェ降伏突入時の電流増加による破壊に関して説明する。前記２）のアバランシェ降伏突入時の破壊に関し、１２００Ｖ級のＩＧＢＴにおいて調べた結果を図２６（ａ）、（ｂ）に示す。このうち、図２６（ａ）は、ダミートレンチ６１によって分離されたｐベース領域１５２の表面のほぼ全てがエミッタ電極７１に接触する表面構造を有する１２００Ｖ級のＩＧＢＴを測定した結果である。さらに詳しくは、ＩＧＢＴの基板抵抗率／基板厚さとして、それぞれ５５Ωｃｍ／１３０μｍを選択した場合のＶ_CE電圧波形とＩ_C電流波形図である。図２６（ａ）では、アバランシェ降伏突入時の破壊は見られない（前記図２２で、破壊されないような範囲の基板抵抗率／基板厚さをそれぞれ選択しているため）。

これに対して、図２６（ｂ）は、エミッタ電極７１とは絶縁膜６２で分離されると共にトレンチ６１によってトレンチゲート構造８０とは分離されるフローティングｐ領域１５２をｐベース領域５２内に部分的に分離して設けることでｎベース層（ドリフト層）５１内のデバイスの表面近傍のホール濃度（密度）を上昇させるタイプの表面構造を有する１２００Ｖ級のＩＧＢＴを測定した結果である。さらに詳しくは、基板抵抗率／基板厚さは、５５Ωｃｍ／１３０μｍを選択した場合のＶ_CE電圧波形とＩ_C電流波形図である。図２６（ｂ）では、アバランシェ降伏突入時に耐圧劣化し、破壊に至る現象が観察されている。

図２６（ａ）、（ｂ）の試験デバイスのＩＧＢＴは、前述のように、基板抵抗率／基板厚さは、５５Ωｃｍ／１３０μｍで共通であり、相違点はデバイスの表面構造のみであるため、アバランシェ降伏時の破壊の原因は、図２６（ｂ）の試験に用いたＩＧＢＴの表面構造にあると考えられる。

図２７（ａ）、（ｂ）、（ｃ）および図２８（ａ）、（ｂ）、（ｃ）に、それぞれ前記図２６の（ａ）、（ｂ）に対応する表面構造を有するＩＧＢＴのアバランシェ降伏直前およびアバランシェ降伏直後の状態をデバイスシミュレーションによって、解析した結果を示す。すなわち、図２７の表面構造は、図２６（ａ）と同様のトレンチによって分離されたｐベース領域５２のほぼ全てがエミッタ電極７１に接触しているタイプの表面構造を模擬したものであり、図２８の表面構造は、図２６（ｂ）と同様にトレンチ６１によって分離されると共に、エミッタ電極７１と絶縁されたフローティングｐ領域１５２を設けるタイプの表面構造を模擬したものである。

図２７、図２８の比較から分かるように、図２８に示され、トレンチ６１によって分離されると共にエミッタ電極７１と絶縁されたフローティングｐ領域１５２を有するＩＧＢＴの方が、図２７に示すＩＧＢＴの符号８２の位置よりもアバランシェ降伏突入時に発生するキャリア（電子）が符号８１の位置に示すように不均一に分布し、かつ、発生量も多い。加えて、図２８のＩＧＢＴは、電流の経路もエミッタ電極７１とコンタクトしている領域に限られるために、図２７の、ほぼ全てがエミッタ電極７１に接触しているタイプの表面構造を有するＩＧＢＴと比較して、次のように言える。すなわち、図２８のＩＧＢＴは、アバランシェ突入時の発生電流が多い、かつ、電流経路が狭く、電流密度が高いという状態となっているので、アバランシェ降伏突入時に破壊しやすい。従って、アバランシェ降伏時の破壊を回避するためには、アバランシェ降伏突入時の電流経路を図２７のデバイスのように均一にする必要がある。この結果、１）全てのトレンチ６１間に電流経路を設け、等電位面を均一にし、電界強度分布を均一に近づける構造。２）電流経路をできるだけ均一にして、電流集中を緩和する構造とすることが重要であることが分かる。

図２９および表１に、エミッタ電極７１と絶縁するように、間に絶縁膜６２を介在させる構造のフローティングｐ領域１５２を有するＩＧＢＴであっても、アバランシェ降伏突入時に破壊しない本発明にかかるＩＧＢＴの構造とするために、調べた結果を示す。

すなわち、フローティングｐ領域１５２を、前記絶縁膜６２に局部的な開口部６３を設けることにより、フローティングｐ領域１５２を横方向に電流が流れることにより発生する抵抗成分を介してエミッタ電極７１に接続するような構造にして、アバランシェ降伏電流が小さい電流の場合にはフローティングｐ領域１５２を低い電位に固定することを可能としたものである。従って、前記抵抗成分には許容可能な最大値が存在する。

表１は、フローティングｐ領域１５２とエミッタ電極７１間に挿入されることになる前記横方向抵抗の大きさ（デバイスの活性領域の単位面積に対する）とアバランシェ降伏突入時の破壊状況についての調査結果である。

表１より、デバイスの活性領域の単位面積当たり１００ｍΩ／ｃｍ²以下、望ましくは１０ｍΩ／ｃｍ²以下の小さい抵抗を、フローティングｐ領域１５２とエミッタ電極７１間に接続した場合、トレンチ６１によって分離されると共に、エミッタ電極７１との間に絶縁膜を挟んだフローティングｐ領域１５２を有するＩＧＢＴであっても、アバランシェ降伏突入時に破壊しない表面構造とすることができることが分かる。

図３０、図３１に本発明にかかる実施例、参考例２のＩＧＢＴの要部平面図および要部断面図をそれぞれ示す。
（実施例）
実施例にかかる図３０（ａ）の要部平面図では、ストライプ状の平面パターンを有するトレンチ６１に囲まれた領域がフローティングｐ領域１５２であり、図３０（ｃ）に示すように、このフローティングｐ領域１５２の表面に形成されている絶縁膜６２に一定の間隔でコンタクトホール６３が設けられ、エミッタ電極７１がコンタクトホール６３を介してフローティングｐ領域１５２に導電接続される。図３０（ａ）、（ｂ）に示すように、隣接するフローティングｐ領域１５２の間にはトレンチ６１を挟んで、ｐベース領域５２とその表面層に形成されるエミッタ領域５３と高濃度ｐ⁺型ボディ領域５４の表面に、エミッタ電極７１のエミッタコンタクトホール６４が形成される。

図３０（ａ）のＡ−Ａ断面が図３０（ｂ）であり、同じくＢ−Ｂ断面が図３０（ｃ）である。コレクタ電極７３からの主電流の一部は前記絶縁膜６２に一定間隔で形成されているコンタクトホール６３を介して、エミッタ電極にも流れる。この時、フローティングｐ領域１５２内を前記コンタクトホール６３に向かって横方向（主面に平行な方向）に流れることによって発生する電圧降下値がエミッタ電極との間に接続される抵抗（Ｒｓ（Ω））となる。抵抗Ｒｓ（Ω）は前記単位面積あたりの抵抗値（Ω／ｃｍ²）すなわち、シート抵抗に距離を乗じることにより得られる。従って、この単位面積当たりの抵抗値（Ω／ｃｍ²）の大きさはフローティングｐ領域１５２の仕様を一定とすれば、コンタクトホール間隔によって調整することができる。

図３０（ａ）のＡ−Ａ断面図である図３０（ｂ）の断面図に示すように、半導体基板（ドリフト層）１００の他面には１０μｍ以上の厚さのｎ型ＦＳ層５５を介してｐ型コレクタ層５６が設けられ、ｐ型コレクタ層５６の表面にはコレクタ電極７３が形成されている。ＩＧＢＴの一方の主面側には前記トレンチ６１によってｐベース領域５２（第一領域）とフローティングｐ領域１５２（第二領域）が分離され、フローティングｐ領域１５２の表面には、エミッタ電極７１と絶縁するための絶縁膜６２が設けられている。

一方、ｐベース領域５２の表面から内部に向かってエミッタ領域５３と高濃度ｐ⁺型ボディ領域５４が形成され、このエミッタ領域５３と高濃度ｐ⁺型ボディ領域５４の表面には前記エミッタ電極７１が共通に接触する。トレンチ６１の内部にはゲート絶縁膜６０を介してゲート電極７２が埋設される。ゲート電極７２の表面は絶縁膜６２によりエミッタ電極７１と絶縁されている。

図３０（ａ）のＢ−Ｂ断面図である図３０（ｃ）では、フローティングｐ領域１５２の表面を覆う絶縁膜６２に一定の間隔でコンタクトホール６３が形成され、このコンタクトホール６３においてエッミッタ電極７１と接触している。コレクタ電極７３からエミッタ電極７１へ向かう主電流は、フローティングｐ領域１５２の下部に対応する領域ではコンタクトホール６３を通ってエミッタ電極７１に流れるので、図３０（ｃ）に示すようにコンタクトホール６３間の絶縁膜６２直下を主面方向に流れる電流成分が発生し、その結果、フローティングｐ領域１５２の不純物濃度分布とコンタクトホール間の距離で決まる抵抗成分が発生する。

従って、この抵抗成分を、デバイスの活性領域の単位面積当たり１００ｍΩ／ｃｍ²以下、望ましくは１０ｍΩ／ｃｍ²以下の抵抗値となるように、フローティングｐ領域１５２の不純物濃度分布とコンタクトホール間の距離を決めることにより、フローティングｐ領域１５２上に絶縁膜が覆う構成の場合でも、ＩＧＢＴのアバランシェ降伏突入時の破壊を回避することが可能となる
（参考例２）
図３１に示すＩＧＢＴの平面図（ａ）と（ａ）のＡ−Ａ断面図である同図（ｂ）では、フローティングｐ領域の濃度（密度）（またはシート抵抗（Ω／ｃｍ²））と、トレンチ長手方向のエミッタランナー６５間の距離を調節することで、チップの活性領域外周部に設けられたエミッタランナー６５を、前述したフローティングｐ領域上のコンタクトホール６３と同様の機能を持たせた場合である。

このように、フローティングｐ領域１５２上の絶縁膜１２にコンタクトホール６３を形成しない構成であっても、フローティングｐ領域１５２の内部を横方向に流れて電流がエミッタ電極に到達する構成であれば、図３０と同様に、フローティングｐ領域１５２直下のドリフト層１の表面側のホール密度を高くし易いので、オン電圧を小さくすることができる。

以上説明した実施例によれば、不純物濃度（密度）と厚さを制御されたｎ型ＦＳ構造を有し、ライフタイムが１μｓより長いＩＧＢＴにおいて、適切な半導体基板抵抗率／基板厚さを選択するだけで、アバランシェ降伏突入時の破壊を回避することが可能となる。

さらに、トレンチによってトレンチゲート構造から分離されると共に、エミッタ電極に対して絶縁膜を挟んで下層に位置するフローティングｐ領域を有する構造を備えることで、表面側のホール濃度(密度)を高くしてオン抵抗（オン電圧）を下げることができるようにしたＩＧＢＴにおいても、フローティングｐ領域とエミッタ電極とを一定値以下の抵抗で接続することも好ましい。すなわち、デバイスの活性領域の単位面積当たり１００ｍΩ／ｃｍ²以下、望ましくは１０ｍΩ／ｃｍ²以下の小さい抵抗で接続することでアバランシェ降伏突入時の破壊を回避することが可能となる。

１１、１００ ｎ型半導体基板、基板、シリコン基板、シリコン半導体基板
１２、１２ａ、５２ ｐベース領域
１２ｂ、１５２ フローティングｐ領域、第二トレンチ間表面領域
１３、６１ トレンチ
１４ ゲート酸化膜、
１５、７２ ゲート電極
１６、５３ ｎ⁺型エミッタ領域、
１７、５４ ｐ⁺型ボディ領域
１８、６２ 絶縁膜、ＢＰＳＧ
１９、７１ エミッタ電極
２２、７３ コレクタ電極
２３ レジストマスク
４０、６４ エミッタコンタクトホール
５０、５５ ｎ型バッファ層、ｎ型ＦＳ層
５１、５６ ｐ型コレクタ層
６３ コンタクトホール
６５ エミッタランナー
８０ トレンチゲート構造

Claims (10)

1. 一導電型半導体基板の一方の主表面に選択的に形成される他導電型ベース領域と、
   該ベース領域の表面に選択的に形成される一導電型エミッタ領域と、
   該一導電型エミッタ領域表面から前記他導電型ベース領域を貫き、前記一導電型半導体基板に達する複数の直線状平面パターンを有するトレンチと、
   該トレンチ内にゲート絶縁膜を介して形成されるゲート電極と、
   前記他導電型ベース領域と前記一導電型エミッタ領域の両表面に接触するエミッタ電極と、
   前記一導電型半導体基板の他方の主表面に形成される他導電型コレクタ層と、
   該コレクタ層に接触するコレクタ電極と、
   前記一導電型半導体基板であるドリフト層と前記他導電型コレクタ層との間に一導電型で、かつ、前記ドリフト層よりも高濃度であって前記他方の主表面からの拡散深さが１０μｍ以上のフィールドストップ層と、
   を備えるトレンチゲート型絶縁ゲートバイポーラトランジスタにおいて、
   前記他導電型ベース領域は前記複数のトレンチによって第一領域と第二領域に区分され、該第一領域の半導体基板表面にはエミッタ電極が直接接触し、前記第二領域表面には絶縁膜を介してエミッタ電極が接触し、かつ前記第二領域表面の絶縁膜に設けられる局部的な開口部を介して前記エミッタ電極が前記第二領域表面に接続され、前記局部的な開口部の形成間隔によって調整され単位面積当たり１００ｍΩ／ｃｍ²以下の抵抗成分を有するように形成された前記第二領域を通って電流の一部がエミッタ電極に流れる構成を備えることを特徴とするトレンチ型絶縁ゲートＭＯＳ半導体装置。
2. 前記局部的な開口部は、形成間隔が一定であり、かつ、前記トレンチの長手方向の幅よりも、トレンチの長手方向に対する直角の方向に長い辺を持つことを特徴とする請求項１に記載のトレンチ型絶縁ゲートＭＯＳ半導体装置。
3. オフ状態において、アバランシェ降伏を起こす際に、前記他導電型ベース領域の第一領域と前記ドリフト層との間のｐｎ接合から該ドリフト層内を前記コレクタ層に向かって広がる空間電荷領域の端部と前記コレクタ層の間隔が少なくとも１０μｍ以上であることを特徴とする請求項１または２に記載のトレンチ型絶縁ゲートＭＯＳ半導体装置。
4. 前記フィールドストップ層の不純物濃度が１×１０¹⁶ｃｍ^-3よりも低濃度であることを特徴とする請求項１から３のいずれか一項に記載のトレンチ型絶縁ゲートＭＯＳ半導体装置。
5. オフ状態において、アバランシェ降伏を起こす際に、前記他導電型ベース領域と前記ドリフト層との間に形成されるｐｎ接合から該ドリフト層内を前記コレクタ層に向かって広がる空間電荷領域の端部から前記コレクタ層までの間に存在する、前記フィールドストップ層の非空間電荷領域の不純物濃度が１×１０¹²ｃｍ^-3以上であることを特徴とする請求項４に記載のトレンチ型絶縁ゲートＭＯＳ半導体装置。
6. 前記ドリフト層のライフタイムが１μｓよりも長いことを特徴とする請求項５に記載のトレンチ型絶縁ゲートＭＯＳ半導体装置。
7. 耐圧クラスが６００Ｖ級において、前記一導電型半導体基板の抵抗率（ρ（Ωｃｍ））および厚さ（ｔ_n-（μｍ））が次式（１）で示される関係を有することを特徴とする請求項６に記載のトレンチ型絶縁ゲートＭＯＳ半導体装置。
   [数１]ｔ_n-＞５×ρ−９０ 式（１）
8. 耐圧クラスが１２００Ｖ級において、前記一導電型半導体基板の抵抗率（ρ（Ωｃｍ））および厚さ（ｔ_n-（μｍ））が次式（２）で示される関係を有することを特徴とする請求項６に記載のトレンチ型絶縁ゲートＭＯＳ半導体装置。
   [数２]ｔ_n-＞４×ρ−１１０ 式（２）
9. 耐圧クラスが３３００Ｖ級において、前記一導電型半導体基板の抵抗率（ρ（Ωｃｍ））および厚さ（ｔ_n-（μｍ））が次式（３）で示される関係を有することを特徴とする請求項６に記載のトレンチ型絶縁ゲートＭＯＳ半導体装置。
   [数３]ｔ_n-＞３×ρ−１８０ 式（３）
10. 耐圧クラスをＶｍａｘとした場合、前記一導電型半導体基板の抵抗率（ρ（Ωｃｍ））と濃度（（密度）Ｎ_D（ｃｍ^-3））の相関はρ×Ｎ_D≒４．５９×１０¹⁶ｃｍ^-3を適用して換算し、前記抵抗率および厚さ（ｔ_n-（μｍ））が次式（４）で示される関係を有することを特徴とする請求項６に記載のトレンチ型絶縁ゲートＭＯＳ半導体装置。
    [数４]Ｎ_D×（ｔ_n-+0.033Ｖｍａｘ+70）＞1.54×10¹⁸×Ｖｍａｘ^-0.299 式（４）

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