JP2018129727A5 - - Google Patents
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Description
一方、各電源電圧の関係がＶＤＤ２＞ＶＤＤ１＞ＶＳＳであって、電源電圧ＶＤＤ２が電源電圧ＶＤＤ１よりも大幅に高いときに、例えば、入力信号ＩＮが電源電圧ＶＤＤ１レベル（第１ハイレベル）から基準電圧ＶＳＳレベル（ロウレベル）へ切り替わった場合を考える。この場合、ＰＭＯＳトランジスタ１１２がオンしている状態でＮＭＯＳトランジスタ１０２もオンすることとなり、このとき、ＮＭＯＳトランジスタ１０２のゲートに印加されている電圧は、電源電圧ＶＤＤ２よりも低い電源電圧ＶＤＤ１であるため、ＰＭＯＳトランジスタ１１２の電流供給能力と比べて、ＮＭＯＳトランジスタ１０２の電流供給能力、すなわち非反転出力ノードＮｏｕｔの電圧を引き下げる能力は低い。このため、非反転出力ノードＮｏｕｔの電圧が基準電圧ＶＳＳレベルへ下がっていかなくなり、レベルシフタ１００のレベルシフト動作が停止してしまうことになる。
入力信号ＩＮが基準電圧ＶＳＳレベル（ロウレベル）から電源電圧ＶＤＤ１レベル（第１ハイレベル）へ切り替わった場合も、同様の状況が生じる。
入力信号ＩＮが基準電圧ＶＳＳレベル（ロウレベル）から電源電圧ＶＤＤ１レベル（第１ハイレベル）へ切り替わった場合も、同様の状況が生じる。
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