JP2018207106A - 薄膜トランジスタ、それを含むゲート駆動部、およびそれを含む表示装置 - Google Patents

薄膜トランジスタ、それを含むゲート駆動部、およびそれを含む表示装置 Download PDF

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Abstract

【課題】高速駆動が必要な高解像度の平板表示装置に適用することができる酸化物半導体層を有する薄膜トランジスタ、当該薄膜トランジスタの製造方法、当該薄膜トランジスタを含むゲート駆動部、および当該ゲート駆動部を含む表示装置を提供すること。【解決手段】本発明による薄膜トランジスタは、インジウム（In）、ガリウム（Ga）、亜鉛（Zn）、スズ（Sn）および酸素（O）を含む第１酸化物半導体層、およびインジウム（In）、ガリウム（Ga）、亜鉛（Zn）、および酸素（O）を含む第２酸化物半導体層を備え、第２酸化物半導体層のインジウム対比ガリウムの含有量（Ga/In）は、第１酸化物半導体層のインジウム対比ガリウムの含有量（Ga/In）より高く、第２酸化物半導体層のインジウム対比亜鉛の含有量（Zn/In）は、第１酸化物半導体層のインジウム対比亜鉛の含有量（Zn/In）より高い。【選択図】図６

Description

本明細書は、薄膜トランジスタ、それを含むゲート駆動部、およびそれを含む表示装置に関するものである。
情報化社会が発展するにつれて、画像を表示するための表示装置に対する要求が様々な形で高まっている。そのため、最近では液晶表示装置（LCD：Liquid Crystal Display）、プラズマ表示装置（PDP：Plasma Display Panel）、発光表示装置（LED：Light Emitting Display）などの様々な表示装置が活用されている。発光表示装置は、発光素子（light emitting element）として有機発光ダイオードを用いる有機発光表示装置と発光素子としてのマイクロ発光ダイオード（micro light emitting diode）を用いる発光ダイオード表示装置を含む。
平板表示装置は、表示パネル、ゲート駆動部、データ駆動部、およびタイミング制御部を備える。表示パネルは、データライン、ゲートライン、データラインとゲートラインの交差部に形成される画素を含む。画素の各々には、スイッチング素子として薄膜トランジスタを用いてゲートラインにゲート信号が供給される時、データラインからのデータ電圧が供給される。画素の各々は、データ電圧に応じて所定の明るさで発光する。
最近では、UHD（Ultra High Definition）の高解像度で画像を表示することができる平板表示装置が発売されており、8K UHD（8K Ultra High Definition）の高解像度で画像を表示することができる平板表示装置が開発されている。UHDは、3840×2160の解像度を示し、8K UHDは7680×4320の解像度を示す。
UHDと8K UHDのような高解像度の平板表示装置には、高速駆動が必要であり、それにより、一つのゲートラインにゲート信号が供給される時間である１ラインスキャン時間が短くなる。１ラインスキャン時間は、画素のデータ電圧供給期間に該当する。したがって、１ラインスキャン時間が短くなる場合には、画素に必要なデータ電圧が充電されないことがあり、それにより、画質の劣化が発生し得る。これらの問題を回避するためには、高い電子移動度を有する薄膜トランジスタをスイッチング素子として用いる必要がある。
酸化物ベースの半導体層を有する薄膜トランジスタをスイッチング素子として用いる場合には、ポリシリコンベースの半導体層を有する薄膜トランジスタをスイッチング素子として用いる場合よりも製造コストを削減することができる長所があるが、電子移動度が低いという欠点がある。したがって、高速駆動が必要な高解像度の平板表示装置に適用することができる酸化物半導体層を有する薄膜トランジスタが求められている。
しかし、高速駆動が必要な高解像度の平板表示装置に適用することができる薄膜トランジスタの酸化物半導体層は、高電子移動度だけではなく、高いPPI（pixels per inch）によりショートチャネル（short channel）を具現することができなければならない。ただし、従来はインジウム・ガリウム・亜鉛酸化物（Indium-Galium-Zinc Oxide;IGZO）からなる半導体層ベースの薄膜トランジスタを用いたので、高い電子移動度を確保することが困難であった。また、IGZOからなる半導体層を単一層で用いる場合には、チャネル長（channel length）の変化によってしきい値電圧（threshold voltage）が急激にシフトする問題が発生し得る。したがって、求められるしきい値電圧値を維持しながら、ショートチャネルを具現するには困難がある。
図１は、IGZOベースの半導体層を含む薄膜トランジスタのチャネル長変動時のゲート・ソース間電圧によるドレイン・ソース間電流を示すグラフである。
図１は、単一層のIGZOベースの半導体層を含む薄膜トランジスタのチャネル長を４μｍ〜１０μｍに変動させながら、ゲート・ソース間電圧によるドレイン・ソース間電流を測定した実験結果を示している。図１に示すように、チャネル長が４μｍ以下に短くなる場合は、チャネル長が５μｍ〜１０μｍのときと比較してしきい値電圧が約−５Ｖネガティブ（negative）シフトすることが分かる。したがって、チャネル長が４μｍ以下に短くなる場合は、所望する駆動特性を確保することが難しい。
一方、単一層のIGZOベースの半導体層を蒸着時、製造装置のパワー、圧力、温度などを所定の範囲内に設定した場合、図１のようにショートチャネルでしきい値電圧がネガティブシフトする問題を解消することができる。しかし、この場合は、装置のパワー、圧力、温度などの条件により、成膜の均一性などの他の要因を考慮することができる自由度が大きく低下し得る。
したがって、製造装置の自由度に拘らず、高速駆動が必要な高解像度の平板表示装置に適用することができる酸化物半導体層を含む薄膜トランジスタが求められている。
本明細書は、高速駆動が必要な高解像度の平板表示装置に適用することができる酸化物半導体層を有する薄膜トランジスタ、それを含むゲート駆動部、およびそれを含む表示装置を提供するためのものである。
本明細書の一実施例に係る薄膜トランジスタは、インジウム・ガリウム・亜鉛・スズ酸化物（Indium-Galium-Zinc-Tin Oxide;IGZTO）からなる第１酸化物半導体層、およびインジウム・ガリウム・亜鉛酸化物を含む第２酸化物半導体層を備える。第２酸化物半導体層のインジウム対比ガリウムの含有量（Ga/In）は、第１酸化物半導体層のインジウム対比ガリウムの含有量（Ga/In）より高く、第２酸化物半導体層のインジウム対比亜鉛の含有量（Zn/In）は、第１酸化物半導体層のインジウム対比亜鉛の含有量（Zn/In）より高い。
本明細書の一実施例に係るゲート駆動部は、ゲート信号を出力する複数のステージを備える。複数のステージの各々は、本明細書の実施例に係る薄膜トランジスタを含む。
本明細書の一実施例に係る表示装置は、データライン、ゲートライン、前記データラインと前記ゲートラインの交差領域に配置された画素を含む表示パネルを備える。画素の各々は、本明細書の一実施例に係る薄膜トランジスタを含む。
本明細書の一実施例は、主チャネルに該当し、インジウム・ガリウム・亜鉛・スズ酸化物で形成された第１酸化物半導体層とインジウム・ガリウム・亜鉛酸化物を含む第２酸化物半導体層を含む。第２酸化物半導体層は、インジウム・ガリウム・亜鉛酸化物からなることができ、またインジウム・ガリウム・亜鉛・スズ酸化物からなることもできる。第２酸化物半導体層がインジウム・ガリウム・亜鉛・スズ酸化物からなる場合には、第２酸化物半導体層のインジウム・ガリウム・亜鉛・スズ酸化物の組成比は、第１酸化物半導体層のインジウム・ガリウム・亜鉛・スズ酸化物と異なる。その結果、本明細書の実施例は、電子移動度を高めると同時に、チャネル長によってしきい値電圧が変動（shift）することを防止することができる。したがって、本明細書の一実施例は、高解像度による高速駆動が必要な平板表示装置に適用することができる。
また、本明細書の一実施例は、第１酸化物半導体層の側面の傾きを鋭角に形成し、第２酸化物半導体層の側面の傾きを直角または鋭角に形成する。ソース電極とドレイン電極が第１酸化物半導体層の側面と第２酸化物半導体層の側面を覆う場合、第１酸化物半導体層と第２酸化物半導体層の境界で空隙が形成されない。これにより、本明細書の一実施例は、第１酸化物半導体層と第２酸化物半導体層が空隙に浸透するエッチング液によって追加でエッチングされることを防止することができる。したがって、本明細書の一実施例は、第１酸化物半導体層と第２酸化物半導体層のチャネル長またはチャネル幅などが所望と異なって形成されることを防止することができる。
また、本明細書の一実施例は、薄膜トランジスタのPBTS（postive bias temperature stress）特性とNBTIS（negative bias temperature illumination stress）特性が悪化することを防止するために、第２酸化物半導体層のインジウム（In）対比亜鉛（Zn）の含有量（Zn/In）が５よりも小さくなるように第２酸化物半導体層を形成する。
IGZOベースの半導体層を含む薄膜トランジスタのチャネル長変動時のゲート・ソース間電圧によるドレイン・ソース間電流を示すグラフである。 本明細書の一実施例に係る表示装置を示す斜視図である。 図２の第１基板、ゲート駆動部、ソースドライブIC、軟性フィルム、回路基板、およびタイミング制御部を示す平面図である。 図３の画素を示す回路図である。 図３のゲート駆動部の一部を示す回路図である。 本明細書の一実施例に係る薄膜トランジスタを示す平面図である。 図６のＩ−Ｉ’の一例を示す断面図である。 本明細書の一実施例に係る薄膜トランジスタの酸化物半導体層を説明するための例示図である。 本明細書の一実施例に係る薄膜トランジスタのチャネル長変動時のゲート・ソース間電圧によるドレイン・ソース間電流を示すグラフである。 第２酸化物半導体層のガリウム含有量と亜鉛の含有量の変化によるエッチング率変化を示すグラフである。 図７のＡ領域の実施例を示す拡大断面図である。 図７のＡ領域の実施例を示す拡大断面図である。 第１酸化物半導体層と第２酸化物半導体層蒸着時の第１基板の温度による第１酸化物半導体層と第２酸化物半導体層のエッチング率を示すグラフである。 第１酸化物半導体層と第２酸化物半導体層蒸着時の第１基板の温度による第１酸化物半導体層と第２酸化物半導体層の断面を示す図である。 亜鉛（Zn）の含有量変化による第２酸化物半導体層の物性分析図である。 亜鉛（Zn）の含有量変化による第２酸化物半導体層の物性分析図である。 亜鉛（Zn）の含有量変化による第２酸化物半導体層の物性分析図である。 第１酸化物半導体層の厚さが３００Åであるとき、第２酸化物半導体層の厚さ変化による薄膜トランジスタのPBTSしきい値電圧の変動値、およびNBTISしきい値電圧の変動値を示すグラフである。 本明細書の一実施例に係る薄膜トランジスタの製造方法を示すフローチャートである。 本明細書の一実施例に係る薄膜トランジスタの製造方法を説明するための断面図である。 本明細書の一実施例に係る薄膜トランジスタの製造方法を説明するための断面図である。 本明細書の一実施例に係る薄膜トランジスタの製造方法を説明するための断面図である。 本明細書の一実施例に係る薄膜トランジスタの製造方法を説明するための断面図である。 本明細書の一実施例に係る薄膜トランジスタの製造方法を説明するための断面図である。 本明細書のまた他の実施例に係る薄膜トランジスタを示す平面図である。 図１８のII−II’の一例を示す断面図である。 本明細書のまた他の実施例に係る薄膜トランジスタを示す平面図である。 図２０のIII−III’の一例を示す断面図である。 図２０のIII−III’の他の例を示す断面図である。
明細書全体にわたって同一の参照番号は、実質的に同一の構成要素を意味する。以下の説明では、本発明に関連する公知の機能あるいは構成に対する具体的な説明が本発明の要旨を不必要に曖昧にし得ると判断される場合には、その詳細な説明を省略する。なお、以下の説明で使用する構成要素の名称は、明細書作成の容易さを考慮して選択されたものであり得るものであるので、実際の製品の部品名称とは異なり得る。
本発明の利点および特徴、そしてそれらを達成する方法は、添付の図と共に詳細に後述されている実施例を参照すると明確になるだろう。しかし、本発明は、以下で開示される実施例に限定されるものではなく、互いに異なる多様な形態で具現されるものであり、単に本実施例は、本発明の開示が完全になるようにし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らしめるために提供されるものであり、本発明は、請求項の範疇によって定義されるだけである。
本発明の実施例を説明するための図で開示された形状、大きさ、比率、角度、数などは例示的なものなので、本発明は、図に示された事項に限定されるものではない。また明細書全体にわたって同一参照符号は同一の構成要素を指す。また、本発明を説明するにおいて、関連する公知技術に対する具体的な説明が本発明の要旨を不必要に曖昧にすると判断される場合、その詳細な説明は省略する。
構成要素を解釈するにおいて、別個の明示的な記載がなくても誤差の範囲を含むものと解釈する。
本発明のいくつかの実施例のそれぞれの特徴が部分的または全体的に互いに結合または組み合わせ可能で、技術的に多様な連動および駆動が可能であり、各実施例を互いに独立して実施することもでき、連関関係によって一緒に実施することもできる。
以下、添付の図を参照して、本発明に係る好ましい実施例を詳細に説明する。
本明細書の一実施例に係る表示装置は、発光表示装置であることを中心に説明したが、本明細書の実施例は、これに限定されない。すなわち、本明細書の一実施例に係る表示装置は、液晶表示装置（Liquid Crystal Display）、発光表示装置（Light Emitting Display）、電界放出表示装置（Field Emission Display）、電気泳動表示装置（Electrophoresis display）中のいずれか一つで具現することができる。発光表示装置は、発光素子（light emitting element）として、有機発光ダイオードを用いる有機発光表示装置と発光素子としてマイクロ発光ダイオード（micro light emitting diode）を用いる発光ダイオード表示装置を含む。
図２は、本明細書の一実施例に係る表示装置を示す斜視図である。図３は図２の第１基板、ゲート駆動部、ソースドライブIC、軟性フィルム、回路基板、およびタイミング制御部を示す平面図である。
図２及び図３を参照すると、本明細書の一実施例による有機発光表示装置１０００は、表示パネル１１００、ゲート駆動部１２００、データ駆動部、軟性フィルム１４００、回路ボード１５００、およびタイミング制御部１６００を含む。
表示パネル１１００は、第１基板１１１０と第２基板１１２０を含む。第１基板１１１０と第２基板１１２０は、ガラス（glass）またはプラスチック（plastic）であり得る。例えば、第１基板１１１０がプラスチックである場合には、ポリイミド（polyimide）、PET（polyethylene terephthalate）、PEN（polyethylene naphthalate）またはPC（polycarbonate）で形成することができる。第１基板１１１０をプラスチックで形成する場合には、有機発光表示装置１０００は、撓み、且つ曲がり得るフレキシブル表示装置（flexible display device）に具現することができる。第２基板１１２０は、ガラス、プラスチックフィルム、封止フィルムのいずれかであり得る。
第１基板１１１０は、薄膜トランジスタ（thin film transistor）が形成される薄膜トランジスタ基板である。第２基板１１２０と向き合う第１基板１１１０の一面上にはゲートライン、データライン、及び画素（P）が形成される。画素（P）は、ゲートラインとデータラインの交差構造によって定義される領域に設けられる。表示パネル１１００は、図３のように画素（P）が形成されて画像を表示する表示領域（DA）と画像を表示しない非表示領域（NDA）に区分することができる。表示領域（DA）には、ゲートライン、データライン、及び画素（P）を形成することができる。非表示領域（NDA）には、ゲート駆動部１２００、パッド、データラインとパッドを接続するためのリンクラインを形成することができる。
画素（P）は、ゲートラインのゲート信号によってターンオンして、データラインのデータ電圧の供給を受けるために、スイッチング素子として少なくとも１つのトランジスタを含むことができ、トランジスタは薄膜トランジスタであり得る。
例えば、画素（P）のそれぞれは、図４に示すように、有機発光ダイオード（OLED）、駆動トランジスタ（DT）、複数のスイッチングトランジスタ（ST1、ST2）、およびコンデンサ（Cst）を含むことができる。スイッチングトランジスタは、第１および第２のスイッチングトランジスタ（ST1、ST2）を含むことができる。図４では説明の便宜上、第ｊ（ｊは２以上の整数）のデータライン（Dj）、第ｑ（ｑはｑは２以上の整数）の基準電圧ライン（Rq）、第ｋ（ｋは２以上の整数）ゲートライン（Gk）、第ｋの初期化ライン（SEk）に接続された画素（P）だけを示した。
有機発光ダイオード（OLED）は、駆動トランジスタ（DT）を介して供給される電流に応じて発光する。有機発光ダイオード（OLED）のアノード電極は、駆動トランジスタ（DT）のソース電極に接続され、カソード電極は、第１電源電圧が供給される第１電源電圧ライン（VSSL）に接続され得る。第１電源電圧ライン（VSSL）は低電位電源電圧が供給される低電位電圧ラインであり得る。
有機発光ダイオード（OLED）は、アノード電極（anode electrode）、正孔輸送層（hole transporting layer）、有機発光層（organic light emitting layer）、電子輸送層（electron transporting layer）、およびカソード電極（cathode electrode）を含むことができる。有機発光ダイオード（OLED）は、アノード電極とカソード電極に電圧が印加されると正孔と電子がそれぞれ正孔輸送層と電子輸送層を介して有機発光層に移動し、有機発光層で互いに結合して発光する。
駆動トランジスタ（DT）は、第２電源電圧が供給される第２電源電圧ライン（VDDL）と有機発光素子（OLED）との間に配置される。駆動トランジスタ（DT）は、ゲート電極とソース電極の電圧差によって第２電源電圧ライン（VDDL）から有機発光ダイオード（OLED）に流れる電流を調整する。駆動トランジスタ（DT）のゲート電極は、第１スイッチングトランジスタ（ST1）の第１電極に接続され、ソース電極は第２電源電圧ライン（VDDL）に接続され、ドレイン電極は、有機発光ダイオード（OLED）のアノード電極に接続され得る。第２電源電圧ライン（VDDL）は、高電位電源電圧が供給される高電位電圧ラインであり得る。
第１スイッチングトランジスタ（ST1）は、第ｋゲートライン（Gk）の第ｋゲート信号によってターンオンされ、第ｊデータライン（Dj）の電圧を駆動トランジスタ（DT）のゲート電極に供給する。第１スイッチングトランジスタ（ST1）のゲート電極は、第ｋゲートライン（Gk）に接続され、ソース電極は駆動トランジスタ（DT）のゲート電極に接続され、ドレイン電極は、第ｊデータライン（Dj）に接続され得る。
第２スイッチングトランジスタ（ST2）は、第ｋ初期化ライン（SEk）の第ｋ初期化信号によりターンオンされ、第ｑ基準電圧ライン（Rq）を駆動トランジスタ（DT）のドレイン電極に接続させる。第２スイッチングトランジスタ（ST2）のゲート電極は、第ｋ初期化ライン（SEk）に接続され、第１電極は、第ｑ基準電圧ライン（Rq）に接続され、第２電極は、駆動トランジスタ（DT）のドレイン電極に接続され得る。
コンデンサ（Cst）は、駆動トランジスタ（DT）のゲート電極とソース電極間に形成される。コンデンサ（Cst）は、駆動トランジスタ（DT）のゲート電圧とソース電圧間の差電圧を貯蔵する。
コンデンサ（Cst）の一側電極は、駆動トランジスタ（DT）のゲート電極、及び第１スイッチングトランジスタ（ST1）のソース電極に接続され、他側電極は、駆動トランジスタ（DT）のソース電極、第２スイッチングトランジスタ（ST2）のドレイン電極、及び有機発光素子（OLED）のアノード電極に接続することができる。
図４で画素（P）のそれぞれの駆動トランジスタ（DT）、第１スイッチングトランジスタ（ST1）、及び第２スイッチングトランジスタ（ST2）は、薄膜トランジスタ（thin film transistor）で形成することができる。また、図４では、画素（P）のそれぞれの駆動トランジスタ（DT）、第１スイッチングトランジスタ（ST1）、及び第２スイッチングトランジスタ（ST2）がＮ型半導体特性を有するN型半導体トランジスタに形成されたことを例示したが、本明細書の実施例は、これに限定されない。つまり、画素（P）のそれぞれの駆動トランジスタ（DT）、第１スイッチングトランジスタ（ST1）、及び第２スイッチングトランジスタ（ST2）は、Ｐ型半導体特性を有するＰ型半導体トランジスタで形成することができる。
ゲート駆動部１２００は、タイミング制御部１６００から入力されるゲート制御信号によってゲートラインにゲート信号を出力する。ゲート駆動部１２００は、表示パネル１１００の表示領域（DA）の一側または両方外側の非表示領域（DA）にGIP（gate driver in panel）方式で形成することができる。この場合には、ゲート駆動部１２００は、ゲート制御信号によってゲートラインにゲート信号を出力するために複数のトランジスタを含むことができ、複数のトランジスタの各々は薄膜トランジスタであり得る。
例えば、ゲート駆動部１２００は、図５に示すように従属的に接続されたステージ（STT1）を含むことができ、ステージ（STT1）はゲートラインにゲート信号を順次に出力することができる。
ステージ（STT1）のそれぞれは、図５に示すようにプルアップノード（NQ）、プルダウンノード（NQB）、プルアップノード（NQ）がゲートハイ電圧に充電される場合、ターンオンされるプルアップトランジスタ（TU）、プルダウンノード（NQB）がゲートハイ電圧に充電される場合、ターンオンされるプルダウントランジスタ（TD）、およびプルアップノード（NQ）とプルダウンノード（NQB）の充放電を制御するためのノード制御部（NC）を含む。
ノード制御部（NC）は、スタート信号または前段ステージのキャリー信号が入力するスタート信号ライン、ゲートクロック信号のいずれか一つが入力するクロックラインに接続することができる。ノード制御部（NC）は、スタート信号ラインに入力するスタート信号または前段ステージのキャリー信号とクロックラインに入力するゲートクロック信号によってプルアップノード（NQ）とプルダウンノード（NQB）の充放電を制御する。ノード制御部は、ステージ（STT1）の出力を安定的に制御するためにプルアップノード（NQ）がゲートハイ電圧で充電される場合は、プルダウンノード（NQB）をゲートロー電圧に放電させ、プルダウンノード（NQB）がゲートハイ電圧で充電される場合は、プルアップノード（NQ）をゲートロー電圧に放電させる。このため、ノード制御部（NC）は、複数のトランジスタを含むことができる。
プルアップトランジスタ（TU）は、ステージ（STT1）がプルアップされる場合、すなわちプルアップノード（NQ）がゲートハイ電圧に充電される場合、ターンオンして、クロックライン（CL）のゲートクロック信号を出力端子（OT）に出力する。プルダウントランジスタ（TD）は、ステージ（STT1）がプルダウンする場合、例えば、プルダウンノード（NQB）がゲートハイ電圧に充電される場合、ターンオンして出力端子（OT）をゲートロー電圧端子（VGLT）のゲートロー電圧に放電させる。
図５において、ゲート駆動部１２００のステージ（STT1）のそれぞれのプルアップトランジスタ（TU）、プルダウントランジスタ（TD）、およびノード制御部（NC）の複数のトランジスタは、薄膜トランジスタ（thin film transistor）で形成することができる。また、図５では、ゲート駆動部１２００のステージ（STT1）のそれぞれのプルアップトランジスタ（TU）、プルダウントランジスタ（TD）、およびノード制御部（NC）の複数のトランジスタがＮ型半導体特性を有するN型半導体トランジスタで形成された例を示したが、本明細書の実施例は、これに限定されない。つまり、ゲート駆動部１２００のステージ（STT1）のそれぞれのプルアップトランジスタ（TU）、プルダウントランジスタ（TD）、およびノード制御部（NC）の複数のトランジスタは、Ｐ型半導体特性を有するＰ型半導体トランジスタで形成することもできる。
一方、ゲート駆動部１２００は、集積路（integrated circuit）のように駆動チップに形成することができ、この場合、COF（chip on film）方式でゲート軟性フィルム上に実装してゲート軟性フィルムは、表示パネル１１００の第１基板１１１０に付着することができる。
データ駆動部は、少なくとも１つのソースドライブ集積回路（integrated circuit、以下「IC」と称する）１３００を含む。ソースドライブIC１３００には、タイミング制御部１６００からのデジタルビデオデータとソース制御信号が入力される。ソースドライブIC１３００は、ソース制御信号に基づいて、デジタルビデオデータをアナログデータ電圧に変換してデータラインに供給する。
ソースドライブIC１３００が、集積回路のように駆動チップで形成される場合には、図２および図３のようにCOF方式（chip on film）で軟性フィルム１４００上に実装することができる。軟性フィルム１４００には、パッドとソースドライブIC１３００を接続する配線、パッドと回路基板１５００の配線を接続する配線を形成する。軟性フィルム１４００は、異方性導電フィルム（antisotropic conducting film）を用いて、表示パネル１１００の非表示領域（NDA）に形成されたデータパッドのようなパッド上に付着し、これにより、パッドと軟性フィルム１４００の配線を接続することができる。または、ソースドライブIC１３００は、COG（chip on glass）方式やCOP（chip on plastic）方式で表示パネル１１００の第１基板１１１０のパッド上に直接付着することができる。
回路基板１５００は、軟性フィルム１４００に付着することができる。回路基板１５００は、駆動チップに具現された多数の回路を実装することができる。例えば、回路基板１５００には、タイミング制御部１６００を実装することができる。回路基板１５００は、プリント回路基板（printed circuit board）またはフレキシブルプリント回路基板（flexible printed circuit board）であり得る。
タイミング制御部１６００は、回路基板１５００のケーブルを介して外部のシステムボードからデジタルビデオデータとタイミング信号が入力する。タイミング制御部１６００は、タイミング信号に基づいて、ゲート駆動部１２００の動作タイミングを制御するためのゲート制御信号とソースドライブIC１３００を制御するためのソース制御信号を発生する。タイミング制御部１６００は、ゲート制御信号をゲート駆動部１２００に供給し、ソース制御信号をソースドライブIC１３００に供給する。
以上で説明したように、本明細書の一実施例に係る表示装置は、画素（P）のそれぞれがスイッチング素子として少なくとも一つの薄膜トランジスタを含み、ゲート駆動部１２００がGIP方式で形成される場合ゲートラインにゲート信号を順次に出力するために、複数のトランジスタを含む。従って、高解像度による高速駆動が必要な表示装置でゲート駆動１２００が安定したゲート信号を出力するためには、ゲート駆動部１２００の複数のトランジスタの電子移動度を高めることが好ましい。
以下では、本明細書の一実施例によって、高解像度による高速駆動が必要な表示装置の画素（P）のトランジスタ、ゲート駆動部１２００のトランジスタなどに適用することができる酸化物半導体層を有する薄膜トランジスタを詳細に説明する。
図６は、本明細書の実施例に係る薄膜トランジスタを示す平面図である。図７は図６のＩ−Ｉ’の一例を示す断面図である。
図６及び図７では、本明細書の一実施例に係る薄膜トランジスタがBCE（back channel etched）工程を用いた逆スタガ（inverted staggered）構造で形成された例を示した。逆スタガ構造は、ゲート電極がアクティブ層の下部に形成された下部ゲート（bottom gate）構造を有する。
図６及び図７を参照すると、本明細書の一実施例に係る薄膜トランジスタ１００は、ゲート電極１１０、酸化物半導体層１３０、ソース電極１４０、及びドレイン電極１５０を含む。
薄膜トランジスタ１００は、第１基板１１１０上に形成される。第１基板１１１０は、プラスチック（plastic）またはガラス（glass）からなり得る。
第１基板１１１０を介して浸透する水分から薄膜トランジスタ１００を保護するために、バッファ膜３００を第１基板１１００上に形成することができる。バッファ膜３００は、交互に積層した複数の無機膜からなり得る。たとえば、バッファ膜３００は、シリコン酸化膜（SiOx）、シリコン窒化膜（SiNx）、SiON中のいずれかひとつまたは複数の無機膜が交互に積層した多重膜で形成することができる。バッファ膜３００は省略することができる。
バッファ膜３００上にゲート電極１１０が形成される。ゲート電極１１０は、第１基板１１１０から酸化物半導体層１３０に入射する光を遮断できるように、酸化物半導体層１３０よりも広い面積で形成され、これにより、酸化物半導体層１３０を覆うことができる。これにより、酸化物半導体層１３０は、第１基板１１１０から入射する光から保護され得る。ゲート電極１１０は、モリブデン（Mo）、アルミニウム（Al）、クロム（Cr）、金（Au）、チタニウム（Ti）、ニッケル（Ni）、ネオジム（Nd）および銅（Cu）の中のいずれか一つ、またはこれらの合金からなる単一層または多重層で形成することができる。
ゲート電極１１０上にゲート絶縁膜１２０が形成される。ゲート絶縁膜１２０は、無機膜、例えばシリコン酸化膜（SiOx）、シリコン窒化膜（SiNx）、またはそれらの多重膜で形成することができる。
ゲート絶縁膜１２０上には、酸化物半導体層１３０が形成される。酸化物半導体層１３０は、ゲート絶縁膜１２０を間に置いてゲート電極１１０と重畳するように配置される。
酸化物半導体層１３０は、第１酸化物半導体層１３１と第２酸化物半導体層１３２を含む。第１酸化物半導体層１３１は、電子が移動する主チャネル層なので、ゲート電極１１０と近接して配置される。第２酸化物半導体層１３２は、第１酸化物半導体層１３１よりも導電性が低く、バンドギャップが第１酸化物半導体層１３１よりも大きくてもよい。したがって、第１酸化物半導体層１３１は、第２酸化物半導体層１３２よりゲート電極１１０に近接して配置された層と定義することができ、第２酸化物半導体層１３２は、第１酸化物半導体層１３１よりゲート電極１１０から遠く離れて配置された層と定義することができる。例えば、薄膜トランジスタ１００が図６及び図７のように逆スタガ構造で形成される場合には、ゲート電極１１０が酸化物半導体層１３０の下に配置されるので、第１酸化物半導体層１３１はゲート絶縁膜１２０上に配置され、第２酸化物半導体層１３２は第１酸化物半導体層１３１上に配置され得る。
ソース電極１４０は、主チャネル層である第１酸化物半導体層１３１の一側と第２酸化物半導体層１３２の一側に直接接触することができる。詳細には、ソース電極１４０は、第１酸化物半導体層１３１の一側面と第２酸化物半導体層１３２の一側面および上面の一部に直接接触することができる。また、ドレイン電極１５０は、第１酸化物半導体層１３１の他側と第２酸化物半導体層１３２の他側に直接接触することができる。詳細には、ドレイン電極１５０は、第１酸化物半導体層１３１の他側面と第２酸化物半導体層１３２の他側面および上面の一部に直接接触することができる。ソース電極１４０とドレイン電極１５０は、モリブデン（Mo）、アルミニウム（Al）、クロム（Cr）、金（Au）、チタニウム（Ti）、ニッケル（Ni）、ネオジム（Nd）および銅（Cu）の中のいずれか一つ、またはこれらの合金からなる単一層または多重層で形成することができる。
酸化物半導体層１３０、ソース電極１４０及びドレイン電極１５０上に保護膜１６０が形成される。保護膜１６０は無機膜、例えばシリコン酸化膜（SiOx）、シリコン窒化膜（SiNx）、またはそれらの多重膜で形成することができる。
第１酸化物半導体層１３１は、電子移動度（mobility）を高めるためにインジウム・ガリウム・亜鉛酸化物（Indium-Galium-Zinc Oxide;IGZO）よりインジウム・ガリウム・亜鉛・スズ酸化物（Indium-Galium -Zinc-Tin Oxide;IGZTO）からなることが好ましい。より詳細には、第１酸化物半導体層１３１の電子移動度を１５cm2/V・s以上に高め、PBTS（postive bias temperature stress）特性とNBTIS（negative bias temperature illumination stress）特性を満足するためには、インジウム・ガリウム・亜鉛・スズ（IGZT）の含有量は、次のような条件を満足することが好ましい。第１酸化物半導体層１３１でスズ（Sn）対比インジウム（In）の含有量は２．５≦In/Sn≦５であり、スズ（Sn）対比ガリウム（Ga）の含有量は１≦Ga/Sn≦２で、スズ（Sn）対比亜鉛（Zn）の含有量は２．５≦Zn/Sn≦５であり得る。PBTS特性とNBTIS特性を満足することは、しきい値電圧の変動値が−５Ｖ〜２Ｖである場合を指す。ここで、各元素の含有量は、原子パーセント（atomic percent）を指す。
ただし、発明の背景技術で詳しく見たように、酸化物半導体層１３０をIGZTOベースの単一層で形成する場合には、チャネル長（channel length）の変化によってしきい値電圧（threshold voltage）がシフトすることがあるので、求められるしきい値電圧値を維持しながら、ショートチャネル（short channel）を具現するには困難があり得る。つまり、酸化物半導体層１３０をIGZTOベースの単一層で形成する場合には、CLV（Channel Length Variation）の影響性のために、ショートチャネルを具現するとともに、所望する駆動特性を確保するには困難があり得る。CLVは、チャネル長の変化に対応してしきい値電圧がシフトされる程度を示す。
これにより、酸化物半導体層１３０がショートチャネルで形成される場合、しきい値電圧がシフトすることを防止するために、インジウム・ガリウム・亜鉛酸化物を含む第２酸化物半導体層１３２をさらに含む。例えば、第２酸化物半導体層１３２は、インジウム・ガリウム・亜鉛酸化物（Indium-Galium-Zinc Oxide;IGZO）またはインジウム・ガリウム・亜鉛・スズ酸化物（Indium-Galium-Zinc-Tin Oxide;IGZTO）からなり得る。ここで、第２酸化物半導体層１３２がインジウム・ガリウム・亜鉛・スズ酸化物からなる場合には、第２酸化物半導体層１３２のインジウム・ガリウム・亜鉛・スズの組成比は、第１酸化物半導体層１３１のインジウム・ガリウム・亜鉛・スズの組成比と異なり得る。
酸化物半導体層１３０がインジウム・ガリウム・亜鉛・スズ酸化物からなる第１酸化物半導体層１３１とインジウム・ガリウム・亜鉛酸化物又は第１酸化物半導体層１３１と組成比が異なるインジウム・ガリウム・亜鉛・スズ酸化物からなる第２酸化物半導体層１３２を含む場合、図８のようにヘテロ接合（Hetero-junction）構造を有する。ここで、第１酸化物半導体層１３１と第２酸化物半導体層１３２の接合部分には、薄膜間のフェルミエネルギー準位の差によって内部拡散電位（builtin potential）による空乏領域（depletion region）が形成され、内部拡散電位は接合部分でバンドベンディング（band bending）を誘発する。酸化物半導体層１３０は、空乏領域を有するため、総電荷密度を制御することができ、チャネル長によってしきい値電圧がシフトすることを防止することができる。すなわち、本明細書の一実施例は、第２酸化物半導体層１３２を形成することにより、高移動度の薄膜で形成される酸化物半導体層１３０で電荷密度が高くなることを効果的に抑制することができるので、酸化物半導体層１３０のチャネル長の変化によってしきい値電圧がシフトすることを防止することができる。その結果、本明細書の一実施例は、電子移動度を高めると同時に、好ましい薄膜トランジスタの素子特性を確保することができる。
一方、スズ（Sn）はインジウム（In）対比酸素との結合力が強い。従って、第２酸化物半導体層１３２がインジウム・ガリウム・亜鉛・スズ酸化物からなる場合、インジウム・ガリウム・亜鉛酸化物からなる場合よりも耐化学性を向上させることができるだけでなく、酸素欠乏（oxygen vacancy）を減らすことができる。これにより、インジウム・ガリウム・亜鉛・スズ酸化物からなる第２酸化物半導体層１３２を含む薄膜トランジスタのPBTS特性とNBTIS特性を高めることができるので、薄膜トランジスタの信頼性が向上し得る。
図９は、本明細書の一実施例に係る薄膜トランジスタのチャネル長変動時のゲート・ソース間電圧によるドレイン・ソース間電流を示すグラフである。図９において、第１酸化物半導体層１３１と第２酸化物半導体層１３２を含む薄膜トランジスタのチャネル長を４μｍ〜１０μｍで変動させながら、ゲート・ソース間電圧によるドレイン・ソース間電流を測定した実験結果を示している。また、図９では、一例としてドレイン・ソース間電圧（Vds）を10Vに、第１酸化物半導体層１３１のインジウム・ガリウム・亜鉛・スズの組成比を４：１：４：１に、第２酸化物半導体層１３２のインジウム・ガリウム・亜鉛・スズの組成比を４：１２：１６：１に設定して実験を行った。すなわち、図９では、第２半導体層１３２がインジウム・ガリウム・亜鉛・スズ酸化物からなる例を示した。
図９を参照すると、本明細書の一実施例に係る薄膜トランジスタの場合、チャネル長の変動によってしきい値電圧がほとんど変化しないことを知ることができる。すなわち、本明細書の一実施例に係る薄膜トランジスタは、ショートチャネルを具現しながらも、求められるしきい値電圧を維持することができ、所望する薄膜トランジスタの素子特性を確保可能である。
また、図９のように、酸化物半導体層１３０のチャネルが４μｍの幅を有し４μｍの長さを有する場合、電子移動度は約２３cm2/V×sであり得る。これは、図１のようにIGZOベースの半導体層を有する薄膜トランジスタの電子移動度が、同一なチャネル幅とチャネル長において約１０cm2/V×sであることと比較すると、高い数値に該当する。このように、本明細書の一実施例に係る薄膜トランジスタは、酸化物半導体層がショートチャネルにて具現されていても、しきい値電圧が変動せず、電子移動度を大幅に向上させることができる。
また、第２酸化物半導体層１３２は、チャネルというよりもむしろ第１酸化物半導体層１３１がチャネルとして安定的に役割を実行できるようにキャッピングして保護する役割を果たす。このため、第２酸化物半導体層１３２のスズ（Sn）対比ガリウム（Ga）の含有量（Ga/Sn）は、第１酸化物半導体層１３１のスズ（Sn）対比ガリウム（Ga）の含有量（Ga/Sn）より高いことがあり得る。または、第２酸化物半導体層１３２は、インジウム・ガリウム・亜鉛酸化物からなり、スズ（Sn）を含まないことがあり得る。この場合、第２酸化物半導体層１３２は、第１酸化物半導体層１３１に比べて導電性が低く、バンドギャップ（band gap）が大きい。
図１０は、第２酸化物半導体層のガリウム含有量と亜鉛含有量の変化によるエッチング率変化を示すグラフである。
図１０には、第２酸化物半導体層１３２のインジウム・ガリウム・亜鉛・スズの組成比を４：１：４：１、４：４：４：１、４：８：４：１、４：１２：４：１、４：８：８：１、４：８：１２：１および４：１２：１６：１に変化させながら、同じ条件でエッチング率（etch rate）を測定した結果を示している。図１０のように、第２酸化物半導体層１３２のガリウム（Ga）の含有量だけを高める場合には、第２酸化物半導体層１３２のエッチング率が低くなり得る。これにより、第２酸化物半導体層１３２をエッチングするのにかかる時間が長くなり得る。
図１０のように、第２酸化物半導体層１３２の亜鉛（Zn）の含有量を高める場合、第２酸化物半導体層１３２のエッチング率は高くなる。従って、第２酸化物半導体層１３２のエッチング時間が増加することを防止するために、ガリウム（Ga）の含有量とともに亜鉛（Zn）の含有量を一緒に高めることが好ましい。したがって、第２酸化物半導体層１３２のインジウム（In）対比ガリウム（Ga）の含有量（Ga/In）は、第１酸化物半導体層１３１のインジウム（In）対比ガリウム（Ga）の含有量（Ga/In）より高いことがあり得る。また、第２酸化物半導体層１３２のインジウム（In）対比亜鉛（Zn）の含有量（Zn/In）は、第１酸化物半導体層１３１のインジウム（In）対比亜鉛（Zn）の含有量（Zn/In）より高いことがあり得る。
第２酸化物半導体層１３２のガリウムと亜鉛の含有量の変化による素子特性を確認するために、表1のように、第１酸化物半導体層１３１のインジウム・ガリウム・亜鉛・スズ組成比を４：１：４：１に設定し、第２酸化物半導体層１３２のガリウムと亜鉛の含有量を変化させながらCLVおよび電子移動度を測定した。表１において、CLVは、チャネル長が４μｍのときのしきい値電圧とチャネル長が１２μｍのときのしきい値電圧の差を指す。CLVが小さいということは、チャネル長の変動によるしきい値電圧の変動が少ないことを示す。
表１を参照すると、第２酸化物半導体層１３２のガリウム（Ga）の含有量を高める場合、CLV値が低くなる。また、エッチング率を調整するためにガリウム（Ga）の含有量と亜鉛（Zn）の含有量を高める場合にも、CLV値が低くなり２０cm2/V×s以上の電子移動度を確保することができる。
しかし、第２酸化物半導体層１３２で亜鉛（Zn）の含有量を継続して高くする場合、薄膜トランジスタ１００のPBTS特性とNBTIS特性が悪化することがあるので、亜鉛（Zn）の含有量は、これを考慮して設計することが好ましい。PBTS特性とNBTIS特性を満足することは、しきい値電圧の変動値が−５Ｖ〜２Ｖである場合を指す。これに対する詳細な説明は、図１４ａ〜図１４ｃとともに後述する。
以上で説明したように、第２酸化物半導体層１３２がインジウム・ガリウム・亜鉛酸化物からなり、または第１酸化物半導体層１３１と組成比が異なるインジウム・ガリウム・亜鉛・スズ酸化物からなることにより、酸化物半導体層１３０をショートチャネルで形成してもしきい値電圧が変動することを防止し、第１酸化物半導体層１３１がチャネルとして安定的に役割を果たすことができるようにキャッピングして保護する役割を遂行すると同時に、第２酸化物半導体層１３２のエッチング率を高めることができる。ここで、第２酸化物半導体層１３２がインジウム・ガリウム・亜鉛・スズ・酸化物からなる場合には、第２酸化物半導体層１３２のインジウム・ガリウム・亜鉛・スズの組成比は、次のような条件を満足することが好ましい。第２酸化物半導体層１３２のインジウム（In）対比スズ（Sn）の含有量は０．１≦Sn/In≦０．５で、インジウム（In）対比ガリウム（Ga）の含有量は２≦Ga/In≦４で、インジウム（In）対比亜鉛（Zn）の含有量は２≦Zn/In≦８であり得る。
また、もし、第２の酸化物半導体層１３２をIGZOで形成する場合、第２の酸化物半導体層１３２のIGZの組成比は、以下の条件を満足する必要がある。第２の酸化物半導体層１３２において、インジウム（In）対比ガリウム（Ga）の含有量は２≦Ga/In≦４であり、インジウム（In）対比亜鉛（Zn）の含有量は２≦Zn/In≦８であり得る。ここで、各元素の含有量は、原子パーセント（atomic percent）を指す。
また、第２酸化物半導体層１３２のスズ（Sn）対比インジウム（In）の含有量は、第１酸化物半導体層１３１のスズ（Sn）対比インジウム（In）の含有量と実質的に同一または高いことがあり得る。また、第２酸化物半導体層１３２のスズ（Sn）対比ガリウム（Ga）の含有量は、第１酸化物半導体層１３１のスズ（Sn）対比ガリウム（Ga）の含有量よりも高いことがあり得る。また、第２酸化物半導体層１３２のスズ（Sn）対比亜鉛（Zn）の含有量は、第１酸化物半導体層１３１のスズ（Sn）対比亜鉛（Zn）の含有量よりも高いことがあり得る。
さらに、第２酸化物半導体層１３２のインジウム（In）の含有量比は、第１酸化物半導体層１３１のインジウム（In）の含有量比よりも低いことがあり得る。また、第２酸化物半導体層１３２のガリウム（Ga）の含有量比は、第１酸化物半導体層１３１のガリウム（Ga）での含有量比よりも高いことがあり得る。また、第２酸化物半導体層１３２の亜鉛（Zn）の含有量比は、第１酸化物半導体層１３１での亜鉛（Zn）の含有量比よりも高いことがあり得る。また、第２酸化物半導体層１３２でのスズ（Sn）の含有量比は、第１酸化物半導体層１３１のスズ（Sn）の含有量比よりも低いことがあり得る。
図１１ａ及び図１１ｂは、図７のＡ領域の実施例を示す拡大断面図である。
図１１ａ及び図１１ｂを参照すると、第１酸化物半導体層１３１の側面それぞれの傾きは鋭角を有する第１角度（θ１）で形成することができる。第２酸化物半導体層１３２の側面それぞれの傾きは、図１１ａに示すように直角を有する第２角度（θ２）で形成することができ、また図１１ｂのように鋭角を有する第３角度（θ３）で形成することができる。
詳細には、酸化物半導体層１３０がインジウム・ガリウム・亜鉛・スズ酸化物からなる第１酸化物半導体層１３１とインジウム・ガリウム・亜鉛酸化物又は第１酸化物半導体層１３１と組成比が異なるインジウム・ガリウム・亜鉛・スズ酸化物からなる第２酸化物半導体層１３２を含む。これにより、第１酸化物半導体層１３１と第２酸化物半導体層１３２を蒸着時、第１基板の温度による第１酸化物半導体層１３１のエッチング率と第２酸化物半導体層１３２のエッチング率は、図１２に示すように異なって変化する。図１２には、第１酸化物半導体層１３１のインジウム・ガリウム・亜鉛・スズの組成比が４：１：４：１で、第２酸化物半導体層１３２のインジウム・ガリウム・亜鉛・スズの組成比は４：１２：１６：１である場合、第１酸化物半導体層１３１と第２酸化物半導体層１３２を蒸着する際に、第１基板の温度による第１酸化物半導体層１３１のエッチング率と第２酸化物半導体層１３２のエッチング率が示されている。
図１２に示すように、第１酸化物半導体層１３１と第２酸化物半導体層１３２を蒸着する時、第１基板１１１０の温度が２００℃よりも低い場合、第１酸化物半導体層１３１のエッチング率（etching rate（Å/sec））は、第２酸化物半導体層１３２のエッチング率より高い。図７のように、第１酸化物半導体層１３１が第２酸化物半導体層１３２の下に配置される場合、第１酸化物半導体層１３１のエッチング率が第２酸化物半導体層１３２のエッチング率よりも高いと、図１３の常温、１００℃、および１５０℃のように、第２酸化物半導体層１３２の側面それぞれの傾きが鈍角に形成され得る。すなわち、第２酸化物半導体層１３２の側面それぞれが逆テーパー構造に形成され得る。この場合、ソース電極１４０とドレイン電極１５０が第１酸化物半導体層１３１の側面と第２酸化物半導体層１３２の側面を覆うように形成されても、第１酸化物半導体層１３１と第２酸化物半導体層１３２の境界で空隙が形成され得る。これにより、ソース電極１４０とドレイン電極１５０をエッチングするためのエッチング液が空隙に浸透し得、第１酸化物半導体層１３１と第２酸化物半導体層１３２は、空隙に浸透するエッチング液によってさらにエッチングされ得る。その結果、第１酸化物半導体層１３１と第２酸化物半導体層１３２のチャネル長またはチャネル幅などが所望と異なって形成される問題が発生し得る。
しかし、図１２に示すように、第１酸化物半導体層１３１と第２酸化物半導体層１３２を蒸着する時に、第１基板１１１０の温度が２００℃以上である場合、第１酸化物半導体層１３１のエッチング率（etching rate（Å/sec））は、第２酸化物半導体層１３２のエッチング率より低いか、実質的に同一であり得る。この場合、図１３の２００℃および２５０℃のように、第２酸化物半導体層１３２の側面それぞれの傾きを鋭角または直角に形成することができる。すなわち、第２酸化物半導体層１３２の側面それぞれを正テーパー構造に形成することができる。この場合には、ソース電極１４０とドレイン電極１５０が第１酸化物半導体層１３１の側面と第２酸化物半導体層１３２の側面を覆うように形成されれば、第１酸化物半導体層１３１と第２酸化物半導体層１３２の境界で空隙が形成されない。これにより、第１酸化物半導体層１３１と第２酸化物半導体層１３２は、空隙に浸透するエッチング液によって追加でエッチングされることを防止することができる。したがって、第１酸化物半導体層１３１と第２酸化物半導体層１３２のチャネル長またはチャネル幅などが所望と異なるように形成される問題が発生することを防止することができる。
図１４ａ〜図１４ｃは、亜鉛（Zn）の含有量の変化による第２酸化物半導体層の物性分析画像である。
図１４ａ〜図１４ｃにおいて第２酸化物半導体層１３２は、インジウム・ガリウム・亜鉛・スズ酸化物からなる例を示した。ここで、図１４ａには、第２酸化物半導体層１３２のインジウム・ガリウム・亜鉛・スズの組成比が４：１２：１２：１である場合の第２酸化物半導体層の物性分析画像を示している。図１４ｂには、第２酸化物半導体層１３２のインジウム・ガリウム・亜鉛・スズの組成比が４：１２：１６：１である場合の第２酸化物半導体層の物性分析画像を示している。図１４ｃには、第２酸化物半導体層１３２のインジウム・ガリウム・亜鉛・スズの組成比が４：１２：２０：１である場合の第２酸化物半導体層の物性分析画像を示している。図１４ａ〜図１４ｃに示された物性解析画像はTEM（transmission electron microscopy）FFT（fast Fourier transrom）パターンを示す。
図１４ａに示すように、第２酸化物半導体層１３２のインジウム・ガリウム・亜鉛・スズの組成比が４：１２：１２：１である場合には、第２酸化物半導体層１３２の物性分析測定地点では、一方向の結晶軸（点線）のみを示している。また、図１４ｂに示すように、第２酸化物半導体層１３２は、インジウム・ガリウム・亜鉛・スズの組成比が４：１２：１６：１である場合にも、第２酸化物半導体層１３２の物性分析測定地点では、一方向の結晶軸（点線）のみを示している。しかし、図１４ｃに示すように、第２酸化物半導体層１３２のインジウム・ガリウム・亜鉛・スズの組成比が４：１２：２０：１である場合には、第２酸化物半導体層１３２の物性分析測定地点では、３方向の結晶軸（点線）が見られる。
第２酸化物半導体層１３２で図１４ｃのように３方向の結晶軸（点線）が示されている場合には、第２酸化物半導体層１３２の物性分析測定地点で相分離構造（structual phase segregation）が発生したことを指す。すなわち、第２酸化物半導体層１３２の化学量論（stoichimetry）に変形が発生したことを指し、この場合薄膜トランジスタ１００のPBTS（postive bias temperature stress）特性とNBTIS（negative bias temperature illumination stress）特性が悪化し得る。したがって、第２酸化物半導体層１３２のインジウム（In）対比亜鉛（Zn）の含有量（Zn/In）は、5よりも小さいことが好ましい。
また、第１酸化物半導体層１３１は、図１４ａに示した第２酸化物半導体層１３２のように物性分析測定地点で一方向の結晶軸のみが示されるように形成することが好ましい。この場合、第１酸化物半導体層１３１に示される結晶軸は第２酸化物半導体層１３２に示される結晶軸と平行であり得る。
図１５は、第１酸化物半導体層の厚さが３００Åであるとき、第２酸化物半導体層の厚さの変化に伴う薄膜トランジスタのPBTSしきい値電圧の変動値、およびNBTISしきい値電圧の変動値を示すグラフである。
図１５には、第１酸化物半導体層１３１の厚さを３００Åに固定し、第２酸化物半導体層１３２の厚さを１００Å、２００Å、３００Å、４００Å、５００Åに変化させたとき、薄膜トランジスタ１００のPBTSしきい値電圧変動値（PBTSΔVth）とNBTISしきい値電圧変動値（NBTISΔVth）を示している。また、図１５には、第１酸化物半導体層１３１がインジウム・ガリウム・亜鉛・スズ酸化物からなり、第２酸化物半導体層１３２がインジウム・ガリウム・亜鉛・スズ酸化物からなり、第１酸化物半導体層１３１のインジウム・ガリウム・亜鉛・スズ酸化物の組成比が４：１：４：１であり、第２酸化物半導体層１３２のインジウム・ガリウム・亜鉛・スズの組成比が４：１２：１６：１である場合の薄膜トランジスタ１００のPBTSしきい値電圧変動値（PBTSΔVth）とNBTISしきい値電圧変動値（NBTISΔVth）を示している。
第１酸化物半導体層１３１は、薄膜蒸着の均一度と電子移動度特性を考慮すると、１００Å以上で形成することが好ましく、工程時間を考慮すると１０００Å以下で形成することが好ましい。したがって、第１酸化物半導体層１３１の厚さは、しきい値電圧シフト、第１酸化物半導体層１３１と接する上部または下部絶縁膜の酸素または水素濃度等を考慮して１００Å〜１０００Åに予め設定することができ、図１５では、第１酸化物半導体層１３１の厚さが３００Åであることを一例として実験を行った。
図１５を参照すると、表示装置に形成された薄膜トランジスタ１００のしきい値電圧のポジティブシフトを考慮すると、しきい値電圧の変動値（BTSΔVth）は−５Ｖ〜２Ｖであることが好ましい。しきい値電圧の変動値（BTSΔVth）は、PBTSしきい値電圧変動値（PBTSΔVth）とNBTISしきい値電圧変動値（NBTISΔVth）を含む。
図１５に示すように、第２酸化物半導体層１３２の厚さが１００Åであるとき、薄膜トランジスタ１００のBTSしきい値電圧変動値（BTSΔVth）は-５Ｖ〜２Ｖを外れる。また、第２酸化物半導体層１３２の厚さが５００Åであるとき、薄膜トランジスタ１００のBTSしきい値電圧変動値（BTSΔVth）は−５Ｖ〜２Ｖを外れる。第２酸化物半導体層１３２の厚さが２００Å、３００Å、４００Åであるとき、薄膜トランジスタ１００のしきい値電圧の変動値（BTSΔVth）は−５Ｖ〜２Ｖ内にある。
したがって、薄膜トランジスタ１００のしきい値電圧の変動値（BTSΔVth）を考慮したとき、第１酸化物半導体層１３１の厚さが３００Åであるとき、第２酸化物半導体層１３２の厚さは２００Å、３００Å、４００Åであることが好ましい。すなわち、第２酸化物半導体層１３２の厚さは、第１酸化物半導体層１３１の厚さの１／３よりも厚く、第１酸化物半導体層１３１の厚さの５／３よりも薄いことが好ましい。
図１６は、本明細書の一実施例に係る薄膜トランジスタの製造方法を示すフローチャートである。図１７ａ〜図１７ｅは、本明細書の一実施例に係る薄膜トランジスタの製造方法を説明するための断面図である。
以下では、図１６および図１７ａ〜図１７ｅを一緒に、本明細書の一実施例に係る薄膜トランジスタの製造方法を詳細に説明する。
最初に、図１７ａに示すように、第１基板１１１０上にゲート電極１１０を形成し、ゲート電極１１０上にゲート絶縁膜１２０を形成する。（図１６のＳ１０１）
詳細に、スパッタリング法（sputtering）によって、第１基板１１１０上に第１金属層を形成する。そして、第１金属層上にフォトレジストパターンを形成した後、第１金属層をエッチングするマスク工程を利用して、第１金属層をパターニングすることにより、ゲート電極１１０を形成する。ゲート電極１１０は、モリブデン（Mo）、アルミニウム（Al）、クロム（Cr）、金（Au）、チタニウム（Ti）、ニッケル（Ni）、ネオジム（Nd）、銅（Cu）のいずれか一つ、またはこれらの合金からなる単一層または多重層で形成することができる。
または、第１基板１１００を介して浸透する水分から薄膜トランジスタ１００を保護するために、第１基板１１１０上にバッファ膜３００を形成し、バッファ膜３００上にゲート電極１１０を形成することもできる。この場合には、バッファ膜３００は、交互に積層された複数の無機膜からなり得る。たとえば、バッファ膜３００は、シリコン酸化膜（SiOx）、シリコン窒化膜（SiNx）、SiON中のいずれか一つ以上の無機膜が交互に積層された多重膜で形成することができる。バッファ膜３００は、PECVD法（Plasma Enhanced Chemical Vapor Deposition）を用いて形成することができる。
そして、ゲート電極１１０上にゲート絶縁膜１２０を形成する。ゲート絶縁膜１２０は、無機膜、例えばシリコン酸化膜（SiOx）、シリコン窒化膜（SiNx）、またはそれらの多重膜で形成することができる。ゲート絶縁膜１２０は、PECVD法を用いて形成することができる。
第二に、図１７ｂに示すように、ゲート絶縁膜１２０上に第１半導体物質層１３１’と第２半導体物質層１３２’を形成し、第２半導体物質層１３２’上にフォトレジストパターン１３３を形成する。（図１６のＳ１０２）
詳細には、ゲート絶縁膜１２０上に第１半導体物質層１３１’を形成する。第１半導体物質層１３１’は、電子移動度（mobility）を高めるためにインジウム・ガリウム・亜鉛・スズ酸化物（Indium-Galium-Zinc-Tin Oxide;IGZTO）からなり得る。
そして、第１半導体物質層１３１’上に第2半導体物質層１３２’を形成する。第２半導体物質層１３２’は、チャネル長の変化によってしきい値電圧が急激にシフトすることを防止するために、インジウム・ガリウム・亜鉛酸化物を含むことができる。第２半導体物質層１３２’は、インジウム・ガリウム・亜鉛酸化物またはインジウム・ガリウム・亜鉛・スズ酸化物からなり得る。ここで、第２半導体物質層１３２’は、インジウム・ガリウム・亜鉛・スズ酸化物からなる場合、第１半導体物質層１３１’とは異なるインジウム・ガリウム・亜鉛・スズの組成比を有する。第１半導体物質層１３１’と第２半導体物質層１３２’は、同じ装備で連続して蒸着することが好ましい。また、第１基板１１１０の温度を２００℃以上に維持しつつ、第１半導体物質層１３１’と第２の半導体物質層１３２’を蒸着することが好ましい。
そして、第２半導体物質層１３２’上にフォトレジストパターン１３３を形成する。
第三に、図１７ｃに示すように、第１半導体物質層１３１’と第２半導体物質層１３２’を同時にエッチングして第１酸化物半導体層１３１と第２酸化物半導体層１３２を形成し、フォトレジストパターン１３３を除去する。（図１６のＳ１０３）
詳細には、図１２及び図１３を結び付けて説明したように、第１半導体物質層１３１’と第２半導体物質層１３２’を蒸着する時、第１基板の温度が２００℃よりも低い場合、第１半導体物質層１３１’と第２半導体物質層１３２’をエッチングする場合には、第１半導体物質層１３１’のエッチング率が第２半導体物質層１３２’のエッチング率より高いので、第２酸化物半導体層１３２の側面の傾きが鈍角に形成され得る。この場合、ソース電極１４０とドレイン電極１５０が第１酸化物半導体層１３１の側面と第２酸化物半導体層１３２の側面を覆うように形成されても、第１酸化物半導体層１３１と第２酸化物半導体層１３２の境界に空隙が形成され得る。これにより、ソース電極１４０とドレイン電極１５０をエッチングするためのエッチング液が空隙に浸透し得、第１酸化物半導体層１３１と第２酸化物半導体層１３２は、空隙に浸透するエッチング液によってさらにエッチングされ得る。その結果、第１酸化物半導体層１３１と第２酸化物半導体層１３２のチャネル長またはチャネル幅などが所望と異なるように形成される問題が発生し得る。
しかし、図１２に示すように、第１半導体物質層１３１’と第２半導体物質層１３２’を蒸着する時に、第１基板１１１０の温度を２００℃以上に維持しながら、第１半導体物質層１３１’と第２半導体物質層１３２’をエッチングする場合には、第２半導体物質層１３２’のエッチング率が第２半導体物質層１３１’のエッチング率と同じか低いので、第２酸化物半導体層１３２の側面の傾きが鋭角に形成され得る。この場合には、ソース電極１４０とドレイン電極１５０が第１酸化物半導体層１３１の側面と第２酸化物半導体層１３２の側面を覆うように形成されれば、第１酸化物半導体層１３１と第２酸化物半導体層１３２の境界で空隙が形成されない。これにより、第１酸化物半導体層１３１と第２酸化物半導体層１３２が空隙に浸透するエッチング液によって追加でエッチングされることを防止することができる。したがって、第１酸化物半導体層１３１と第２酸化物半導体層１３２のチャネル長またはチャネル幅などが所望と異なるように形成される問題が発生することを防止することができる。
シュウ酸（oxalic acid）のように、第１半導体物質層１３１’と第２半導体物質層１３２’を同時にエッチングすることができるエッチング液を用いて、第１半導体物質層１３１’と第２半導体物質層１３２’を同時にエッチングして、第１酸化物半導体層１３１と第２酸化物半導体層１３２を形成すことができる。そして、ストリップ（strip）工程でフォトレジストパターン１３３を除去することができる。
第四に、図１７ｄに示すように、ソース電極１４０とドレイン電極１５０を形成する。（図１６のＳ１０４）
ソース電極１４０は、主チャネル層である第１酸化物半導体層１３１の一側と第２酸化物半導体層１３２の一側に直接接触することができる。詳細には、ソース電極１４０は、第１酸化物半導体層１３１の一側面と第２酸化物半導体層１３２の一側面および上面の一部に直接接触することができる。また、ドレイン電極１５０は、第１酸化物半導体層１３１の他側と第２酸化物半導体層１３２の他側に直接接触することができる。詳細には、ソース電極１４０は、第１酸化物半導体層１３１の他側面と第２酸化物半導体層１３２の他側面および上面の一部に直接接触することができる。ソース電極１４０とドレイン電極１５０は、モリブデン（Mo）、アルミニウム（Al）、クロム（Cr）、金（Au）、チタニウム（Ti）、ニッケル（Ni）、ネオジム（Nd）、銅（Cu）のいずれか一つ、またはこれらの合金からなる単一層または多重層で形成することができる。
第五に、図１７ｅに示すように、酸化物半導体層１３０、ソース電極１４０、及びドレイン電極１５０上に保護膜１６０を形成する。（図１６のＳ１０５）
保護膜１６０は、無機膜、例えばシリコン酸化膜（SiOx）、シリコン窒化膜（SiNx）、またはそれらの多重膜で形成することができる。
図１８は、本明細書の他の実施例に係る薄膜トランジスタを示す平面図である。図１９は、図１８のII−II’の一例を示す断面図である。
図１８及び図１９において、第１酸化物半導体層１３１の第１方向（Ｘ軸方向）の長さが第２酸化物半導体層１３２の第１方向（Ｘ軸方向）の長さよりも長く形成することを除いては、図６及び図７を結びつけて説明したのと実質的に同じなので、重複した説明は省略する。
図１８及び図１９は、第１酸化物半導体層１３１が第２酸化物半導体層１３２よりも広い面積を有するので、ソース電極１４０とドレイン電極１５０の主チャネル層である第１酸化物半導体層１３１との間に接触面積を広げることができる。これにより、図１８及び図１９に示された本明細書の別の実施例では、コンタクト（contact）抵抗を減らすことができる長所がある。
図２０は、本明細書の他の実施例に係る薄膜トランジスタを示す平面図である。図２１は、図２０のIII−III’の一例を示す断面図である。
図２０及び図２１は、本明細書の他の実施例に係る薄膜トランジスタがコプレーナ（coplanar）構造で形成された例を示す。コプレーナ構造は、ゲート電極がアクティブ層の上部に形成された上部ゲート（top gate）構造を有する。
図２０及び図２１を参照すると、本明細書の他の実施例に係る薄膜トランジスタ１００は、ゲート電極１１０、酸化物半導体層１３０、ソース電極１４０、及びドレイン電極１５０を含む。
薄膜トランジスタ１００は、第１基板１１１０上に形成される。第１基板１１１０は、プラスチック（plastic）またはガラス（glass）からなり得る。
第１基板１１１０を介して浸透する水分から薄膜トランジスタ１００を保護するために、バッファ膜３００を第１基板１１００上に形成することができる。バッファ膜３００は、交互に積層された複数の無機膜からなり得る。たとえば、バッファ膜３００は、シリコン酸化膜（SiOx）、シリコン窒化膜（SiNx）、SiONのいずれか一つ以上の無機膜が交互に積層された多重膜で形成することができる。バッファ膜３００は省略することができる。
バッファ膜３００上に酸化物半導体層１３０が形成される。酸化物半導体層１３０は、第１酸化物半導体層１３１と第２酸化物半導体層１３２を含む。第１酸化物半導体層１３１は、電子が移動する主チャネル層なので、ゲート電極１１０と近接して配置される。したがって、第１酸化物半導体層１３１は、第２酸化物半導体層１３２より、ゲート電極１１０に近接して配置された層と定義することができ、第２酸化物半導体層１３２は、第１酸化物半導体層１３１より、ゲート電極１１０から遠く離れて配置された層と定義することができる。例えば、薄膜トランジスタ１００が図２０、図２１のようにコプレーナ構造で形成される場合には、ゲート電極１１０が酸化物半導体層１３０上に配置されるので、第２酸化物半導体層１３２は、第１基板１１１０または第１基板１１１０のバッファ膜３００上に配置され、第１酸化物半導体層１３１は、第２酸化物半導体層１３２上に配置され得る。
また、第１基板１１１０から酸化物半導体層１３０に入射する光を遮断するために、酸化物半導体層１３０の下には、光遮断層を形成することができる。
酸化物半導体層１３０上にゲート絶縁膜１２０が形成される。ゲート絶縁膜１２０は、無機膜、例えばシリコン酸化膜（SiOx）、シリコン窒化膜（SiNx）、またはそれらの多重膜で形成することができる。
ゲート絶縁膜１２０上にゲート電極１１０が形成される。ゲート電極１１０は、ゲート絶縁膜１２０を間に置いて酸化物半導体層１３０と重畳するように配置される。ゲート電極１１０は、モリブデン（Mo）、アルミニウム（Al）、クロム（Cr）、金（Au）、チタニウム（Ti）、ニッケル（Ni）、ネオジム（Nd）、銅（Cu）中のいずれか一つ、またはそれらの合金からなる単一層または多重層で形成することができる。
一方、図２１は、ゲート絶縁膜１２０が、ゲート電極１１０と酸化物半導体層１３０との間にのみ配置されたことを例に示したが、本明細書の実施例は、これに限定されない。つまり、ゲート絶縁膜１２０は、第１基板１１１０と酸化物半導体層１３０を覆うように形成することができる。
ゲート電極１１０上にゲート絶縁膜１２０が形成される。ゲート絶縁膜１２０は、無機膜、例えばシリコン酸化膜（SiOx）、シリコン窒化膜（SiNx）、またはそれらの多重膜で形成することができる。
ゲート電極１１０と、酸化物半導体層１３０上に層間絶縁膜１７０が形成される。層間絶縁膜１７０は、無機膜、例えばシリコン酸化膜（SiOx）、シリコン窒化膜（SiNx）、またはそれらの多重膜で形成することができる。
層間絶縁膜１７０には、層間絶縁膜１７０を貫通して第１酸化物半導体層１３１の一側を露出させる第１コンタクトホール（CT1）と層間絶縁膜１７０を貫通して第１酸化物半導体層１３１の他側を露出させる第２コンタクトホール（CT2）が形成される。
層間絶縁膜１７０上にソース電極１４０とドレイン電極１５０が形成される。ソース電極１４０は、第１コンタクトホール（CT1）を介して、第１酸化物半導体層１３１の一側に接触する。ドレイン電極１５０は、第２コンタクトホール（CT2）を介して、第１酸化物半導体層１３１の他側に接触する。
ソース電極１４０とドレイン電極１５０上に保護膜１６０が形成される。保護膜１６０は、無機膜、例えばシリコン酸化膜（SiOx）、シリコン窒化膜（SiNx）、またはそれらの多重膜で形成することができる。
第１酸化物半導体層１３１は、電子移動度（mobility）を高めるためにインジウム・ガリウム・亜鉛酸化物（Indium-Galium-Zinc Oxide;IGZO）よりインジウム・ガリウム・亜鉛・スズ酸化物（Indium-Galium -Zinc-Tin Oxide;IGZTO）からなることが好ましい。
また、第２酸化物半導体層１３２もインジウム・ガリウム・亜鉛・スズ酸化物からなることができる。詳細には、ショートチャネルに形成してもしきい値電圧が変動することを防止し、第１酸化物半導体層１３１がチャネルとして安定的に役割を果たすことができるようにキャッピングして保護する役割をすると同時に、エッチング率を高めることができる役割をするために、第２酸化物半導体層１３２のインジウム・ガリウム・亜鉛・スズの組成比は、第１酸化物半導体層１３１のインジウム・ガリウム・亜鉛・スズの組成比と異なることが好ましい。
第１酸化物半導体層１３１のインジウム・ガリウム・亜鉛・スズの組成比と第２酸化物半導体層１３２のインジウム・ガリウム・亜鉛・スズの組成比は、図６〜図１３を結びつけて説明したのと実質的に同じなので、重複した説明は省略する。
図２２は、図２０のIII−III’の他の例を示す断面図である。
図２２で、ソース電極１４０とドレイン電極１５０のそれぞれが、第１酸化物半導体層１３１だけでなく、第２酸化物半導体層１３２と接続することを除いては、図２０及び図２１を結びつけて説明したのと実質的に同じなので、重複した説明は省略する。
図２２を参照すると、第１コンタクトホールCH1及び第２コンタクトホールCH2それぞれは、層間絶縁膜１７０だけでなく、第１酸化物半導体層１３１を貫通して第２酸化物半導体層１３２を露出する。したがって、ソース電極１４０は、第１コンタクトホール（CH1）を介して、第１酸化物半導体層１３１だけでなく第２酸化物半導体層１３２にも接続することができ、ドレイン電極１５０は、第２コンタクトホール（CH2）を介して、第１酸化物半導体層１３１だけでなく第２酸化物半導体層１３２にも接続することができる。
以上で説明したように、本明細書の実施例は、主チャネルに対応する第１酸化物半導体層をインジウム・ガリウム・亜鉛・スズ酸化物で形成し、インジウム・ガリウム・亜鉛酸化物を含む第２酸化物半導体層を含む。その結果、本明細書の実施例は、電子移動度を高めると同時に、チャネル長によってしきい値電圧が変動（shift）することを防止することができる。したがって、本明細書の実施例は、高速駆動が必要な高解像度の平板表示装置に適用することができる。
また、本明細書の実施例は、第１酸化物半導体層の側面の傾きを鋭角に形成し、第２酸化物半導体層の側面の傾きを直角または鋭角に形成する。ソース電極とドレイン電極が第１酸化物半導体層の側面と第２酸化物半導体層の側面を覆う場合には、第１酸化物半導体層と第２酸化物半導体層の境界で空隙が形成されない。これにより、本明細書の実施例は、第１酸化物半導体層と第２酸化物半導体層が空隙に浸透したエッチング液によって追加でエッチングされることを防止することができる。したがって、本明細書の実施例は、第１酸化物半導体層と第２酸化物半導体層のチャネル長やチャネル幅などが所望の寸法と異なるように形成されることを防止することができる。
また、本明細書の実施例は、薄膜トランジスタのPBTS（postive bias temperature stress）特性とNBTIS（negative bias temperature illumination stress）特性が悪化することを防止するために、第２酸化物半導体層のインジウム（In）対比亜鉛（Zn）の含有量（Zn/In）が５よりも小さくなるように第２酸化物半導体層を形成する。
さらに、本明細書の実施例は、薄膜トランジスタのしきい値電圧の正シフトと負シフトを考慮して、第２酸化物半導体層の厚さを第１酸化物半導体層の厚さの１／３よりも厚く、第１酸化物半導体層の厚さの５／３よりも薄く形成する。
以上、添付した図を参照して、本発明の実施例をさらに詳細に説明したが、本発明は、必ずしもこのような実施例に限定されるわけではなく、本発明の技術思想を逸脱しない範囲内で多様に変形実施することができる。したがって、本発明に開示された実施例は、本発明の技術思想を限定するためのものではなく説明するためのものであり、このような実施例により、本発明の技術思想の範囲が限定されるものではない。従って、以上で記述した実施例は、すべての面で例示的なものであり限定的ではないと理解されなければならない。本発明の保護範囲は、特許請求の範囲によって解釈されなければならず、それと同等の範囲内にあるすべての技術思想は、本発明の権利範囲に含まれるものと解釈されなければならない。
１００：薄膜トランジスタ
１１０：ゲート電極
１２０：ゲート絶縁膜
１３０：酸化物半導体層
１３１：第１酸化物半導体層
１３２：第２酸化物半導体層
１４０：ソース電極
１５０：ドレイン電極
１６０：保護膜
１７０：層間絶縁膜
ＣＴ１：第１コンタクトホール
ＣＴ２：第２コンタクトホール
１０００：表示装置
１１００：表示パネル
１２００：ゲート駆動部
１３００：ソースドライブIC
１４００：軟性フィルム
１５００：回路基板
１６００：タイミング制御部

Claims (21)

  1. インジウム（In）、ガリウム（Ga）、亜鉛（Zn）、スズ（Sn）および酸素（O）を含む第１の酸化物半導体層と、前記インジウム（In）、ガリウム（Ga）、亜鉛（Zn）、および酸素（O）を含む第２酸化物半導体層を備え、
    前記第２酸化物半導体層のインジウム対比ガリウムの含有量（Ga/In）は、前記第１酸化物半導体層のインジウム対比ガリウムの含有量（Ga/In）より高く、
    前記第２酸化物半導体層のインジウム対比亜鉛の含有量（Zn/In）は、前記第１酸化物半導体層のインジウム対比亜鉛の含有量（Zn/In）よりも高い、
    ことを特徴とする、薄膜トランジスタ。
  2. 前記第１酸化物半導体層の一側面の傾斜角度が鋭角であり、
    前記第２酸化物半導体層の一側面の傾斜角度は９０度または鋭角である、
    ことを特徴とする、請求項１に記載の薄膜トランジスタ。
  3. 前記第２酸化物半導体層のインジウム対比亜鉛の含有量（Zn/In）が、５よりも小さいことを特徴とする、請求項１に記載の薄膜トランジスタ。
  4. 前記第２酸化物半導体層の厚さが、前記第１酸化物半導体層の厚さの１／３よりも厚く、
    前記第１酸化物半導体層の厚さの５／３よりも薄い、
    ことを特徴とする、請求項１に記載の薄膜トランジスタ。
  5. 前記第２酸化物半導体層よりも前記第１酸化物半導体層に近接して配置されるゲート電極をさらに具備する、請求項１に記載の薄膜トランジスタ。
  6. 前記第１酸化物半導体層が、ゲート絶縁膜を間に置いて前記ゲート電極と重畳することを特徴とする、請求項５に記載の薄膜トランジスタ。
  7. 前記ゲート電極が、前記第１酸化物半導体層の下に配置され、
    前記第２酸化物半導体層は、前記第１酸化物半導体層上に配置される、
    ことを特徴とする、請求項５に記載の薄膜トランジスタ。
  8. 前記第１酸化物半導体層の一側と前記第２酸化物半導体層の一側に接触したソース電極と、
    前記第１酸化物半導体層の他側と前記第２酸化物半導体層の他側に接触したドレイン電極と、
    をさらに具備する、請求項７に記載の薄膜トランジスタ。
  9. 前記ゲート電極は、前記第１酸化物半導体層上に配置され、
    前記第２酸化物半導体層は、前記第１酸化物半導体層の下に配置される、
    ことを特徴とする、請求項５に記載の薄膜トランジスタ。
  10. 前記半導体層を覆う層間絶縁膜を貫通する第１コンタクトホールを介して前記第１酸化物半導体層の一側に接触したソース電極と、
    前記層間絶縁膜を貫通する第２コンタクトホールを介して前記第１酸化物半導体層の他側に接触したドレイン電極と、
    をさらに具備する、請求項９に記載の薄膜トランジスタ。
  11. 前記ソース電極が、前記第１酸化物半導体層を貫通する前記第１コンタクトホールを介して前記第２酸化物半導体層の一側に接触し、
    前記ドレイン電極は、前記第１酸化物半導体層を貫通する前記第２コンタクトホールを介して前記第２酸化物半導体層の他側に接触する、
    ことを特徴とする、請求項１０に記載の薄膜トランジスタ。
  12. 前記第２酸化物半導体層は、スズ（Sn）をさらに含むことを特徴とする、請求項１に記載の薄膜トランジスタ。
  13. 前記第２酸化物半導体層のスズ対比インジウムの含有量（In/Sn）が、前記第１酸化物半導体層のスズ対比インジウムの含有量（In/Sn）よりも高いか、または同じであることを特徴とする、請求項１２に記載の薄膜トランジスタ。
  14. 前記第２酸化物半導体層のガリウム（Ga）の含有量比が、前記第１酸化物半導体層のガリウム（Ga）の含有量比よりも高く、
    前記第２酸化物半導体層の亜鉛（Zn）の含有量比は、前記第１酸化物半導体層の亜鉛（Zn）の含有量比よりも高い、
    ことを特徴とする、請求項１に記載の薄膜トランジスタ。
  15. 前記第２酸化物半導体層のインジウム（In）の含有量比は、前記第１酸化物半導体層のインジウム（In）の含有量比よりも低く、
    前記第２酸化物半導体層のスズ（Sn）の含有量比は、第１酸化物半導体層１３１のスズ（Sn）の含有量比よりも低い、
    ことを特徴とする、請求項１２に記載の薄膜トランジスタ。
  16. 前記第１酸化物半導体層のスズ（Sn）対比インジウム（In）の含有量は２．５≦In/Sn≦５を満たし、
    スズ（Sn）対比ガリウム（Ga）の含有量は１≦Ga/Sn≦２を満たし、
    スズ（Sn）対比亜鉛（Zn）の含有量は２．５≦Zn/Sn≦５を満たす、
    ことを特徴とする、請求項１に記載の薄膜トランジスタ。
  17. 前記第２酸化物半導体層のインジウム（In）対比ガリウム（Ga）の含有量は２≦Ga/In≦４を満たし、
    インジウム（In）対比亜鉛（Zn）の含有量は２≦Zn/In≦８を満たす、
    ことを特徴とする、請求項１２に記載の薄膜トランジスタ。
  18. 前記第２酸化物半導体層のインジウム（In）対比ガリウム（Ga）の含有量は２≦Ga/In≦４を満たし、
    インジウム（In）対比亜鉛（Zn）の含有量は２≦Zn/In≦８を満たし、
    インジウム（In）対比スズ（Sn）の含有量は０．１≦Sn/In≦０．５を満たす、
    ことを特徴とする、請求項１２に記載の薄膜トランジスタ。
  19. ゲート信号を出力する複数のステージを備え、
    前記複数のステージのそれぞれは、請求項１乃至１８のいずれか一項に記載の薄膜トランジスタを含む、
    ことを特徴とする、ゲート駆動部。
  20. データライン、ゲートライン、前記データラインと前記ゲートラインの交差領域に配置された画素を含む表示パネルを備え、
    画素の各々は、請求項１乃至１８のいずれか一項に記載の薄膜トランジスタを含む、
    ことを特徴とする、表示装置。
  21. 前記表示パネルが、前記ゲートラインにゲート信号を出力するゲート駆動部をさらに含み、
    前記ゲート駆動部は、請求項１乃至１８のいずれか一項に記載の薄膜トランジスタを含む、
    ことを特徴とする、請求項２０に記載の表示装置。
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