JP2019096897A - 半導体装置 - Google Patents

Abstract

【課題】スイッチング時の発振の抑制と、大電流短絡耐量の向上とを両立させる。【解決手段】ＩＧＢＴ１００において、第１の面１４と第１の面の反対側に位置する第２の面１６とを有する第１導電型の半導体層１２と、第１導電型の半導体層の第１の面に接して設けられた第２導電型の半導体層１８とを備える。第１導電型の半導体層は、第１の面から第２の面への第１方向の異なる位置において、複数の不純物濃度ピークを有し、第１方向における第１導電型の半導体層と第２導電型の半導体層との接合界面である第１の面から、複数の不純物濃度ピークのうち第１の面に１番目に近い第１番目の不純物濃度ピークと、第１の面に２番目に近い第２番目の不純物濃度ピークとの境界までにおける積分濃度が、臨界積分濃度以下である。【選択図】図１

Description

本発明は、半導体装置に関する。

従来、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）装置に、フィールドストップ層（ＦＳ層）として機能する水素イオン等をドープした領域を設けていた（例えば、特許文献１および２参照）。
［先行技術文献］
［特許文献］
［特許文献１］ 特表２０１０−５４１２６６号公報
［特許文献２］ 特開２０１４−９９６４３号公報

通常、ＦＳ層は、ＩＧＢＴのコレクタ電極近傍に設けられる。ただし、ＦＳ層を通常よりもエミッタ電極寄りの位置に設けると、スイッチング時の発振およびゲート電圧ゼロ時のコレクタ・エミッタ間の漏れ電流を抑制でき、かつ、ＲＢＳＯＡ（逆バイアス安全動作エリア）を改良することができる。特に、スイッチング時の発振等を抑制するためには、ＦＳ層の濃度が大きいほど効果的である。これに対して、ＦＳ層をコレクタ電極寄りの位置に設けると、エミッタ電極寄りの位置に設ける場合と比較して、ドリフト層が厚くなるので、大電流短絡耐量および耐圧が向上する。特に、大電流短絡耐量等を向上させるためには、ＦＳ層の濃度が小さいほど効果的である。このように、スイッチング時の発振等の抑制と大電流短絡耐量等の向上とは、ＦＳ層に対する要件が逆であるので両立させることが難しい。

ここで、大電流短絡耐量とは、ゲート電圧を次第に上昇させて、ＩＧＢＴが破壊されるときの通電電流量により規定される耐量である。大電流短絡耐量を測定するには、スイッチングオン時間の時間幅を固定して、ＩＧＢＴを複数回オンオフして、スイッチングオンの回数を追うにつれて次第に入力するゲート電圧を上げることによりＩＧＢＴに大電流を流す。ＦＳ層が通常よりもエミッタ電極寄りの位置に設けられ、かつ、ＦＳ層の濃度が通常よりも大きい場合には、コレクタ側から移動するホールが抑えられる。これにより、ＩＧＢＴの電流成分において電子の比率がホールよりも多くなり、コレクタ側の電界が上昇する。コレクタ側の電界が上昇しすぎると、ＩＧＢＴが破壊に至る。

本発明の第１の態様においては、半導体装置を提供する。半導体装置は、第１導電型の半導体層と、第２導電型の半導体層とを備えてよい。第１導電型の半導体層は、第１の面と第２の面とを有してよい。第２の面は、第１の面の反対側に位置してよい。第２導電型の半導体層は、第１導電型の半導体層の第１の面に接して設けられてよい。第１導電型の半導体層は、第１方向の異なる位置において、複数の不純物濃度ピークを有してよい。第１方向は、第１の面から第２の面への方向であってよい。第１の面から、複数の不純物濃度ピークのうち第１の面に１番目に近い第１番目の不純物濃度ピークと、第１の面に２番目に近い第２番目の不純物濃度ピークとの境界までにおける積分濃度が、臨界積分濃度以下であってよい。第１の面は、第１方向における第１導電型の半導体層と第２導電型の半導体層との接合界面であってよい。

第１方向における第１の面から、第２番目の不純物濃度ピークと、複数の不純物濃度ピークのうち第１の面に３番目に近い第３番目の不純物濃度ピークとの境界までの積分濃度が、臨界積分濃度以下であってよい。

第１導電型の半導体層は、複数の不純物濃度ピークのうち第３番目の不純物濃度ピークよりも第２の面側に、プロトン以外の不純物濃度ピークを有してよい。

第１方向における第１の面から、第３番目の不純物濃度ピークと、プロトン以外の不純物濃度ピークとの境界までの積分濃度が、臨界積分濃度以下であってよい。

第１方向における第１の面から、第３番目の不純物濃度ピークまでの積分濃度が、臨界積分濃度以下であってよい。

第１導電型の半導体層は、第２の面と、プロトン以外の不純物の濃度ピークとの間に、プロトン以外の不純物の濃度ピークよりも高い不純物濃度の第２導電型の不純物濃度ピークを有してよい。

第１導電型の半導体層および第２導電型の半導体層の第１方向における長さに対する第２導電型の半導体層の接合界面とは反対側に位置するおもて面から、第１番目の不純物濃度ピークの位置までの割合は、８５％より大きく、８９％より小さい範囲であってよい。第１導電型の半導体層および第２導電型の半導体層の前記第１方向における長さに対するおもて面から、第２番目の不純物濃度ピークの位置までの割合は、８９％より大きく、９１％より小さい範囲であってよい。第１導電型の半導体層および第２導電型の半導体層の第１方向における長さに対するおもて面から、第３番目の不純物濃度ピークの位置までの割合は、９６％より大きく、９８％より小さい範囲であってよい。第１導電型の半導体層および第２導電型の半導体層の第１方向における長さに対するおもて面から、プロトン以外の不純物濃度ピークの位置までの割合は、９８％より大きく、１００％より小さい範囲であってよい。

第１番目の不純物濃度ピークの位置は、第２導電型の半導体層の接合界面とは反対側に位置するおもて面から９４μｍより大きく、９７μｍより小さい範囲にあってよい。第２番目の不純物濃度ピークの位置は、おもて面から９７μｍより大きく、１００μｍより小さい範囲にあってよい。第３番目の不純物濃度ピークの位置は、おもて面から１０５μｍより大きく、１０８μｍより小さい範囲にあってよい。プロトン以外の不純物濃度ピークの位置は、おもて面から１０８μｍより大きく、１１０μｍより小さい範囲にあってよい。

第１導電型の半導体層および第２導電型の半導体層の第１方向における長さに対する第２導電型の半導体層の接合界面とは反対側に位置するおもて面から、第１番目の不純物濃度ピークの位置までの割合は、７７％より大きく、８１％より小さい範囲であってよい。第１導電型の半導体層および第２導電型の半導体層の第１方向における長さに対するおもて面から第２番目の不純物濃度ピークの位置までの割合は、８１％より大きく、８６％より小さい範囲であってよい。第１導電型の半導体層および第２導電型の半導体層の第１方向における長さに対するおもて面から第３番目の不純物濃度ピークの位置までの割合は、９３％より大きく、９７％より小さい範囲であってよい。第１導電型の半導体層および第２導電型の半導体層の第１方向における長さに対するおもて面からプロトン以外の不純物濃度ピークの位置までの割合は、９７％より大きく、１００％より小さい範囲であってよい。

第１番目の不純物濃度ピークの位置は、第２導電型の半導体層の接合界面とは反対側に位置するおもて面から５４μｍより大きく、５７μｍより小さい範囲にあってよい。
第２番目の不純物濃度ピークの位置は、おもて面から５７μｍより大きく、６０μｍより小さい範囲にあってよい。
第３番目の不純物濃度ピークの位置は、おもて面から６５μｍより大きく、６８μｍより小さい範囲にあってよい。
プロトン以外の不純物濃度ピークの位置は、おもて面から６８μｍより大きく、７０μｍより小さい範囲にあってよい。

半導体装置は、ゲート絶縁膜と、ゲート電極とをさらに有してよい。ゲート絶縁膜は、少なくとも第２導電型の半導体層の一部において、トレンチ状に設けられてよい。ゲート電極は、ゲート絶縁膜に接して設けられてよい。

第１番目から第３番目の不純物濃度ピークは、水素、空孔及び酸素による複合ドナーを含んでよい。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明の実施形態におけるＩＧＢＴ１００の断面を示す図である。 （ａ）〜（ｄ）は、ＩＧＢＴ１００の製造工程を示す図である。 第１実施形態におけるＡ１‐Ａ２間の不純物濃度ピーク（Ｐ_ｘ）と不純物濃度ピーク間の境界（Ｖ_ｙ）とを示す図である。 は、図３の位置８０［μｍ］から位置１１０［μｍ］までを示す拡大図である。 第１実施形態におけるＡ１‐Ａ２間の不純物濃度ピーク（Ｐ_ｘ）と臨界積分濃度との関係を示す図である。 は、図５の位置８０［μｍ］から位置１１０［μｍ］までを示す拡大図である。 第２実施形態におけるＡ１‐Ａ２間の不純物濃度ピーク（Ｐ_ｘ）と不純物濃度ピーク間の境界（Ｖ_ｙ）とを示す図である。 は、図６の位置４０［μｍ］から位置７０［μｍ］までを示す拡大図である。 第２実施形態におけるＡ１‐Ａ２間の不純物濃度ピーク（Ｐ_ｘ）と臨界積分濃度との関係を示す図である。 ドナー濃度に対する臨界電界強度Ｅ_ｃおよび臨界積分濃度ｎ_ｃの関係を示す図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

本明細書において、ｎまたはｐは、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎまたはｐの右肩に記載した＋または−について、＋はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。また、本明細書に記載した例では、第１導電型はｎ型を意味し第２導電型はｐ型を意味するが、他の例においては、第１導電型がｐ型を意味し第２導電型がｎ型を意味してもよい。

図１は、本発明の実施形態におけるＩＧＢＴ１００の断面を示す図である。半導体装置としてのＩＧＢＴ１００は、半導体基板１０と、半導体基板１０のおもて１９に接して設けられたエミッタ電極５２および層間絶縁膜３６と、半導体基板１０の裏面に接して設けられたコレクタ電極５４とを備える。

半導体基板１０は、第１導電型の半導体層としてのｎ⁻型のドリフト層１２と、第２導電型の半導体層としてのｐ型のベース層１８とを有する。ドリフト層１２は、第１の面１４と第２の面１６とを有する。第１の面１４は、ドリフト層１２とベース層１８との接合界面でもある。なお、第２の面１６は、第１の面１４の反対側に位置し、上述の半導体基板１０における裏面に一致する。ベース層１８は、第１の面１４に接して設けられる。ベース層１８は、第１の面１４（接合界面）とは反対側に位置するおもて面１９を有する。なお、図１において、ベース層１８のおもて面１９には、コンタクト領域４２およびエミッタ領域４４が位置する。おもて面１９は半導体基板１０のおもて面でもある。

ドリフト層１２は、第２の面１６の側に半導体層２０を有する。半導体層２０は、ドリフト層１２の第２の面１６から不純物をドープすることにより形成される。半導体層２０は、第１方向の異なる位置において、複数の不純物濃度ピークを有する。本明細書においてピークとは、第１導電型または第２導電型の不純物濃度のピークを意味する。半導体層２０は、第１導電型のＦＳ層２２と、第１導電型のバッファ層２４と、第２導電型のコレクタ層２６とを有する。ＦＳ層２２、バッファ層２４およびコレクタ層２６は、この順で第１方向に並んで設けられる。第１方向とは、第１の面１４から第２の面１６へ向かう方向である。第１方向は、エミッタ電極５２からコレクタ電極５４へ向かう、半導体基板１０の厚み方向と読み替えてもよい。

第１導電型のＦＳ層２２は、第１方向の異なる位置において３つの不純物濃度ピークを有する。本例のＦＳ層２２は、空乏層の広がりを止める機能を有する。つまり、ＦＳ層２２は、第１の面１４近傍から伸長する空乏層を第２の面１６まで伸長させないという機能を有する。本例のＦＳ層２２は、プロトン（Ｈ^＋）をドープした領域であり、第１方向の異なる位置においてプロトン（Ｈ^＋）のドープに起因する３つの不純物濃度のピークを有する領域である。プロトンのドープに起因する不純物濃度のピークを構成するドナーは、プロトンの注入により導入された水素（Ｈ）、同じく注入時に結晶欠陥として形成された空孔（Ｖ）、半導体基板１０内に存在する酸素（Ｏ）との複合欠陥、すなわちＶＯＨ欠陥による複合ドナーである。このＶＯＨ欠陥による複合ドナーを、水素関連ドナーとも言う。

第１導電型のバッファ層２４は、ＦＳ層２２よりも高い第１導電型の不純物濃度を有する層である。つまり、本例において、ＦＳ層２２はｎ型であり、バッファ層２４はｎ^＋型である。バッファ層２４もＦＳ層２２と同様に空乏層の広がりを止める機能を有してよい。本例のバッファ層２４は、プロトン以外の第１導電型の不純物濃度ピークを有する。本例のバッファ層２４は、リン（Ｐ）をドープした領域である。しかし、バッファ層２４は、リン（Ｐ）に代えて、ＦＳ層２２よりも高い不純物濃度を有するようにプロトン（Ｈ^＋）がドープされた層であってもよい。

第２導電型のコレクタ層２６は、半導体基板１０からホールを供給する機能を有する。コレクタ層２６は、バッファ層２４の不純物濃度ピークよりも高い不純物濃度ピークを有する層である。本例のコレクタ層２６は、ボロン（Ｂ）をドープした領域である。

半導体基板１０は、トレンチ型のゲート電極３２と、ゲート絶縁膜３４と、第１導電型のエミッタ領域４４と、第２導電型のコンタクト領域４２とをさらに有する。ゲート絶縁膜３４は、少なくともベース層１８の一部において、トレンチ状に設けられる。ゲート電極３２は、ゲート絶縁膜３４に接して設けられる。

なお、他の例において、ＩＧＢＴ１００はプレーナー型のゲート電極およびゲート絶縁膜を有してもよい。プレーナー型よりもトレンチ型の方が、エミッタ電極５２からコレクタ電極５４へ入る電子の量が多い。それゆえ、コレクタ層２６からホールを供給して、コレクタ電極５４側の電界集中を緩和する本例の半導体層２０の構成は、プレーナー型よりもトレンチ型において、効果的である。

ゲート電極３２は、おもて面１９に接して設けられた層間絶縁膜３６によってエミッタ電極５２とは電気的に分離される。複数のゲート電極３２には、ゲート端子５０を介して電圧が印加される。エミッタ電極５２にはエミッタ端子５１が電気的に接続され、コレクタ電極５４にはコレクタ端子５３が電気的に接続される。

ゲート電極３２がオン状態となると、ゲート電極３２の近傍のベース層１８にチャネル領域が形成される。このとき、エミッタ電極５２およびコレクタ電極５４間に適切な電位差が形成されるとコレクタ電極５４からエミッタ電極５２に電流が流れる。エミッタ領域４４は、チャネル形成領域に接続した電流経路を提供する領域である。

コンタクト領域４２は、エミッタ電極５２と半導体基板１０との低接触抵抗を提供する領域である。ＩＧＢＴ１００が通電する場合、コレクタ電極５４からエミッタ領域４４およびコンタクト領域４２を経てエミッタ電極５２に電流が流れる。

図２の（ａ）〜（ｄ）は、ＩＧＢＴ１００の製造工程を示す図である。（ａ）は、ドリフト層１２を有する半導体基板１０のおもて面１９にベース層１８を形成する工程を示す。半導体基板１０は、ｎ型のフロートゾーン（ＦＺ）法による単結晶基板、チョクラルスキー（ＣＺ）法による単結晶基板、磁場印加型チョクラルスキー（ＭＣＺ）法による単結晶基板であってもよい。また、半導体基板１０は、厚さ１００［μｍ］以上、かつ、比抵抗５０［Ωｃｍ］以上であってよい。本例の半導体基板１０は、厚さ１１０［μｍ］、かつ、比抵抗７０［Ωｃｍ］以上である。

（ｂ）は、ゲート電極３２、ゲート絶縁膜３４、コンタクト領域４２およびエミッタ領域４４を形成し、その後、半導体基板１０のおもて面１９に層間絶縁膜３６およびエミッタ電極５２を形成する工程を示す。ゲート電極３２はポリシリコンであってよく、ゲート絶縁膜３４は酸化シリコンであってよい。また、コンタクト領域４２は、第２導電型の不純物としてのボロン（Ｂ）がドープされた領域であってよい。エミッタ領域４４は、第１導電型の不純物としての砒素（Ａｓ）またはリン（Ｐ）がドープされた領域であってよい。層間絶縁膜３６は酸化シリコンであってよく、エミッタ電極５２はアルミニウムとシリコンとの合金（Ａｌ‐Ｓｉ）であってよい。

（ｃ）は、ドリフト層１２の第２の面１６から不純物をドープすることにより、ＦＳ層２２、バッファ層２４およびコレクタ層２６を形成する工程を示す。本例の（ｃ）に示す工程では、まず、プロトン（Ｈ^＋）をドープすることにより第１方向の異なる位置に３つのピークを有するＦＳ層２２を形成する。プロトンの加速電圧を調整することにより、不純物濃度のピーク位置を調整することができる。

本例では、第２の面１６から１５μｍ離れた位置に第１ピークを形成するべく、ドーズ量１．０Ｅ１３ｃｍ^−２および加速電圧１．００ＭｅＶでプロトン（Ｈ^＋）をドープする。また、第２の面１６から１０μｍ離れた位置に第２ピークを形成するべく、ドーズ量７．０Ｅ１２ｃｍ^−２および加速電圧０．８０ＭｅＶでプロトン（Ｈ^＋）をドープする。さらに、第２の面１６から４．２μｍ離れた位置に第３ピークを形成するべく、ドーズ量１．０Ｅ１３ｃｍ^−２および加速電圧０．４０ＭｅＶでプロトン（Ｈ^＋）をドープする。ただし、活性化アニールを経て後にピークが形成される位置は、上述の設定位置から多少ずれる。なお、Ｅは１０の冪を意味し、例えば１．０Ｅ１３とは、１．０×１０^１３の意味である。

ＦＳ層２２を形成した後、リン（Ｐ）をドープすることによりバッファ層２４を形成する。本例では、第２の面１６から０．７μｍ離れた位置にピークを形成するべく、ドーズ量１．７Ｅ１２ｃｍ^−２および加速電圧６４０ｋｅＶでリン（Ｐ）をドープする。バッファ層２４を形成した後、ボロン（Ｂ）を２．０Ｅ１３ｃｍ^−２でドープすることによりコレクタ層２６を形成する。

（ｄ）は、第２の面１６に接してコレクタ電極５４を形成する工程を示す。コレクタ電極５４は、チタン（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）をこの順で積層して形成してよい。その後、ゲート端子５０、エミッタ端子５１およびコレクタ端子５３を設ける。これにより、ＩＧＢＴ１００を完成する。

図３は、第１実施形態におけるＡ１‐Ａ２間の不純物濃度ピーク（Ｐ_ｘ）と不純物濃度ピーク間の境界（Ｖ_ｙ）とを示す図である。本明細書において、Ｐ_ｘ（ｘ＝１〜５）は不純物濃度のピークを示す。ピークＰ_ｘは、不純物濃度の極大値である。ピークＰ_ｘの位置および不純物濃度の高さは、ドープする不純物の加速電圧および不純物濃度によって、設定することができる。Ｖ_ｙ（ｙ＝１〜４）は２つのＰ間における境界を示す。境界Ｖ_ｙは２つのピークＰ_ｘ間における不純物濃度の最小値である。

図３において、縦軸は不純物濃度［／ｃｍ^３］を示し、第１導電型および第２導電型を合わせた正味の不純物濃度（ネットドーピング）を示す。図３は、図１のＡ１‐Ａ２における不純物濃度に対応する。横軸は、半導体基板１０の第１方向における位置を示す。おもて面１９を位置０［μｍ］とし、第２の面１６を位置１１０［μｍ］とする。位置０［μｍ］と位置１０［μｍ］との間には、ドリフト層１２における第１の面１４が位置する。

本例は、耐圧１，２００ＶのＩＧＢＴ１００における不純物濃度のドープパターンである。本例では、Ａ１‐Ａ２は、おもて面１９から第２の面１６までに至る第１方向に沿った領域である。

本明細書では、複数の不純物濃度ピークのうち第１の面１４に１番目に近い第１番目の不純物濃度ピークを第１のピークＰ_１と称する。同様に、第１の面１４に２番目に近いものを第２のピークＰ_２、３番目に近いものを第３のピークＰ_３、４番目に近いものを第４のピークＰ_４とそれぞれ称する。さらに、最も第２の面１６に近いピークを第５のピークＰ_５とする。本例では、ピークＰ１〜Ｐ３は、プロトン（Ｈ^＋）のピークである。第３のピークＰ_３よりも第２の面１６側における第４のピークＰ_４は、プロトン以外のピークである。また、第５のピークＰ_５は第２の面１６と第４のピークＰ_４との間に位置し、第４のピークＰ_４よりも高い不純物濃度ピークＰ_５を有する。

また、ピークＰ_１とＰ_２との間に境界Ｖ_１を有する。同様に、ピークＰ_２とＰ_３との間に境界Ｖ_２を有し、ピークＰ_３とＰ_４との間に境界Ｖ_３を有し、ピークＰ_４とＰ_５との間に境界Ｖ_４を有する。

本例では、ピークＰ_３において不純物濃度が低い順に、第１〜第４のドープパターンと称する。なお、後述する積分濃度は、第１〜第４のドープパターンの順に低い。ピークＰ_３の不純物濃度は第１〜第４のドープパターンにおいて異なるが、ピークＰ_３の位置は第１〜第４のドープパターンにおいて同じである。

図３は、４種類の異なるドープパターンを１つのグラフに示した図である。異なる種類のドープパターンは、異なるＩＧＢＴ１００に対応する。完成物としての１つのＩＧＢＴ１００は、１種類のドープパターンを有する。第１のドープパターンのトータルのドーズ量を１とした場合に、第２のドープパターンのトータルのドーズ量は１．４であり、第３のドープパターンのトータルのドーズ量は２．６であり、第４のドープパターンのトータルのドーズ量は４．５である。トータルのドーズ量の違いは、第３のピークおよび第３の境界近傍において特に顕著となる。

４種類の異なる第１〜第４のドープパターンは、第３のピークＰ_３−１、Ｐ_３−２、Ｐ_３−３およびＰ_３−４、ならびに、第３の境界Ｖ_３−１、Ｖ_３−２、Ｖ_３−３およびＶ_３−４近傍において異なる不純物濃度を有する。しかし、その他の領域における４種類の異なるドープパターンは、一致する。たとえば、位置０［μｍ］から位置１００［μｍ］までの領域では、４種類の異なるドープパターンは一致している。例えば、Ｐ_４、Ｖ_４およびＰ_５においても、第１〜第４のドープパターンは一致している。なお、第３のピークはＰ_３−１、Ｐ_３−２、Ｐ_３−３およびＰ_３−４の順に不純物濃度が高くなり、第３の境界はＶ_３−１、Ｖ_３−２、Ｖ_３−３およびＶ_３−４の順に不純物濃度が高くなる。

図４は、図３の位置８０［μｍ］から位置１１０［μｍ］までを示す拡大図である。図４からわかるように、４種類の異なるドープパターンは、第２の境界Ｖ_２から第４のピークＰ_４以外の範囲では完全に一致している。

なお、第２の境界Ｖ_２と第１のドープパターンにおける第３のピークＰ_３−１との間には、第３のピークＰ_３−１よりも小さい不純物濃度の極大値と不純物濃度の最小値とが観察される。しかしながら、第２の境界Ｖ_２と第３のピークＰ_３−１との間における不純物濃度の極小値および極大値は、ドープする不純物の加速電圧および不純物濃度によって意図的に形成したものではない。それゆえ、これらは本明細書において、ピークＰおよび境界Ｖではないものとする。

本例において、ピークＰ_１の位置は、９４［μｍ］より大きく９７［μｍ］より小さい範囲にある。また、ピークＰ_２の位置は、９７［μｍ］より大きく１００［μｍ］より小さい範囲にある。さらに、ピークＰ_３の位置は、１０５［μｍ］より大きく１０８［μｍ］より小さい範囲にある。加えて、ピークＰ_４の位置は、１０８［μｍ］より大きく１１０［μｍ］より小さい範囲にある。

本例において、ドリフト層１２およびベース層１８の第１方向における長さを基板長さＬと称すると、上述の範囲は次のように言い換えることができる。基板長さＬに対する０［μｍ］の位置からピークＰ_１の位置までの割合は、８５％より大きく８９％より小さい範囲である。また、基板長さＬに対する０［μｍ］の位置から、ピークＰ_２の位置までの割合は、８９％より大きく９１％より小さい範囲である。さらに、基板長さＬに対する０［μｍ］の位置から、ピークＰ_３の位置までの割合は、９６％より大きく９８％より小さい範囲であり。加えて、基板長さＬに対する０［μｍ］の位置から、ピークＰ_４の位置までの割合は、９８％より大きく１００％より小さい範囲である。

図５は、第１実施形態におけるＡ１‐Ａ２間の不純物濃度ピーク（Ｐ_ｘ）と臨界積分濃度との関係を示す図である。縦軸は積分濃度［／ｃｍ^２］を示し、横軸は図３および図４と同じく、半導体基板１０の第１方向における位置を示す。本例では、スケールの関係上、１１０［μｍ］近傍のグラフは省略している。

本明細書では、ドリフト層１２とベース層１８との接合界面である第１の面１４からドリフト層１２の特定の位置まで、第１方向に沿って不純物濃度を積分した値を、積分濃度と称する。さらに、本明細書では、コレクタ電極５４およびエミッタ電極５２間に順バイアスが印加され、電界強度の最大値が臨界電界強度に達してアバランシェ降伏が発生した場合であって、第１の面１４から第１方向におけるドリフト層１２の特定位置までが空乏化する場合に、当該特定位置における不純物濃度の積分した値が臨界積分濃度に達すると称する。なお、ＩＧＢＴ１００において、コレクタ電極５４およびエミッタ電極５２の間に順バイアスが印加されるとは、コレクタ電極５４の電位がエミッタ電極５２の電位よりも高いことを意味する。

順バイアス印加時に、臨界積分濃度に達する特定位置までのドリフト層１２は空乏化するが、当該特定位置よりも第１方向の先の領域は空乏化しない。本例では、４つのドープパターンにおけるＦＳ層２２のピーク位置（ピークＰ_１〜ピークＰ_３）を調節することにより、ドリフト層１２における臨界積分濃度の位置を調節することができる。臨界積分濃度は、１．２Ｅ１２［／ｃｍ^２］と２．０Ｅ１２［／ｃｍ^２］との間に位置してよい。本例の臨界積分濃度は、約１．４Ｅ１２［／ｃｍ^２］である。

本例では、第１〜第４のドープパターンにおいて、第１方向における第１の面１４から、境界Ｖ_１までにおける積分濃度が、臨界積分濃度以下である。また、第１〜第４のドープパターンにおいて、第１方向における第１の面１４から、境界Ｖ_２までの積分濃度が、臨界積分濃度以下である。

さらに本例では、第１のドープパターンにおいて、第１方向における第１の面１４から境界Ｖ_３−１までの積分濃度が、臨界積分濃度以下である。また、第２のドープパターンにおいても、第１方向における第１の面１４から境界Ｖ_３−２までの積分濃度が、臨界積分濃度以下である。しかし、第３〜第４のドープパターンにおいては、第１方向における第１の面１４から、境界Ｖ_３までの積分濃度は臨界積分濃度を超える。なお、第２のドープパターンにおいては、第１方向における第１の面１４から、ピークＰ_３−２までの積分濃度が、臨界積分濃度以下である。

図６は、図５の位置８０［μｍ］から位置１１０［μｍ］までを示す拡大図である。本例では、ピークＰ_１、Ｐ_２およびＰ_３の３つのピークによりＦＳ層２２を形成する。ＦＳ層２２の第１のピークＰ_１においては臨界積分濃度に達しないので、ＦＳ層２２を比較的エミッタ電極５２寄りに比較的高い濃度で設けることができる。これによりスイッチング時の発振を抑制することができる。また本例では、ＦＳ層２２またはバッファ層２４において臨界積分濃度に達するので、ＦＳ層２２またはバッファ層２４において空乏層の伸びを抑えることができる。

本例では、さらに、ＦＳ層２２よりも高濃度のバッファ層２４（ピークＰ_４）と、バッファ層２４よりも高濃度のコレクタ層２６（ピークＰ_５）を有する。ＦＳ層２２の不純物濃度が１．０Ｅ１４〜１．０Ｅ１６であるのに対して、ピークＰ_４の不純物濃度は１．０Ｅ１６〜１．０Ｅ１７であり、ピークＰ_５の不純物濃度は１．０Ｅ１７〜１．０Ｅ１８である。それゆえ、ピークＰ_４およびピークＰ_５は、図６に図示されていない。本例ではバッファ層２４およびコレクタ層２６により、キャリアの注入特性を制御することができる。例えば、コレクタ層２６によりドリフト層１２へのホールの注入特性を向上させることができる。これにより、ターンオフ時にキャリアを空乏層に供給できるので、コレクタ側における電界の上昇を緩和することができる。よって、大電流短絡耐量を向上させることができる。このように、本例の構造を採用することにより、スイッチング時の発振の抑制等と大電流短絡耐量の向上等とを両立することができる。

本例では、コレクタ電圧Ｖｃｃ＝６８０［Ｖ］、ゲートオン抵抗Ｒｇｏｎ＝４．１［Ω］、ゲートオフ抵抗Ｒｇｏｆｆ＝２０［Ω］、ゲート入力パルス時間＝２［μｓ］、チップ接合温度Ｔｊ＝２５［℃］とし、ゲート・エミッタ間電位Ｖｇｅを１５［Ｖ］から次第に上昇させて大電流短絡耐量試験を行った。本例のＩＧＢＴ１００は、コレクタ・エミッタ間電流Ｉｃ＝４，３００［Ａ／ｃｍ^２］でも破壊されなかった。なお、装置限界により、Ｉｃ＝４，３００［Ａ／ｃｍ^２］で通電をストップした。コレクタ電圧Ｖｃｃは、コレクタ端子５３に印加する電圧である。ゲート・エミッタ間電位Ｖｇｅは、ゲート端子５０とエミッタ端子５１との電位差である。コレクタ・エミッタ間電流Ｉｃは、コレクタ端子５３とエミッタ端子５１との間に流れる電流である。

また、本例では、コレクタ電圧Ｖｃｃ＝８７０［Ｖ］、コレクタ・エミッタ間電流Ｉｃｅ＝３００［Ａ／ｃｍ^２］、ゲートオン抵抗Ｒｇｏｎ＝１［Ω］、ゲートオフ抵抗Ｒｇｏｆｆ＝１［Ω］、浮遊インダクタンスＬｓ＝７０［ｎＨ］、チップ接合温度Ｔｊ＝２５［℃］とし、ゲート・エミッタ間電位Ｖｇｅを１５［Ｖ］から０［Ｖ］へターンオフして、ターンオフサージ試験を行った。本例のＩＧＢＴ１００はターンオフ時のコレクタ・エミッタ間電圧Ｖｃｅのピークが１，１２５［Ｖ］となった。これは、ターンオフ時のサージ電圧が従来よりも抑えられたことを意味する。加えて、ターンオフ振動もまた従来よりも抑えられた。

図７は、第２実施形態におけるＡ１‐Ａ２間の不純物濃度ピーク（Ｐ_ｘ）と不純物濃度ピーク間の境界（Ｖ_ｙ）とを示す図である。縦軸および横軸は図３と同じである。本例では、第２の面１６が位置７０［μｍ］に対応する。本例のＩＧＢＴ１００は、ドリフト層１２の厚みが第１実施形態よりも薄く、耐圧６００Ｖを有する。本例では、ピークＰ_ｘの位置が第１実施形態と異なる。他の点は、第１実施形態と同じであってよい。なお、本例は、１種類のドープパターンを示す。

図８は、図６の位置４０［μｍ］から位置７０［μｍ］までを示す拡大図である。本例において、ピークＰ_１の位置は、５４［μｍ］より大きく５７［μｍ］より小さい範囲にある。また、ピークＰ_２の位置は、５７［μｍ］より大きく６０［μｍ］より小さい範囲にある。さらに、ピークＰ_３の位置は、６５［μｍ］より大きく６８［μｍ］より小さい範囲にある。加えて、ピークＰ_４の位置は、６８［μｍ］より大きく７０［μｍ］より小さい範囲にある。

本例において、ドリフト層１２およびベース層１８の第１方向における長さを基板長さＬと称すると、上述の範囲は次のように言い換えることができる。基板長さＬに対する０［μｍ］の位置からピークＰ_１の位置までの割合は、７７％より大きく８１％より小さい範囲である。また、基板長さＬに対する０［μｍ］の位置からピークＰ_２の位置までの割合は、８１％より大きく８６％より小さい範囲である。さらに、基板長さＬに対する０［μｍ］の位置からピークＰ_３の位置までの割合は、９３％より大きく９７％より小さい範囲である。加えて、基板長さＬに対する０［μｍ］の位置からピークＰ_４の位置までの割合は、９７％より大きく１００％より小さい範囲である。

図９は、第２実施形態におけるＡ１‐Ａ２間の不純物濃度ピーク（Ｐ_ｘ）と臨界積分濃度との関係を示す図である。本例では、第１方向における第１の面１４から境界Ｖ_１までにおける積分濃度は、臨界積分濃度以下である。また、第１方向における第１の面１４からピークＰ_２までの積分濃度は、臨界積分濃度以下である。加えて、第１方向における第１の面１４から境界Ｖ_２までの積分濃度も臨界積分濃度以下である。しかし、第１方向における第１の面１４からピークＰ_３までの積分濃度は臨界積分濃度を超える。

第２実施形態におけるＩＧＢＴ１００の製造工程は、第１実施形態と基本的に同じである。相違点を下記に列挙する。第２実施形態における半導体基板１０は、厚さ１００［μｍ］未満、かつ、比抵抗５０［Ωｃｍ］未満であってよい。本例の半導体基板１０は、厚さ７０［μｍ］、かつ、比抵抗３０［Ωｃｍ］である。ＦＳ層２２の製造工程では、第２の面１６から４．２μｍ離れた位置に第３ピークを形成するべく、ドーズ量１．０Ｅ１４ｃｍ^−２および加速電圧０．４０ＭｅＶでプロトンをドープする。他の点は、第１実施形態と同じである。本例においても、第１実施形態と同じ効果を得ることができる。

本例では、コレクタ電圧Ｖｃｃ＝３６０［Ｖ］、ゲートオン抵抗Ｒｇｏｎ＝１［Ω］、ゲートオフ抵抗Ｒｇｏｆｆ＝９０［Ω］、ゲート入力パルス時間＝２［μｓ］、チップ接合温度Ｔｊ＝−４０［℃］とし、ゲート・エミッタ間電位Ｖｇｅを１５［Ｖ］から次第に上昇させて大電流短絡耐量試験を行った。本例のＩＧＢＴ１００は、コレクタ・エミッタ間電流Ｉｃ＝４，３００［Ａ／ｃｍ^２］でも破壊されなかった。なお、装置限界により、Ｉｃ＝４，３００［Ａ／ｃｍ^２］で通電をストップした。

また、本例では、コレクタ電圧Ｖｃｃ＝４１０［Ｖ］、コレクタ・エミッタ間電流Ｉｃｅ＝３１０［Ａ／ｃｍ^２］、ゲートオン抵抗Ｒｇｏｎ＝３．９［Ω］、ゲートオフ抵抗Ｒｇｏｆｆ＝３．９［Ω］、浮遊インダクタンスＬｓ＝７０［ｎＨ］、チップ接合温度Ｔｊ＝１７５［℃］とし、ゲート・エミッタ間電位Ｖｇｅを１５［Ｖ］から０［Ｖ］へターンオフして、ターンオフサージ試験を行った。本例のＩＧＢＴ１００はターンオフ時のコレクタ・エミッタ間電圧Ｖｃｅのピークが約７００［Ｖ］となった。ターンオフ時のサージ電圧が従来よりも抑えられた。加えて、ターンオフ振動もまた従来よりも抑えられた。

さらに、本例では、コレクタ電圧Ｖｃｃ＝３５０［Ｖ］、コレクタ・エミッタ間電流Ｉｃｅ＝４９０［Ａ／ｃｍ^２］とし、他の条件は上述のターンオフサージ試験と同じにして、ターンオフサージ試験を行った。本例のＩＧＢＴ１００はターンオフ時のコレクタ・エミッタ間電圧Ｖｃｅのピークが約７５０［Ｖ］となった。ターンオフ時のサージ電圧が従来よりも抑えられた。加えて、ターンオフ振動もまた従来よりも抑えられた。

図１０は、ドナー濃度に対する臨界電界強度Ｅ_ｃおよび臨界積分濃度ｎ_ｃの関係を示す図である。横軸は、ドナー濃度（ｎ型の不純物濃度）［／ｃｍ^３］であり、縦軸左側は臨界電界強度Ｅ_ｃ［Ｖ／ｃｍ］であり、縦軸右側は臨界積分濃度ｎ_ｃ［／ｃｍ^２］である。以降では、ドナー濃度に対する臨界電界強度Ｅ_ｃと臨界積分濃度ｎ_ｃとが対応関係にあることを説明する。

平面ｐｎ接合において、ｐ型層の濃度がｎ型層の濃度よりも数桁高い片側階段接合を考える。片側階段接合の場合、ｐｎ接合に逆バイアス電圧を印加すると、空乏層はｎ型層にのみ広がると見なすことができる。逆バイアス電圧の印加により空乏層が広がるとともに、ｐｎ接合近傍で電界強度は最大値となる。この電界強度の最大値が所定値に達すると、インパクトイオン化によりアバランシェ降伏が発生する。

なお、第１および第２実施形態においては、当該ｎ型層がドリフト層１２に対応し、当該ｐ型層がベース層１８に対応する。また、ｐｎ接合に逆バイアス電圧を印加することは、コレクタ電極５４の電位がエミッタ電極５２の電位よりも高い、順バイアスをＩＧＢＴ１００に印加することに対応する。

アバランシェ降伏が発生する電界強度の値は、臨界電界強度（Ｃｒｉｔｉｃａｌ Ｅｌｅｃｔｒｉｃ Ｆｉｅｌｄ Ｓｔｒｅｎｇｔｈ）と呼ばれる。アバランシェ降伏は、半導体の構成元素と、半導体にドーピングされた不純物と、不純物の濃度とに依存する。ドナー濃度をＮ_Ｄ、臨界電界強度をＥ_Ｃとすると、シリコン（Ｓｉ）におけるインパクトイオン化係数を用いてイオン化積分をすると、臨界電界強度Ｅ_Ｃは数式１で表される。

数式１からわかるように、ドナー濃度Ｎ_Ｄが決まれば、臨界電界強度Ｅ_Ｃは定まる。また、ポアソンの式は、１次元方向（ｘ方向とする）のみを考慮した場合、数式２で表される。

ここで、ｑは電荷素量（１．０６２×１０^１５［Ｃ］）、ε_０は真空の誘電率（８．８５４×１０^−１４［Ｆ／ｃｍ］）、ε_ｒは物質の比誘電率である。シリコンの場合は、ε_ｒ＝１１．９である。ｐは正孔濃度、ｎは電子濃度、Ｎ_Ａはアクセプタ濃度である。片側階段接合でｎ型層のみを考慮するのでアクセプタが存在しない（Ｎ_Ａ＝０）とする。さらに、正孔および電子が存在しない完全空乏化された（ｎ＝ｐ＝０）空乏層を仮定すると、数式２を深さｘで積分すれば、数式３が得られる。

ｐｎ接合の位置を原点０、ｎ型層においてｐｎ接合とは反対側の位置における空乏層の端部の位置をｘ_０とする。そして、空乏層全体を０からｘ_０で積分すると、数式３のＥは、電界強度分布の最大値となる。これをＥ_ｍとすると、Ｅ_ｍは数式４で表される。

電界強度分布の最大値Ｅ_ｍが、臨界電界強度Ｅ_ｃに達したとすると、数式４は数式５で表される。

数式５は、両辺とも定数である。数式５の右辺は、ｎ型層において完全空乏化した範囲であるので、本明細書において記載した定義より、臨界積分濃度ｎ_ｃと表す。これにより次の数式６を得る。数式６は、臨界積分濃度ｎ_ｃと臨界電界強度Ｅ_ｃとの対応を示す。このように、臨界積分濃度ｎ_ｃは、臨界電界強度Ｅ_ｃに対応する定数となす。

なお、図１０においては、ドナー濃度Ｎ_Ｄはｎ型層のｘ方向の濃度分布が一様であると仮定している。臨界電界強度Ｅ_ｃはｎ型層のドナー濃度Ｎ_Ｄに依存するので（数式５参照）、臨界積分濃度ｎ_ｃもｎ型層のドナー濃度にＮ_Ｄに依存する。ドナー濃度Ｎ_Ｄが１×１０^１３〜１×１０^１５（／ｃｍ^３）の範囲では、臨界積分濃度ｎ_ｃは１．１×１０^１２〜２．０×１０^１２（／ｃｍ^２）となる。ドナー濃度が数桁に亘る濃度範囲であることを踏まえると、臨界積分濃度ｎ_ｃはほぼ定数であると見なすことができる。

例えば、第１実施形態の１，２００Ｖの例では、ドリフト層１２のドナー濃度Ｎ_Ｄを６．１×１０^１３（／ｃｍ^３）とすると（図３および図４参照）、数式６から臨界積分濃度ｎ_ｃは約１．４×１０^１２（／ｃｍ^２）と評価できる。また、第２実施形態の６００Ｖの例では、ドリフト層１２のドナー濃度Ｎ_Ｄを１．４×１０^１４（／ｃｍ^３）とすると（図７および図８参照）、数式６から臨界積分濃度ｎ_ｃは約１．５５×１０^１２（／ｃｍ^２）と評価できる。

第１および第２実施形態では、ピークＰ_ｘの位置を調節することにより、臨界積分濃度ｎ_ｃの位置を調節する。ＦＳ層２２において臨界積分濃度ｎ_ｃに達するので、ＦＳ層２２を比較的エミッタ電極５２寄りに比較的高い濃度で設けることができる。これによりスイッチング時の発振を抑制することができる。また、漏れ電流も抑制でき、ＲＢＳＯＡも改良できる。さらに、ＦＳ層２２よりも不純物濃度が高いコレクタ層２６によりホール注入特性を制御することで、臨界積分濃度ｎ_ｃの位置における臨界電界強度Ｅ_ｃを抑えることができる。これにより、ＦＳ層２２を従来よりもコレクタ電極５４に寄せることなく、かつ、ＦＳ層２２の濃度を従来よりも低くすることなく、大電流短絡耐量を向上させることができる。また、耐圧も向上させることができる。このように、大電流短絡耐量の向上とスイッチング時の発振等の抑制とを両立することができる。

なお、本願のように、複数の不純物濃度のピークを有するＦＳ層２２を備える場合、ドリフト層１２のドナー濃度Ｎ_ＤはＦＳ層２２内では一様とはならない。ただし、臨界積分濃度ｎ_ｃは、空乏層が広がる第１方向における積分量であるので、ＦＳ層２２における不純物濃度の増減は積分量に吸収される。

また、上述の臨界総不純物量の議論は、シリコンに限らず、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイアモンド、酸化ガリウム（Ｇａ_２Ｏ_３）等のワイドバンドギャップ半導体にも適用可能である。すなわち、数式１を導出するためにはインパクトイオン化係数に、数式２においては比誘電率に、各物質の値を用いれば良い。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。

１０・・半導体基板、１２・・ドリフト層、１４・・第１の面、１６・・第２の面、１８・・ベース層、１９・・おもて面、２０・・半導体層、２２・・ＦＳ層、２４・・バッファ層、２６・・コレクタ層、３２・・ゲート電極、３４・・ゲート絶縁膜、３６・・層間絶縁膜、４２・・コンタクト領域、４４・・エミッタ領域、５０・・ゲート端子、５１・・エミッタ端子、５２・・エミッタ電極、５３・・コレクタ端子、５４・・コレクタ電極、１００・・ＩＧＢＴ

ここで、ｑは電荷素量（１．６０２×１０ ^−１９ ［Ｃ］）、ε_０は真空の誘電率（８．８５４×１０^−１４［Ｆ／ｃｍ］）、ε_ｒは物質の比誘電率である。シリコンの場合は、ε_ｒ＝１１．９である。ｐは正孔濃度、ｎは電子濃度、Ｎ_Ａはアクセプタ濃度である。片側階段接合でｎ型層のみを考慮するのでアクセプタが存在しない（Ｎ_Ａ＝０）とする。さらに、正孔および電子が存在しない完全空乏化された（ｎ＝ｐ＝０）空乏層を仮定すると、数式２を深さｘで積分すれば、数式３が得られる。

Claims (12)

1. 第１の面と前記第１の面の反対側に位置する第２の面とを有する第１導電型の半導体層と、
   前記第１導電型の半導体層の前記第１の面に接して設けられた第２導電型の半導体層と
   を備え、
   前記第１導電型の半導体層は、前記第１の面から前記第２の面への第１方向の異なる位置において、複数の不純物濃度ピークを有し、
   前記第１方向における前記第１導電型の半導体層と前記第２導電型の半導体層との接合界面である前記第１の面から、前記複数の不純物濃度ピークのうち前記第１の面に１番目に近い第１番目の不純物濃度ピークと、前記第１の面に２番目に近い第２番目の不純物濃度ピークとの境界までにおける積分濃度が、臨界積分濃度以下である、半導体装置。
2. 前記第１方向における前記第１の面から、前記第２番目の不純物濃度ピークと、前記複数の不純物濃度ピークのうち前記第１の面に３番目に近い第３番目の不純物濃度ピークとの境界までの積分濃度が、前記臨界積分濃度以下である、
   請求項１に記載の半導体装置。
3. 前記第１導電型の半導体層は、前記複数の不純物濃度ピークのうち前記第３番目の不純物濃度ピークよりも前記第２の面側に、プロトン以外の不純物濃度ピークを有する
   請求項２に記載の半導体装置。
4. 前記第１方向における前記第１の面から、前記第３番目の不純物濃度ピークと、前記プロトン以外の不純物濃度ピークとの境界までの積分濃度が、前記臨界積分濃度以下である
   請求項３に記載の半導体装置。
5. 前記第１方向における前記第１の面から、前記第３番目の不純物濃度ピークまでの積分濃度が、前記臨界積分濃度以下である
   請求項３に記載の半導体装置。
6. 前記第１導電型の半導体層は、前記第２の面と、前記プロトン以外の不純物の濃度ピークとの間に、前記プロトン以外の不純物の濃度ピークよりも高い不純物濃度の第２導電型の不純物濃度ピークを有する
   請求項３に記載の半導体装置。
7. 前記第１導電型の半導体層および前記第２導電型の半導体層の前記第１方向における長さに対する前記第２導電型の半導体層の前記接合界面とは反対側に位置するおもて面から、前記第１番目の不純物濃度ピークの位置までの割合は、８５％より大きく、８９％より小さい範囲であり、
   前記第１導電型の半導体層および前記第２導電型の半導体層の前記第１方向における長さに対する前記おもて面から、前記第２番目の不純物濃度ピークの位置までの割合は、８９％より大きく、９１％より小さい範囲であり、
   前記第１導電型の半導体層および前記第２導電型の半導体層の前記第１方向における長さに対する前記おもて面から、前記第３番目の不純物濃度ピークの位置までの割合は、９６％より大きく、９８％より小さい範囲であり、
   前記第１導電型の半導体層および前記第２導電型の半導体層の前記第１方向における長さに対する前記おもて面から、前記プロトン以外の不純物濃度ピークの位置までの割合は、９８％より大きく、１００％より小さい範囲である
   請求項３に記載の半導体装置。
8. 前記第１番目の不純物濃度ピークの位置は、前記第２導電型の半導体層の前記接合界面とは反対側に位置するおもて面から９４μｍより大きく、９７μｍより小さい範囲にあり、
   前記第２番目の不純物濃度ピークの位置は、前記おもて面から９７μｍより大きく、１００μｍより小さい範囲にあり、
   前記第３番目の不純物濃度ピークの位置は、前記おもて面から１０５μｍより大きく、１０８μｍより小さい範囲にあり、
   前記プロトン以外の不純物濃度ピークの位置は、前記おもて面から１０８μｍより大きく、１１０μｍより小さい範囲にある
   請求項３に記載の半導体装置。
9. 前記第１導電型の半導体層および前記第２導電型の半導体層の前記第１方向における長さに対する前記第２導電型の半導体層の前記接合界面とは反対側に位置するおもて面から、前記第１番目の不純物濃度ピークの位置までの割合は、７７％より大きく、８１％より小さい範囲であり、
   前記第１導電型の半導体層および前記第２導電型の半導体層の前記第１方向における長さに対する前記おもて面から前記第２番目の不純物濃度ピークの位置までの割合は、８１％より大きく、８６％より小さい範囲であり、
   前記第１導電型の半導体層および前記第２導電型の半導体層の前記第１方向における長さに対する前記おもて面から前記第３番目の不純物濃度ピークの位置までの割合は、９３％より大きく、９７％より小さい範囲であり、
   前記第１導電型の半導体層および前記第２導電型の半導体層の前記第１方向における長さに対する前記おもて面から前記プロトン以外の不純物濃度ピークの位置までの割合は、９７％より大きく、１００％より小さい範囲である、
   請求項３に記載の半導体装置。
10. 前記第１番目の不純物濃度ピークの位置は、前記第２導電型の半導体層の前記接合界面とは反対側に位置するおもて面から５４μｍより大きく、５７μｍより小さい範囲にあり、
    前記第２番目の不純物濃度ピークの位置は、前記おもて面から５７μｍより大きく、６０μｍより小さい範囲にあり、
    前記第３番目の不純物濃度ピークの位置は、前記おもて面から６５μｍより大きく、６８μｍより小さい範囲にあり、
    前記プロトン以外の不純物濃度ピークの位置は、前記おもて面から６８μｍより大きく、７０μｍより小さい範囲にある、
    請求項３に記載の半導体装置。
11. 少なくとも前記第２導電型の半導体層の一部において、トレンチ状に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜に接して設けられたゲート電極と
    をさらに有する、請求項１に記載の半導体装置。
12. 前記第１番目から第３番目の不純物濃度ピークは、水素、空孔及び酸素による複合ドナーを含むことを特徴とする請求項１に記載の半導体装置。

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