JP2020182009A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】リーク電流抑制およびＳＣＳＯＡを両立するように改善された半導体装置およびその製造方法を提供する。【解決手段】ドリフト層と、第１導電型の半導体材料で形成されたドリフト層と、該ドリフト層の表面に設けられたセル部と、該ドリフト層の表面における該セル部の周囲に設けられた外周部と、該ドリフト層の裏面に設けられ、該第１導電型を有するバッファ層と、該バッファ層の裏面において該セル部の直下領域および該外周部の直下領域に渡って設けられ、第２導電型を有し、該外周部の直下領域における不純物濃度が該セル部の直下領域における不純物濃度よりも低いコレクタ層と、を備える。【選択図】図１

Description

本開示は、半導体装置に関するものである。

従来、例えば、特開２０１１−１１９５４２号公報に開示されているように、ドリフト層裏面側に不純物濃度の異なる２層のバッファ層を設けたＩＧＢＴが知られている。この公報にかかるＩＧＢＴは、ＩＧＢＴが有するｐ＋コレクタ層から遠い側の低不純物濃度バッファ層と、ｐ＋コレクタ層から近い側の高不純物濃度バッファ層とを備えている。

この公報にかかる技術では、低不純物濃度バッファ層と高不純物濃度バッファ層との合計厚さおよび総不純物量を一定範囲に収めることを特徴の一つとしている。当該公報の段落００２２に、低不純物濃度バッファ層であるバッファ層２４の具体的構造について、不純物濃度が２×１０^１６ｃｍ^−３であり、厚さが４０μｍであり、総不純物量が８×１０^１３ｃｍ^−２である旨の記載がある。

特開２０１１−１１９５４２号公報

上記従来技術にかかる、ｐ＋コレクタ層から遠い側の低不純物濃度バッファ層を、以下、ドリフト層に深く形成された不純物濃度が相対的に低いバッファ層という意味で、「深い低濃度バッファ層」とも称す。また、上記従来技術にかかる、ｐ＋コレクタ層に近い側の高不純物濃度バッファ層を、以下、ドリフト層に浅く形成された不純物濃度が相対的に高いバッファ層という意味で、「浅い高濃度バッファ層」とも称す。

浅い高濃度バッファ層が設けられていない場合、深い低濃度バッファ層の不純物濃度が低いほど、ＩＧＢＴのリーク電流が顕著に大きくなる。浅い高濃度バッファ層が設けられると、深い低濃度バッファ層の不純物濃度が低い場合でもリーク電流が十分に小さく抑制されるという利点がある。

一方、深い低濃度バッファ層の不純物濃度を高くすると、絡電流遮断時の安全動作領域においてドリフト層裏面側の電界が高くなりすぎるという欠点がある。絡電流遮断時の安全動作領域とは、スイッチング素子の性能の一つであり、ＳＣＳＯＡ（Ｓｈｏｒｔ Ｃｉｒｃｕｉｔ Ｓａｆｅ Ｏｐｅｒａｔｉｎｇ Ａｒｅａ）とも呼称される。深い低濃度バッファ層の不純物濃度を適切な範囲に設計する必要があるものの、上記特開２０１１−１１９５４２号公報はある程度高い濃度を開示しているにすぎず、ＳＣＳＯＡについての十分な考察がなされていなかった。

本開示は、上述のような課題を解決するためになされたもので、ＳＣＳＯＡが改善された半導体装置およびその製造方法を提供することを目的とする。

また、上記特開２０１１−１１９５４２号公報では、浅い高濃度バッファ層と深い低濃度バッファ層のドーパントおよび製造方法について具体的な説明がない。本願発明者は鋭意研究を行った結果、浅い高濃度バッファ層と深い低濃度バッファ層を備える半導体装置を製造する上で好ましい方法を見出した。

本開示は、上述のような課題を解決するためになされたもので、浅い高濃度バッファ層と深い低濃度バッファ層を備える半導体装置を製造するための好ましい製造方法を提供することを目的とする。

また、スイッチング素子の性能の一つに、逆バイアス安全動作領域（Ｒｅｖｅｒｓｅ Ｂｉａｓ Ｓａｆｅ Ｏｐｅｒａｔｉｏｎ Ａｒｅａ：ＲＢＳＯＡ）がある。本願発明者は、鋭意研究の結果、良好なＲＢＳＯＡを満足する好ましい構造を見出すに至った。

本開示の他の目的は、ＲＢＳＯＡが改善された半導体装置を提供することを目的とする。

本開示に係る半導体装置は、ドリフト層と、第１導電型の半導体材料で形成されたドリフト層と、該ドリフト層の表面に設けられたセル部と、該ドリフト層の表面における該セル部の周囲に設けられた外周部と、該ドリフト層の裏面に設けられ、該第１導電型を有するバッファ層と、該バッファ層の裏面において該セル部の直下領域および該外周部の直下領域に渡って設けられ、第２導電型を有し、該外周部の直下領域における不純物濃度が該セル部の直下領域における不純物濃度よりも低いコレクタ層と、を備える。

半導体装置内部の最大電界を抑制できるように第１のバッファ層が有する不純物濃度の上限値を適切に定めたので、ＳＣＳＯＡを好ましい特性に維持することができる。

必要なバッファ層の構造に応じてドーパントを適切に使い分けることで、ドリフト層裏面における深い領域と浅い領域とに第１、２のバッファ層それぞれを精度良く形成することが容易となる。

セル部の外側からセル部へのホールの供給を防止してＲＢＳＯＡを改善することができる。これとともに、不純物濃度の薄いコレクタ層をゲート配線部の直下領域に存在させることで逆耐圧の低下を防止することもできる。

実施の形態１にかかる半導体装置を示す図である。 実施の形態１にかかる半導体装置の不純物濃度分布を示すグラフである。 実施の形態１にかかる半導体装置の作用効果を説明するためのグラフである。 実施の形態１にかかる半導体装置の作用効果を説明するためのグラフである。 実施の形態１にかかる半導体装置の作用効果を説明するためのグラフである。 実施の形態１にかかる半導体装置の作用効果を説明するためのグラフである。 実施の形態１にかかる半導体装置の作用効果を説明するためのグラフである。 実施の形態１にかかる半導体装置の作用効果を説明するためのグラフである。 実施の形態１にかかる半導体装置の作用効果を説明するためのグラフである。 実施の形態１にかかる半導体装置の作用効果を説明するためのグラフである。 実施の形態１にかかる半導体装置の作用効果を説明するためのグラフである。 実施の形態１にかかる半導体装置の製造方法を説明するための図である。 実施の形態１にかかる半導体装置の製造方法を説明するための図である。 実施の形態１にかかる半導体装置の製造方法を説明するための図である。 実施の形態１にかかる半導体装置の製造方法を説明するための図である。 実施の形態１にかかる半導体装置の製造方法を説明するための図である。 実施の形態１にかかる半導体装置の製造方法を説明するための図である。 実施の形態１にかかる半導体装置の製造方法を説明するための図である。 実施の形態１にかかる半導体装置の製造方法を説明するための図である。 実施の形態１にかかる半導体装置の製造方法を説明するための図である。 実施の形態１にかかる半導体装置の製造方法を説明するための図である。 実施の形態１にかかる半導体装置の製造方法を説明するための図である。 実施の形態１に対する比較例にかかる半導体装置を示す図である。 実施の形態１対する比較例にかかる半導体装置の不純物濃度分布を示すグラフである。 実施の形態２にかかる半導体装置を示す図である。 実施の形態２の変形例にかかる半導体装置を示す図である。

実施の形態１．
図１は、実施の形態１にかかる半導体装置２０を示す図である。実施の形態１にかかる半導体装置２０は、トレンチゲートを備える絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）である。図１において、半導体装置２０は、基板１を備えている。基板１は、珪素からなりｎ型の導電性を有する。基板１は、ＩＧＢＴにおけるドリフト層１として機能するので、以下基板１をドリフト層１とも呼称する。

ドリフト層１の上に、表面プロセスによりＭＯＳＦＥＴ部２２が設けられている。ＭＯＳＦＥＴ部２２は、ｐ型ベース層２と、ｎ＋型エミッタ層３と、トレンチゲート４と、ｐ＋型層５と、層間絶縁膜６と、エミッタ電極７と、を備えている。ｐ型ベース層２は、ドリフト層１の表面に設けられている。ｐ型ベース層２は、ドリフト層１とｐｎ接合し、空乏層を形成する。複数のｎ＋型エミッタ層３が、ｐ型ベース層２の表面の複数個所に渡って離間的に形成されている。トレンチゲート４は、それぞれのｎ＋型エミッタ層３を貫通して設けられている。ｐ＋型層５は、ｐ型ベース層２の表面において複数のｎ＋型エミッタ層３の間に設けられている。層間絶縁膜６は、ｎ＋型エミッタ層３およびトレンチゲート４の表面側を覆っている。エミッタ電極７は、層間絶縁膜６およびｐ＋型層５の表面を覆っている。

ドリフト層１の裏面側には、第１のｎ型バッファ層８と、第２のｎ型バッファ層１１とが設けられている。第１のｎ型バッファ層８は、不純物濃度が低く、ドリフト層１の深い領域まで形成されたｎ型のバッファ層である。第１のｎ型バッファ層８は、イオン注入機を用いてドリフト層１の裏面にプロトンを注入することで作製される。具体的には、第１のｎ型バッファ層８は、プロトン注入機を用いて、一例として最大１５００ｋｅＶまで加速電圧を変えつつ複数回注入することで形成される。実施の形態１では、イオン注入前のドリフト層１裏面から３０μｍ程度の深さまで第１のｎ型バッファ層８を形成するものとする。

第２のｎ型バッファ層１１は、ドリフト層１の裏面側における浅い領域に形成された層であり、第１のｎ型バッファ層８よりも不純物濃度が高い。第２のｎ型のバッファ層１１は、第１のｎ型バッファ層８を形成した後のドリフト層１裏面に対してリンあるいはヒ素をイオン注入し、熱処理で活性化することで、形成される。

第２のｎ型バッファ層１１の裏面には、ｐ型のコレクタ層９が設けられている。コレクタ層９の裏面には、さらにコレクタ電極１０が設けられている。

図２は、実施の形態１にかかる半導体装置２０の不純物濃度分布を示すグラフである。図２に、半導体装置２０のドリフト層１の裏面側における不純物濃度プロファイルを示す。最も裏面側のコレクタ層９は最も高い不純物濃度を有する。コレクタ層９よりもドリフト層１に近い第２のｎ型バッファ層１１は、約４×１０^１６ｃｍ^−３の不純物濃度ピークを有する。第２のｎ型バッファ層１１よりもドリフト層１に近い第１のｎ型バッファ層８は、複数の濃度ピーク、具体的には４つの濃度ピークを有している。第１のｎ型バッファ層８が有する４つの濃度ピークのうち、第２のｎ型バッファ層１１に最も近い濃度ピークが、約１．０×１０^１５ｃｍ^−３である。残り３つの濃度ピークそれぞれは、第２のｎ型バッファ層１１から遠ざかるにつれて徐々に低い値となっている。

なお、第１のｎ型バッファ層８および第２のｎ型バッファ層１１それぞれの厚さについて例示する。一例としては、後述する図１０および図１１に示すシミュレーションで設定したように、第１のｎ型バッファ層８を形成する際のプロトンの注入深さは３０μｍ程度としてもよく、第２のｎ型バッファ層１１の厚さは約１μｍ〜数μｍ程度としてもよい。第１のｎ型バッファ層８の厚さは、プロトン注入深さである３０μｍから、第２のｎ型バッファ層１１およびコレクタ層９の合計厚さを減算した値となる。

以下、実施の形態１にかかる半導体装置２０の作用効果について説明する。図３〜図１１は、実施の形態１にかかる半導体装置２０の作用効果を説明するためのグラフである。

ここで、比較説明のために、図２３および図２４に示す比較例も用いる。図２３は、実施の形態１に対する比較例にかかる半導体装置１２０を示す図である。図２４は、実施の形態１に対する比較例にかかる半導体装置１２０の不純物濃度分布を示すグラフである。比較例にかかる半導体装置１２０は、第２のｎ型バッファ層１１が設けられていない点を除いては、図１に示す半導体装置２０と同様の構造および不純物濃度分布を備えている。

第２のｎ型バッファ層１１を形成することの効果を、デバイスシミュレーションを用いて検証した。なお模擬したデバイスはＩＧＢＴであり、比抵抗が約６７Ω・ｃｍ、ウエハ厚みが１１０μｍ、定格１７５Ａ／１２００Ｖという条件で計算した。

図３に第１のｎ型バッファ層８の単位面積当りの電気的に活性な不純物総量と１２００Ｖ印加時のリーク電流の関係を示す。第１のｎ型バッファ層８のみの場合に比べて、さらに第２のｎ型バッファ層１１を保有することで、リーク電流が大きく低減していることがわかる。その理由は、第２のｎ型バッファ層１１がコレクタのホール電流のＳｉ内部への供給を抑制するからである。また、他の理由として、電圧が印加された時、低濃度である第１のｎ型バッファ層８内にまで空乏層が拡張しても、高濃度である第２のｎ型バッファ層１１で空乏層を止める役割を果たすからである。

図４〜図６は、ＳＣＳＯＡ試験時のＳｉ内部のそれぞれ電界、電子濃度、ホール濃度をシミュレーションで調べたものである。シミュレーションは、次の４つの構造について行った。一つ目の構造は、第１のｎ型バッファ層８を低めに設定し、かつ第２のｎ型バッファ層１１を設けたものである。二つ目の構造は、第１のｎ型バッファ層８を低めに設定し、かつ第２のｎ型バッファ層１１を省略したものである。三つ目の構造は、第１のｎ型バッファ層８を高めに設定し、かつ第２のｎ型バッファ層１１を設けたものである。四つ目の構造は、第１のｎ型バッファ層８を高めに設定し、かつ第２のｎ型バッファ層１１を省略したものである。ＳＣＳＯＡの条件はＶｃｅ＝８００Ｖ、Ｖｇｅ＝１５Ｖ、ｔｗ＝５μｓであり、ｔ＝４μｓの時の、電界、電子濃度、ホール濃度をそれぞれシュミレーションしている。

図４は、半導体装置２０の表面を原点とした、厚さ方向における電界分布を示している。上記の４つの構造それぞれの結果が、Ｑ１〜Ｑ４の特性カーブで示されている。図４の特性カーブＱ３およびＱ４からわかるように、第１のｎ型バッファ層８の不純物濃度が高くなると、表面から厚さ８０μｍの位置、すなわちドリフト層１と第１のｎ型バッファ層８の接合部で電界が高くなる。逆に、図４の特性カーブＱ１およびＱ２からわかるように、第１のｎ型バッファ層８の不純物濃度が低くなると、ドリフト層１の表面側、具体的には表面から厚さ５μｍ〜６μｍ付近において電界が高くなる傾向にある。

図５は、半導体装置２０の表面を原点とした、厚さ方向における電子濃度を示している。図６は、半導体装置２０の表面を原点とした、厚さ方向におけるホール濃度を示している。図５の特性カーブＱ１〜Ｑ４からわかるように、第１のｎ型バッファ層８の不純物濃度が高い場合と低い場合を比べても、ドリフト層１内つまり基板１内の電子濃度はあまり変わらない。しかし、図６に示すように、第１のｎ型バッファ層８の不純物濃度が高い特性カーブＱ３およびＱ４ではドリフト層１内のホール濃度が減少している。これは第１のｎ型バッファ層８の内部でホールが消滅してしまうためである。その結果、ドリフト層１の裏面側においてキャリアが不足する。キャリアの不足により、ドリフト層１と第１のｎ型バッファ層８の間で空乏層が拡張する。これに伴って電界が上昇し、正帰還がかかることで過大な電界が生じてしまう。

なお、第２のｎ型バッファ層１１を設けた場合とそうでない場合とを比較すると、半導体装置２０内部の電界分布はほとんど変わらない。これは第２のｎ型バッファ層１１でホールの消滅を防止することができるからである。

図７は、第１のｎ型バッファ層８についての、単位面積当りの電気的に活性な不純物総量とＳＣＳＯＡ試験時の半導体装置２０内部の最大電界値との関係を示すシミュレーション結果である。図７に示すように不純物総量が６×１０^１１ｃｍ^−２付近において最大電界の極小値が得られる。このような傾向となる理由を説明すると、まず、第１のｎ型バッファ層８の不純物濃度が低いほど、半導体装置２０の表面側において電界が高くなる。反対に、第１のｎ型バッファ層８の不純物濃度が高いほど、半導体装置２０の裏面側において電界が高くなる。従って、半導体装置２０内の最大電界を低くする観点からは、第１のｎ型バッファ層８の不純物濃度には丁度良い適正な範囲がある。

特に、図７に示すグラフに従えば、第１のｎ型バッファ層８の単位面積当りの電気的に活性な不純物総量を４．５×１０^１１ｃｍ^−２〜１．０×１０^１２ｃｍ^−２の範囲内に設定することで、半導体装置２０内部の最大電界を１．０×１０^５Ｖ／ｃｍ以下に抑えることができる。その結果、半導体装置２０内部の最大電界を抑制でき、高いＳＣＳＯＡを満足することができる。

図３と図７の結果を合わせると、第２のｎ型バッファ層１１を設けるとともに、第１のｎ型バッファ層８の不純物濃度を適正範囲内に収めることで、リーク電流を抑えながら、高いＳＣＳＯＡを保持することができる。

なお、第１のｎ型のバッファ層８を形成するメリットとして、次の点がある。まず、第２のｎ型バッファ層１１と比べると、形成時に裏面の異物および傷に対して感度が低く、リーク電流のバラつきを抑えて、品質を向上させることができる。また、ターンオフ時の空乏層を第１のｎ型バッファ層８内で止めることで、キャリアの枯渇を防止し、ターンオフ時の発振を抑制することができる。電圧または電流の発振が起きると、放射ノイズが発生してしまう。特に性能改善のためにウエハを薄くすると、電圧がデバイスに印加された時に、空乏層が裏面に届きやすくなる。これらの課題への対策として第１のｎ型のバッファ層８を設けることが好ましい。

図８は、ターンオフ時の発振の波形の例である。図８における矢印Ｓは、「ターンオフ発振開始時の電圧振動幅」を示す。ターンオフ発振開始時の電圧振動幅は、ターンオフに応じて極大値となった電圧がその後減少し、発振が起こることで再度電圧が上昇したときの、極小電圧値と極大電圧値との差である。

図９に第１のｎ型バッファ層８の単位面積当りの電気的に活性な不純物総量とターンオフ発振開始時の電圧最大振動幅との関係を示す。ターンオフ時の空乏層の伸び方は時間によって変わるので、静的な場合で空乏層の伸び方をシミュレーションで確認した。第１のｎ型バッファ層８の不純物濃度が低いと、発振が起こりやすくなる。第１のｎ型バッファ層８の不純物濃度が高いと、電圧の発振を抑制することができる。より詳細には、図９によれば、単位面積当りの電気的に活性な不純物総量が４．５×１０^１１ｃｍ^−２以上になると、発振電圧が抑制されていることが読み取れる。

図１０は定格電圧Ｖｃｅ＝１２００Ｖを印加した時の半導体装置２０内における電界強度を示した図である。第１のｎ型バッファ層８の不純物総量を異なる５つの不純物総量に設定し、それぞれの計算結果を示す特性カーブＣ１〜Ｃ５が示されている。５つの不純物総量と特性カーブＣ１〜Ｃ５の関係は、Ｃ１が１．６×１０^１１ｃｍ^−２であり、Ｃ２が３．１×１０^１１ｃｍ^−２であり、Ｃ３が４．５×１０^１１ｃｍ^−２であり、Ｃ４が５．９×１０^１１ｃｍ^−２であり、Ｃ５が１．４×１０^１２ｃｍ^−２である。図１０に破線で記入した縦線は、ドリフト層１と第１のｎ型バッファ層８との接合部Ｊ１と、第１のｎ型バッファ層８と第２のｎ型バッファ層１１との接合部Ｊ２と、第２のｎ型バッファ層１１とコレクタ層９との接合部Ｊ３とをそれぞれ示している。第１のｎ型バッファ層８内ではドリフト層１よりも不純物濃度が高くなるので、第１のｎ型バッファ層８内では空乏層が伸びにくい。

図１１は、図１０の厚さ９０μｍ〜１１０μｍの領域を拡大した図である。図１１に拡大された領域は、第１のｎ型バッファ層８からコレクタ層９までの領域に対応している。ターンオフ時の発振を抑制するためには、静的な状態で定格電圧が印加された場合において、あるいはスイッチング動作時又はオフ状態の耐圧保持時において、空乏層が第２のｎ型のバッファ層１１に到達しないようにすることが好ましい。この点、図１１によれば、単位面積当りの電気的に活性な不純物総量が４．５×１０^１１ｃｍ^−２以上に設定された特性カーブＣ３〜Ｃ５では、空乏層が第２のｎ型のバッファ層１１に到達していない。４．５×１０^１１ｃｍ^−２という不純物総量は、ターンオフ時の発振電圧を抑制する最低の不純物総量と一致する。

以上説明したように、実施の形態１では、第１、２のｎ型バッファ層８、１１が設けられた半導体装置２０において、第１のｎ型バッファ層８が有する単位面積当りの電気的に活性な不純物の総量が、１．０×１０^１２ｃｍ^−２以下とされている。半導体装置２０内部の最大電界を抑制できるように、第１のｎ型バッファ層８が有する不純物総量の上限値を適切に定めたので、ＳＣＳＯＡを好ましい特性に維持することができる。一方、第１のｎ型バッファ層８が有する単位面積当りの電気的に活性な不純物の総量の下限が、４．５×１０^１１ｃｍ^−２以上であることが好ましい。これにより、ターンオフ時の発振を抑制する効果が得られる。すなわち、図３、図７、および図９の結果から、第１のｎ型バッファ層８の単位面積当りの電気的に活性な不純物総量を４．５×１０^１１ｃｍ^−２〜１．０×１０^１２ｃｍ^−２の範囲内にすることが好ましい。これにより、リーク電流を抑えつつ、広いＳＣＳＯＡと高いターンオフ時発振抑制効果を備えることができる。

なお、第２のｎ型バッファ層１１の不純物濃度は、第１のｎ型バッファ層８よりも高いことが必要である。ただし、リーク電流抑制効果および半導体装置２０内部の最大電界抑制効果をより高いものとするためには、第２のｎ型バッファ層１１の不純物濃度にも好ましい範囲がある。図２に示すグラフの縦軸目盛は対数であり、図２では一例として、実施の形態１にかかる第２のｎ型バッファ層１１は不純物濃度分布のピークが３×１０^１６ｃｍ^−３である。一例としては、第２のｎ型バッファ層１１の厚さ方向における不純物濃度分布の濃度ピーク値を、３×１０^１６ｃｍ^−３〜６×１０^１６ｃｍ^−３の範囲内に収まるように設定してもよい。また、第２のｎ型バッファ層１１の単位面積当たりの電気的に活性な不純物総量を、７×１０^１１ｃｍ^−２〜１．４×１０^１２ｃｍ^−２の範囲内に収まるように設定してもよい。

なお、実施の形態１にかかる半導体装置２０の変形例として次のような半導体装置が提供されてもよい。

実施の形態１では、半導体材料が珪素であり、第１のｎ型バッファ層８のドーパントが、プロトンであり、第２のｎ型バッファ層１１のドーパントが、リンまたはヒ素である半導体装置２０を例示した。しかしながら、ドリフト層１の半導体材料が炭化珪素すなわちＳｉＣであってもよい。この場合は、第１のｎ型バッファ層８のドーパントが、プロトンであり、第２のｎ型バッファ層１１のドーパントが、窒素であってもよい。

実施の形態１ではトレンチゲートを備えるＩＧＢＴを対象にしたが、変形例として、プレーナゲートを備えるＩＧＢＴであってもよい。また、コレクタ層９が省略されることで、ＭＯＳＦＥＴが提供されてもよい。

図１２〜図２２は、実施の形態１にかかる半導体装置２０の製造方法を説明するための図である。図１２は、実施の形態１にかかる半導体装置２０の製造方法を示すフローチャートである。表面構造つまりＭＯＳＦＥＴ部２２を製造する表面プロセスは、公知のＩＧＢＴを製造する方法と同様であり、新規な事項ではない。従って、表面プロセスについては詳細な説明を省略している。

（ステップＳ１００）
図１２に示すフローチャートでは、まず、図１３に示すように、表面プロセスが完了した時点の半導体ウエハが準備される。半導体ウエハは、珪素からなる基板１にＭＯＳＦＥＴ部２２を形成したものである。図１２に示す裏面プロセスの完了後の所定の段階で半導体ウエハがダイシングされることで、チップ化された半導体装置２０が提供される。図１３の時点ではウエハ厚みは７００μｍ程度であり、ベアウエハとほぼ同じである。

（ステップＳ１０２）
次に、図１４に示すように、半導体ウエハの裏面側、つまりドリフト層１の裏面側をグラインダーあるいはウェットエッチングで所望の厚みにまで研磨する。実施の形態１では、一例として、ウエハ厚みが１１０μｍとなるまで研磨を行う。

次に、「第１のバッファ層形成工程」を行う。第１のバッファ層形成工程では、ドリフト層１の裏面に第１の深さまでプロトンをイオン注入し、熱処理を行う。これにより、図２に示すような、厚さ方向における不純物濃度分布が第１の濃度ピークを有する第１のｎ型バッファ層８を形成する。

（ステップＳ１０４）
具体的には、まず、図１５のように、裏面側からプロトンを最大１５００ｋｅＶの加速電圧で複数回注入する。プロトンの飛程は５００ｋｅＶで６μｍ、１５００ｋｅＶで３０μｍ程度である。第１のバッファ層形成工程におけるイオン注入は、１．５×１０^６ｅＶ以下の加速電圧でのイオン注入を、複数回、行うものであることが好ましい。活性化アニールを実施することでプロトンを拡散させてブロードな不純物濃度勾配が形成されるものの、よりガウス分布に近い不純物濃度勾配を構成するために加速電圧を変更して複数回の注入を行うことが好ましい。

さらに、第１のバッファ層形成工程で、プロトンの注入角度を７度以上、６０度以下に設定することが好ましい。イオン注入角度をある程度大きくすることで、第１のｎ型バッファ層８が有する厚さ方向の不純物濃度勾配を緩やかにすることができる。この点について具体的に説明する。図２２に１．０×１０^１２ｃｍ^−２のプロトンを注入角度７度および６０度で半導体基板に注入した場合の不純物濃度プロファイルを示す。プロトン注入角度を小さく設定した場合であっても、活性化アニールを実施することで、プロトンは拡散してブロードなプロファイルにはなるが、半値幅が小さく不純物濃度勾配が急である。この場合、ガウス分布に類似したプロファイルにするために、加速電圧を変更しつつ複数回の注入を行う必要がある。そこで、イオン注入角度を大きく設定することで、すなわち一例としてイオン注入角度を７度〜６０度の範囲内に設定することで、飛程は小さくなるものの、図２２に示すイオン注入角度が６０度の不純物濃度分布のような緩やかな不純物濃度勾配を作りやすくなる。その結果、注入回数を減らすことが可能となり、加速電圧を変更する時にビーム電流を調整する手間などでかかる時間を短縮できるという利点がある。なお、注入深さは注入角度θの関数であり、注入深さはｃｏｓθでほぼ決まる。θ＝６０度ではθ＝７度の場合と比べて飛程が半分となる。複数回のイオン注入を行う場合に、７度に設定した注入と６０度に設定した注入とを行うことで、第１のｎ型バッファ層８の不純物濃度ピーク位置を深さ３０μｍ付近と深さ１５μｍ付近とに配置することができる。これにより、耐圧保持時における空乏層の伸び具合をバランスのよいものとすることができる。

（ステップＳ１０６）
次に３５０℃〜４５０℃程度でのファーネスアニールを行う。これによりプロトンが活性化され、図１６のように第１のｎ型バッファ層８が形成される。

次に、「第２のバッファ層形成工程」を行う。第２のバッファ層形成工程では、第１のｎ型バッファ層８の裏面に第１の深さよりも浅い第２の深さまでＶ族元素をイオン注入し、熱処理を行う。これにより、図２に示すような、厚さ方向における不純物濃度分布が第１の濃度ピークよりも高い第２の濃度ピークを有する第２のｎ型バッファ層１１を形成する。

（ステップＳ１０８）
具体的には、まず、図１７に示すように、加速電圧を１ＭｅＶ以下でリンを注入する。これにより、ドリフト層１の裏面側の浅い部分、言い換えると第１のｎ型バッファ層８の裏面の浅い部分に第２のｎ型バッファ層１１を形成する。なお、リンの代わりにヒ素を注入してもよい。

（ステップＳ１１０）
その後、レーザーアニールで活性化を実施し、図１８で示すように第２のｎ型バッファ層１１を形成する。

このように、第１のバッファ層形成工程はファーネスアニールを行い、第２のバッファ層形成工程はレーザーアニールを行うことが好ましい。

（ステップＳ１１２）
次に図１９のように、コレクタ層９を形成するために、第２のｎ型バッファ層１１の裏面にホウ素を注入する。

（ステップＳ１１４）
次に、レーザーアニールを実施し、図２０に示すようにコレクタ層９を形成する。

（ステップＳ１１６）
その後、図２１のように、コレクタ電極１０をスパッタで作製する。コレクタ電極１０の材料は、Ａｌ／Ｔｉ／Ｎｉ／ＡｕまたはＡｌＳｉ／Ｔｉ／Ｎｉ／Ａｕなどを用いてもよい。

（ステップＳ１１８）
最後にｎ型珪素基板１とコレクタ電極１０のコンタクト抵抗の低減のために、熱処理を行う。なお、変形例として、ステップＳ１０６におけるプロトンの活性化の熱処理を省略しておき、コレクタ電極１０を形成した時の熱処理で兼ねてもよい。

同一の加速電圧においてプロトンは比較的飛程が大きいので、ドリフト層１裏面の深い領域まで第１のｎ型バッファ層８を形成することに適している。一方、Ｖ族元素は比較的飛程が短いので、ドリフト層１裏面の浅い領域に、精度よく高不純物濃度領域を形成することができる。これらの特長を生かしてドーパントを使い分けることで、所望の深さまで所望の不純物濃度で第１のｎ型バッファ層８および第２のｎ型バッファ層１１を形成することが容易となる。

実施の形態２．
図２５は、実施の形態２にかかる半導体装置５０を示す図である。実施の形態１ではドリフト層１の裏面側全体に渡ってコレクタ層９を形成している。これに対し、実施の形態２では、セル部６２の直下にｐ型のコレクタ層９を形成し、ゲート配線部６４および耐圧保持部６６の直下にはコレクタ層９よりも不純物濃度が低いｐ型のコレクタ層１４を形成する。この点を除いては、実施の形態２にかかる半導体装置５０は実施の形態１にかかる半導体装置２０と同様の構造を備えている。従って、以下では実施の形態１との相違点を中心に説明するものとし、実施の形態１と実施の形態２との間で同一または対応する要素には同一の符号を付し、説明を簡略化または省略する。

図２５に示すように、半導体装置５０は、ドリフト層１の表面に、セル部６２と、セル部６２を囲むように設けられた外周部６８とを備えている。外周部６８は、ゲート配線部６４と、耐圧保持部６６とを含んでいる。ゲート配線部６４は、ドリフト層１の表面におけるセル部６２の隣に設けられている。ゲート配線部６４は、ゲート配線１３を備えている。ゲート配線１３は、詳細は図示しないが公知の配線方法に従ってトレンチゲート４と接続している。ゲート配線部６４のさらに隣には、耐圧保持部６６が設けられている。耐圧保持部６６は、ガードリング１２を備えている。なお、半導体装置５０を平面視した場合には、半導体チップの中央にセル部６２が設けられ、このセル部６２の周囲にゲート配線部６４が設けられ、ゲート配線部６４の更に外側に耐圧保持部６６が設けられる。

コレクタ層９は、ｐ型を有し、第２のｎ型バッファ層１１の裏面においてセル部６２の直下領域に設けられている。コレクタ層１４は、ｐ型を有し、第２のｎ型バッファ層１１の裏面においてゲート配線部６４の直下領域および耐圧保持部６６の直下領域に渡って設けられている。コレクタ層１４の不純物濃度は、コレクタ層９の不純物濃度よりも低い。

ゲートに閾値電圧を超える電圧が与えられてＩＧＢＴがオンしている状況では、電子電流はセル部６２の直下のコレクタ領域に向かって流れる。従って、セル部６２領域直下のコレクタ領域がオン動作することから、耐圧保持部６６の直下に設けられた低不純物濃度のコレクタ層１４の有無に関係なく同等のオン電圧となる。しかしながら、逆バイアス安全動作領域（Ｒｅｖｅｒｓｅ Ｂｉａｓ Ｓａｆｅ Ｏｐｅｒａｔｉｏｎ Ａｒｅａ：ＲＢＳＯＡ）のようなターンオフの遮断耐量の試験では、ターンオフ時にゲート電圧が切れる時に、一時的にＩＧＢＴがｐｎｐ動作に入る。そのため、耐圧保持部６６の直下に低濃度のコレクタ層１４を設けることで、耐圧保持部６６直下のコレクタ層１４からセル部６２へ流れ込むホール電流を抑制することができる。その結果、ターンオフ遮断耐量が改善される。

図２６は、実施の形態２の変形例にかかる半導体装置１５０を示す図である。半導体装置１５０では、コレクタ層９をセル部６２の直下領域にのみ形成している。つまり、ゲート配線部６４および耐圧保持部６６の直下領域においてはコレクタ層が設けられておらず、ゲート配線部６４および耐圧保持部６６の直下領域では第２のｎ型バッファ層１１の裏面にコレクタ電極１０が形成されている。

半導体装置５０、１５０の効果の違いについて説明する。耐圧保持部６６の直下のコレクタ層１４の不純物濃度を下げるよりも、半導体装置１５０のようにコレクタ層９を外周部６８直下部分に形成しないほうが、ターンオフ遮断耐量は改善される。しかしながら、その一方で、半導体装置１５０では、第１、２のｎ型バッファ層８、１１とコレクタ層９に逆方向の電圧が印加された場合の耐圧が低下する欠点もある。より詳細に説明すると、スイッチング動作時に誘導負荷に溜まったエネルギーを環流ダイオードに流れ始める時に、瞬間的にダイオードに数十ボルト程度の電圧が印加される場合がある。この場合、環流するダイオードと並列接続されているＩＧＢＴにはコレクタ側にマイナスの電圧が印加されてしまう。このため、裏面のｐｎジャンクションの耐圧が必要になる場合がある。そのような耐圧を得るために、半導体装置５０では、耐圧保持部６６の直下には逆方向耐圧が保持できる程度の不純物濃度を有するコレクタ層１４を形成している。

なお、耐圧保持部６６はゲート配線部６４よりも半導体装置５０、１５０の面方向における幅が広い。耐圧保持部６６の直下におけるコレクタ層の構造を工夫することが、ＲＢＳＯＡの向上にとってはより重要である。従って、少なくとも耐圧保持部６６の直下領域に対しては、コレクタ層１４を設けるかあるいはコレクタ層９、１４の何れも設けないことが好ましい。また、ゲート配線部６４および耐圧保持部６６は、ともにトランジスタが形成されない無効部位、つまり裏面側のコレクタ層が必須ではない部位である。従って、ゲート配線部６４および耐圧保持部６６をまとめて外周部６８として取り扱うことができ、半導体装置５０のように外周部６８直下領域にコレクタ層１４を設けてもよく、あるいは半導体装置１５０のように外周部６８の直下領域にはコレクタ層を設けなくともよい。

なお、実施の形態２にかかる半導体装置５０を製造するときには、一例として、実施の形態１の製造方法におけるステップＳ１１２のホウ素注入工程およびステップＳ１１４のレーザーアニール工程に変形を加えてもよい。具体的には、写真製版技術を用いて、セル部６２の直下領域と、ゲート配線部６４および耐圧保持部６６の直下領域とで、コレクタ層の不純物濃度を変更すればよい。

なお、実施の形態２にかかるコレクタ層１４は、いわゆる縦型ＩＧＢＴおよび縦型ＭＯＳＦＥＴに対して適用できる。実施の形態１にかかる第１のｎ型バッファ層８および第２のｎ型バッファ層１１の有無とは関係なく、公知の縦型ＩＧＢＴおよび縦型ＭＯＳＦＥＴに適用でき、トレンチゲートおよびプレーナゲートの両方に適用することができる。

１ 基板（ドリフト層）、２ ｐ型ベース層、３ ｎ＋型エミッタ層、４ トレンチゲート、５ ｐ＋型層、６ 層間絶縁膜、７ エミッタ電極、８ 第１のｎ型バッファ層、９ コレクタ層、１０ コレクタ電極、１１ 第２のｎ型バッファ層、１２ ガードリング、１３ ゲート配線、１４ コレクタ層、２０、１２０、５０、１５０ 半導体装置、２２ ＭＯＳＦＥＴ部、６２ セル部、６４ ゲート配線部、６６ 耐圧保持部、６８ 外周部

Claims (11)

1. ドリフト層と、
   第１導電型の半導体材料で形成されたドリフト層と、
   前記ドリフト層の表面に設けられたセル部と、
   前記ドリフト層の表面における前記セル部の周囲に設けられた外周部と、
   前記ドリフト層の裏面に設けられ、前記第１導電型を有するバッファ層と、
   前記バッファ層の裏面において前記セル部の直下領域および前記外周部の直下領域に渡って設けられ、第２導電型を有し、前記外周部の直下領域における不純物濃度が前記セル部の直下領域における不純物濃度よりも低いコレクタ層と、
   を備える半導体装置。
2. 前記バッファ層は、
   前記ドリフト層よりも不純物濃度が高く、単位面積当りの電気的に活性な不純物の総量が１．０×１０^１２ｃｍ^−２以下である第１のバッファ層と、
   前記第１のバッファ層の裏面に設けられ、前記第１導電型を有し、前記第１のバッファ層よりも不純物濃度が高い第２のバッファ層と、
   を備える請求項１に記載の半導体装置。
3. 前記第１のバッファ層が有する単位面積当りの電気的に活性な不純物の総量が、４．５×１０^１１ｃｍ^−２以上である請求項２に記載の半導体装置。
4. 前記半導体材料が珪素であり、
   前記第１のバッファ層のドーパントが、プロトンであり、
   前記第２のバッファ層のドーパントが、リンまたはヒ素である請求項２または３に記載の半導体装置。
5. 前記半導体材料が炭化珪素であり、
   前記第１のバッファ層のドーパントが、プロトンであり、
   前記第２のバッファ層のドーパントが、窒素である請求項２または３に記載の半導体装置。
6. 前記バッファ層の裏面に設けられ前記第２導電型を有するコレクタ層を、さらに備える請求項１〜５のいずれか１項に記載の半導体装置。
7. 前記外周部は、前記ドリフト層の表面において前記セル部の隣に設けられたゲート配線部と、前記ゲート配線部のさらに隣に設けられた耐圧保持部とを含み、
   前記コレクタ層は、前記バッファ層の裏面において前記ゲート配線部の直下領域および前記耐圧保持部の直下領域に渡って設けられ、かつ前記ゲート配線部の直下領域および前記耐圧保持部の直下領域における不純物濃度が前記セル部の直下領域における不純物濃度よりも低い請求項１〜６のいずれか１項に記載の半導体装置。
8. 表面にセル部を備えるドリフト層を準備する工程と、
   前記ドリフト層の裏面に第１の深さまでプロトンをイオン注入することで、厚さ方向における不純物濃度分布が第１の濃度ピークを有する第１のバッファ層を形成する第１のバッファ層形成工程と、
   前記第１のバッファ層の裏面に前記第１の深さよりも浅い第２の深さまでＶ族元素をイオン注入することで、厚さ方向における不純物濃度分布が前記第１の濃度ピークよりも高い第２の濃度ピークを有する第２のバッファ層を形成する第２のバッファ層形成工程と、
   を備える半導体装置の製造方法。
9. 前記第１のバッファ層形成工程で、前記プロトンの注入角度を７度〜６０度とする請求項８に記載の半導体装置の製造方法。
10. 前記第１のバッファ層形成工程は、ファーネスアニールを含み、
    前記第２のバッファ層形成工程は、レーザーアニールを含む請求項８または９に記載の半導体装置の製造方法。
11. 前記第１のバッファ層形成工程におけるイオン注入は、１．５×１０^６ｅＶ以下の加速電圧でのイオン注入を、複数回、行うものである請求項８〜１０のいずれか１項に記載の半導体装置の製造方法。

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