JPH0982955A - 半導体装置の製法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】ｐコレクタ層内の低ライフタイム領域を高精度
に制御形成することができ、高速ターンオフと低いオン
電圧の変動が少ない半導体装置の製造法を提供する。 【解決手段】ｎ型単結晶Ｓｉウエハ上に単結晶Ｓｉのｎ
バッファ層１２を堆積し、その上に多結晶Ｓｉ層３０を
堆積したウエハＡを、ｐコレクタ層２１となるｐ型の単
結晶ＳｉウエハＢと多結晶Ｓｉ層を介して貼合わせ、所
定の熱処理を行ってｐ型Ｓｉウエハからｎバッファ層へ
ｐ型不純物を拡散させ、第２のｐコレクタ層２２を形成
した後、ウエハＢを研削してｎベース層１０を所定厚さ
とした。このｎベース層表面に選択的にｐベース層２３
を形成し、その表面層に高不純物濃度のｎエミッタ層１
１を形成し、ｎベース層とｎエミッタ層とに挟まれたチ
ャネル領域上にゲート絶縁膜２０１とゲート電極１０３
を、ｐベース層とｎエミッタ層に接してエミッタ電極１
０１を、ｐコレクタ層表面にコレクタ電極１０２を形成
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置、特にバイポ
ーラ動作を有する半導体装置の製法に関する。

【０００２】

【従来の技術】一般に、モータ制御やインバータ等にお
いて、装置の小型化や低消費電力化のために、使用され
るスイッチング素子は、低オン電圧、かつ、高速スイッ
チング特性を有する半導体装置が使用されている。

【０００３】これらのスイッチング素子の中で、サイリ
スタやＩＧＢＴ（Ｉnsulated ＧateＢipolar Ｔransist
or）等の動作時に、正孔を注入するｐコレクタ層（ＩＧ
ＢＴではｐコレクタと呼ばれている）から、ｎベース層
へ少数キャリアである正孔が注入されて動作するので、
この部分でのキャリアの振舞いが、オン電圧やターンオ
フ時間におよぼす影響が大きい。

【０００４】これらの特性について、ＩＧＢＴを例に説
明する。図５は、従来の一般的な縦型ＩＧＢＴの模式断
面図である。このＩＧＢＴの基板は、底面からｐ型の高
不純物濃度のｐコレクタ層２１と、そのｐコレクタ層２
１からｎ型の高不純物濃度のｎバッファ層１２、ｎ型の
低不純物濃度のｎベース層１０を形成したシリコン基板
が用いられている。

【０００５】通常、１２００Ｖ耐圧のＩＧＢＴでは、ｎ
ベース層１０のみの厚さが約１１０μｍと比較的薄いた
め、ｐコレクタ層２１は、ｐコレクタ層としての働きの
他に、支持体を兼ねているため数１００μｍの厚さのも
のが用いられている。

【０００６】また、この基板のｎベース層１０側の表面
には、通常の半導体プロセスにより多結晶シリコンを絶
縁ゲートとし、ｐ型の高不純物濃度のｐベース層２３
と、ｐベース層２３よりも高不純物濃度のｎ型のｎエミ
ッタ層１１とを、多結晶シリコンのゲート酸化膜２０１
を共通の不純物拡散マスクとして二重拡散により形成す
る。

【０００７】このｐベース層２３とｎエミッタ層１１と
をエミッタ電極１０１でオーミック接触させ、また、基
板底面側のｐコレクタ層２１には、コレクタ電極１０２
をオーミック接触させてなる。

【０００８】このＩＧＢＴの遮断耐圧は、ｎベース層１
０の厚さおよび不純物濃度により決定される。

【０００９】ＩＧＢＴのターンオン時には、表面側のゲ
ート端子Ｇに正電位を印加することでゲート電極１０３
の下のｐベース層２３の表面にｎチャネルが形成され、
ＭＯＳ部がオン動作となる。その結果、エミッタ端子Ｅ
からはｎエミッタ層１１を経てｎベース層１０→ｎバッ
ファ層１２→ｐコレクタ層２１へと電子が流れ込む。

【００１０】一方、ｐコレクタ層２１からｎバッファ層
１２を通してｎベース層１０に正孔が注入され、それが
ｐベース層２３に到達して、エミッタ電流となる。

【００１１】このＩＧＢＴでは、ｐコレクタ層２１から
注入された正孔により、ｎベース層１０が伝導度変調
し、その結果、ＭＯＳＦＥＴ（ＭＯＳ Ｆiled Ｅffect
Ｔransistor）に比べＩＧＢＴはオン電圧が小さくでき
る。

【００１２】一方、ＩＧＢＴのターンオフ時には、ＭＯ
Ｓ部がオフして、ｎベース層１０中へのベース電流の供
給が停止し、ｐベース層２３の接合部からｎベース層１
０内に空乏層が広がり、キャリアである正孔と電子をそ
れぞれｐベース層２３、ｎベース層１０へと押し出す。
このとき、押し出された一部の電子がさらにｐコレクタ
層２１へ注入され、ｐコレクタ層２１からは正孔がｎベ
ース層１０へ注入される。そのためにターンオフ時間を
長くすると云う欠点がある。

【００１３】そこで、ＩＧＢＴのターンオフスピードを
改善するため、電子線等の放射線照射を行ったり、Ａｕ
等の重金属拡散等を行い、ライフタイムを制御する方法
が行われている。

【００１４】電子線照射やＡｕ拡散等を行うと半導体全
領域のライフタイムが低下するので、ｐコレクタ層２１
からの正孔の注入効率が低減されターンオフスピードが
改善されるが、同時にｎベース層１０のライフタイムも
低下することからオン動作時ではｎベース層の伝導度変
調効果が低減し、オン電圧が高くなると云う欠点があ
る。

【００１５】このターンオフ時間とオン電圧とのトレー
ドオフの関係を改善する方法が、特開平４−２６９８７
４号公報に記載されている。これによれば、ＩＧＢＴで
は、ｐコレクタ層２１側から高エネルギー粒子、例えば
プロトンなどの注入により低ライフタイム層を有する領
域をｐコレクタ層２１内の所定の箇所、即ち、図５に示
すようなプロトン照射領域４０を設ける。

【００１６】これによって、ｎベース層１０のライフタ
イムの低下が抑制され、オン電圧を低減することがな
く、ｐコレクタ２１からｎベース層１０への正孔の注入
量を抑えることができ、スイッチング特性を改善するこ
とができる。

【００１７】

【発明が解決しようとする課題】しかし、前記の従来技
術においては、プロトン照射領域４０の高エネルギー粒
子層のピーク（最高濃度）位置を精度よく形成すること
が重要である。

【００１８】本発明者らの検討によれば、上記構造のＩ
ＧＢＴを製造するには、基板底面側、即ち、ｐコレクタ
層２１の表面から高エネルギー粒子を照射注入して、ｐ
コレクタ層内にプロトン照射領域４０を形成する際、注
入された高エネルギー粒子が到達する位置とその濃度の
ピーク位置のばらつき（ガウス分散）、さらに低温アニ
ールによる欠陥回復のばらつき等によりライフタイム
や、素子特性がばらつくと云う問題があることが分かっ
た。

【００１９】つまり、高エネルギー粒子のピーク位置が
ｎベース層１０にずれ込むと、ｐコレクタ層２１からｎ
ベース層１０への正孔の注入量の低減効果が低下し、そ
れによってスイッチング特性が低下する。

【００２０】また、高エネルギー粒子のピーク位置がｐ
コレクタ層２１側にずれ込むと、ｎベース層１０の正孔
の注入量低減効果が向上しスイッチング特性は良好とな
るが、高エネルギー粒子がピーク位置から正規分布状に
広がるため、ｐコレクタ層２１との接合近傍のｎベース
層１０のライフタイムを低減してオン電圧が高くなる。

【００２１】さらに、高エネルギー粒子は、結晶欠陥を
形成することから抵抗率が高くなる。この高エネルギー
粒子はピーク位置から正規分布状に広がるために、低不
純物濃度のｎベース層１０にも拡がり、ｎベース層１０
の抵抗率を高くしてオン電圧をさらに高くすると云う問
題がある。

【００２２】さらにまた、ｎベース層１０での結晶欠陥
は、ＩＧＢＴがオフ状態ではｎベース層１０内全体に空
乏層が拡がり、漏れ電流が増大すると云う欠点もある。

【００２３】前記のばらつきの低減方法としては、ｐコ
レクタ層２１とｎベース層１０間に低不純物濃度の第２
のｐコレクタ層２２を設け、該ｐコレクタ層２２内に高
エネルギー粒子のピーク位置を形成することで低減する
ことが可能である。

【００２４】しかし、第２のｐコレクタ層２２は低不純
物濃度であるため、この部分の抵抗が大きく、高エネル
ギー粒子のピーク位置から正規分布状に幅広く欠陥層が
形成されて、その部分がより高抵抗層となり、一層、オ
ン電圧の増大を招くと云う問題がある。

【００２５】本発明の目的は、ｐコレクタ層内に設ける
低ライフタイム領域を高精度に制御し、高速ターンオフ
および低オン電圧のばらつきの少ない半導体装置の製法
を提供することにある。

【００２６】

【課題を解決するための手段】上記目的を達成する本発
明の要旨は次のとおりである。

【００２７】〔１〕 第１導電型の第１領域（ｐコレク
タ層）と、前記第１領域上に形成された第２導電型の第
２領域（ｎバッファ層）と、前記第２領域上に形成され
た第２領域より低不純物濃度の第３領域（ｎベース層）
と、前記第３領域表面に選択的に形成された第１導電型
の第４領域（ｐベース層）と、少なくとも前記第４領域
の表面層に形成された高不純物濃度の第２導電型の第５
領域（ｎエミッタ層）を有し、前記第３領域と第５領域
とで挟まれた部分をチャネル領域として、この上にゲー
ト絶縁膜を介してゲート電極が形成され、前記第４領域
（ｐベース層）と第５領域（ｎエミッタ層）とにコンタ
クトするエミッタ電極が形成され、かつ、前記第１領域
（ｐコレクタ層）の表面にコレクタ電極が形成された半
導体装置の製法において、前記第３領域（ｎベース層）
となる半導体単結晶ウエハ上に、前記第２領域（ｎバッ
ファ層）となる単結晶半導体層を堆積し、その上に多結
晶半導体層を堆積したウエハＡと、前記第１領域（ｐコ
レクタ層）となる半導体単結晶ウエハＢとを前記多結晶
半導体層を介して接合し、前記第１領域のｐ型不純物
を、第２領域（ｎバッファ層）に拡散することにより第
１導電型の第１領域（ｐコレクタ層２２）を形成し、前
記ウエハＢ側を所望の厚さに研削することを特徴とする
半導体装置の製法。

【００２８】〔２〕 前記第３領域（ｎベース層）とな
る半導体単結晶ウエハ上に、前記第２領域（ｎバッファ
層）となる単結晶半導体層を堆積し、第１導電型不純物
をイオン打ち込み、その上に多結晶半導体層を堆積した
ウエハＡと、前記第１領域（ｐコレクタ層）となる半導
体単結晶ウエハＢとを前記多結晶半導体層を介して接合
し、前記第１導電型不純物として打ち込んだイオンを、
第２領域（ｎバッファ層）に拡散することにより第１導
電型の第１領域（ｐコレクタ層２２）を形成し、前記ウ
エハＢ側を所望の厚さに研削することを特徴とする半導
体装置の製法。

【００２９】図１に示すように、ｐコレクタ層２１内に
多結晶シリコン３０を設けて電子の拡散長より短い第２
のｐコレクタ層２２を形成することで短い再結合領域を
形成する。その製法は、ｎ型のシリコン基板にｎバッフ
ァ層１２を堆積後、その上に多結晶シリコン層３０を堆
積し、ｐ型シリコン基板と貼り合わせる。これに所定の
熱処理を加えてｐ型シリコン基板からｐ型不純物をｎバ
ッファ層へ拡散させて第２のｐコレクタ層２２を形成す
る。これを研削することでｎベース層を所定の厚さとし
た基板のｎベース層側の表面に、通常の半導体プロセス
によりＭＯＳ部を形成する。

【００３０】即ち、ｐコレクタ層２１，２２内にライフ
タイムの短い多結晶シリコン層３０を設けることにあ
る。

【００３１】上記多結晶シリコン層３０は単結晶シリコ
ンウエハと、単結晶シリコンに多結晶シリコン層３０を
堆積したウエハとを、多結晶シリコン層３０を挾んで貼
合せることでを高精度に設けることができる。

【００３２】一方、多結晶シリコン層３０とｎバッファ
層１２に挟まれたｐ型不純物層（第２のＰコレクタ層２
２）は、通常の半導体製造の高精度熱処理による拡散技
術により、ｐコレクタ層２１側のｐ型の不純物をｎバッ
ファ層１２側へ拡散することで高精度に制御できる。

【００３３】本発明者らが、ＩＧＢＴの上記ｐコレクタ
層２１のｐ型不純物をｎバッファ層１２側へ拡散する深
さ、即ち、多結晶シリコン層３０とｎバッファ層１２に
挟まれた第２のｐコレクタ層２２の拡散深さ（Ｘ）と、
ＩＧＢＴ特性との関係を調べた。その結果を図６に示す
が、Ｘが６μｍ以下になるとターンオフ時間が短くな
り、オン電圧が上昇する。また、Ｘがゼロに近づくと、
ｐコレクタ層２１から正孔の注入はほとんど起こらなく
なり、オン電圧が急増し、ＭＯＳトランジスタのオン電
圧とターンオフ時間に近くなる。

【００３４】一方、Ｘが６μｍより大きくなると、正孔
の注入量低減効果はほとんどなくなり、ターンオフ時間
とオン電圧は一定になる。従って、このｐコレクタ層２
１からｎベース層１０への正孔の注入量は、多結晶シリ
コン層３０とｎバッファ層１２に挟まれた第２のｐコレ
クタ層２２のｐ型不純物量と、拡散深さＸを１.５〜６
μｍの範囲内で制御する。なお、Ｘは、素子特性に合わ
せて選択することで良好な特性の素子を得ることができ
る。

【００３５】なお、上記の本発明においては、第２導電
型の第２領域であるｎバッファ層１２を有する半導体装
置について説明したが、ｎバッファ層１２を設けなくと
もよい。但し、その際はＩＧＢＴのオフ時のパンチスル
ーを防ぐためにｎ−ベース層を厚く形成する。

【００３６】

【作用】上記多結晶シリコン層３０をウエハ貼合せ法で
形成し、次いで半導体の高精度不純物拡散技術によりｐ
コレクタ層２２を形成したことによって、低ライフタイ
ム層をｐコレクタ層２１内に高精度に形成することがで
きる。

【００３７】上記のスイッチングデバイスは、ｐコレク
タ層２１からｎベース層１０への正孔の注入量を精度よ
く抑えることができるので、高速スイッチング特性の素
子を得ることができ、更に、ｎベース層１０のライフタ
イムを低下することがないのでオン電圧を低くすること
ができる。

【００３８】また、前記のウエハを貼合わせることで多
結晶シリコン層３０を形成するため製造時のばらつきも
ほとんどないと云う特長がある。

【００３９】

【実施例】以下に、本発明を図面によって説明する。

【００４０】〔実施例 １〕図１は、本実施例によるＩ
ＧＢＴの模式断面図である。図２は、図１のＩＧＢＴの
基板の製造工程を示す模式断面図でる。

【００４１】図２に示すように、後にＩＧＢＴのｎベー
ス層１０となる厚さ４００μｍのｎ型の６５Ω・ｃｍの
シリコンウエハＡを準備する（工程ａ）。

【００４２】次に、後にＩＧＢＴのｎバッファ層１２と
なる領域に、エピタキシャルによりｎ型の不純物濃度５
×１０¹⁶／ｃｍ³の単結晶シリコンを１０μｍ堆積させ
る（工程ｂ）。

【００４３】次に、本発明のポイントである多結晶シリ
コン層３０をＣＶＤ法により０.５μｍ堆積させる（工
程ｃ）。多結晶シリコン層３０の厚さは０.１μｍ以上
で十分注入量を低減できる。多結晶シリコン層３０を厚
くすると、後の熱処理でｎバッファ層と多結晶シリコン
層間に拡散してできるｐコレクタ層の厚さのばらつき幅
が大きくなり、ＩＧＢＴ素子特性のバラツキも大きくな
る。従って、多結晶シリコン層３０の厚さは、０.１〜
１.５μｍの範囲が望ましい。

【００４４】次いで、ＩＧＢＴのｐコレクタ層２１とな
る厚さ４００μｍのｐ型の０.０２Ω・ｃｍのシリコン
ウエハＢを、前記のシリコンウエハＡの多結晶シリコン
層３０の堆積面に常温で重ね、１１５０℃、６０分の熱
処理を加えて両者を接合する（工程ｄ）。

【００４５】続いて、１２００℃、５００分の熱処理を
加えることで、ｐ型シリコン領域（ウエハＢ）からｐ型
の不純物を多結晶シリコン層３０（ウエハＡ）に拡散さ
せ、単結晶シリコン（ｎバッファ層１２）内の多結晶シ
リコン層３０との界面に、１×１０¹⁸／ｃｍ³で、拡散
深さ４μｍのｐ型のシリコン層（ＩＧＢＴの第２のｐコ
レクタ層２２）を形成する（工程ｅ）。

【００４６】なお、上記ｐ型のシリコン層の厚さは、工
程ｄ以下の熱処理の温度と時間を選択することで任意に
形成することができる。

【００４７】最後にｎベース層１０が１１０μｍとなる
よう研磨（またはエッチング）により研削して基板が完
成する（工程ｆ）。

【００４８】なお、接合に要する熱処理が不十分な場
合、研磨時にウエハ破壊が発生し易く、歩留まりの低下
を招く。従って、十分な接合強度を得るためには１００
０℃以上で少なくとも３０分の熱処理が必要である。

【００４９】その後は、図１に示すように通常の半導体
製造プロセスによりｎベース層１０上に、ＩＧＢＴのＭ
ＯＳ部を形成する。このＭＯＳ部は０.４μｍの多結晶
シリコンをゲート電極１０３とし、そのゲート長１５μ
ｍ、ゲート下の絶縁膜（ゲート酸化膜２０１）の厚さが
０.０７μｍ、ｐベース層２３は表面不純物濃度５×１
０¹⁷／ｃｍ³、拡散深さ３μｍ、ｎエミッタ層１１は表
面不純物濃度１×１０^{2 0}／ｃｍ³、拡散深さ０.５μｍで
あり、ｐベース層２３とｎエミッタ層１１は、多結晶シ
リコンからなるゲート電極１０３を共通の拡散マスクと
して２重拡散により形成した。

【００５０】エミッタ電極１０１は、ｎエミッタ層１１
とｐベース層２３を電気的に短絡するようにＡｌで低抵
抗接触している。また、反対側の面のコレクタ電極１０
２は、ｐコレクタ層２１にＡｌで低抵抗接触している。

【００５１】このＩＧＢＴの動作は、エミッタ端子Ｅに
対してコレクタ端子Ｃに正電位を与えた状態で、ゲート
端子Ｇに正の電位を与えることによりゲート電極１０３
下のｐベース層２３の表面にｎチャネルが形成され、エ
ミッタ電極１０１→ｎエミッタ層１１→ｎベース層１０
→ｎバッファ層１２→ｐコレクタ層２２へと電子が流れ
る。これによって、コレクタ電極１０２側からは、ｐコ
レクタ層２１→多結晶シリコン層３０→第２のｐコレク
タ層２２→ｎバッファ層１２→ｎベース層１０へと正孔
が注入され、その正孔の一部はｐベース層２３にも到達
してエミッタ電流となる。

【００５２】この注入された正孔により、ｎベース層１
０が導電率変調し、高抵抗であるｎベース層１０の抵抗
が低減するためオン電圧が低減する。

【００５３】さらに、ＩＧＢＴが阻止状態では、ｎベー
ス層１０から伸びる空乏層がｐコレクタ層２１に到達す
るいわゆるパンチスルーを防止するため、ｎバッファ層
１２を設けているので、ｐコレクタ層２１とｎベース層
１０間を狭くすることができオン電圧をより一層低減す
ることができる。

【００５４】一方、このＩＧＢＴをターンオフするに
は、ゲート端子Ｇにエミッタ端子Ｅと同電位（または負
の電位）を与えることで、ゲート電極１０３下のｐベー
ス層２３表面のｎチャネルが消失し、ＭＯＳ部がオフし
てｎベース層１０への電子電流がストップする。その結
果、ｐベース層２３からｎベース層１０へ空乏層が広が
り、それに伴って、キャリアである正孔と電子をそれぞ
れｐベース層２３、ｎベース層１０へと押し出す。

【００５５】このとき、押し出された一部の電子はさら
にｐコレクタ層２２へ注入され、ｐコレクタ層２２から
正孔がｎベース層１０へ注入されるが、ｐコレクタ層２
２から４μｍの位置に低ライフタイムの多結晶シリコン
層３０が形成されているためにキャリアの注入が低減さ
れ、ターンオフ時間が短くなる。

【００５６】本実施例のＩＧＢＴの特性は、耐圧１４０
０Ｖ、しきい値電圧２.５Ｖ、オン電圧１００Ａ／ｃｍ²
で２.０Ｖ、ターンオフ時間０.５μｓと極めて高性能で
ある。

【００５７】また、これらの特性の製造によるばらつき
は、ターンオフ時間で±５％以内であり、従来のプロト
ン照射法による場合の±３０％に比べると、著しく小さ
くすることができる。

【００５８】〔実施例 ２〕図３は、本発明のＩＧＢＴ
の基板の他の製造工程の模式断面図である。

【００５９】まず、後にＩＧＢＴのｎベース層１０とな
る厚さ４００μｍのｎ型の１００Ω・ｃｍのシリコンウ
エハＡを準備する（工程ａ）。

【００６０】次に、後のＩＧＢＴのｎバッファ層１２
を、エピタキシャルによりｎ型の不純物濃度５×１０¹⁶
／ｃｍ³の単結晶シリコンを１５μｍ堆積させる（工程
ｂ）。

【００６１】次に、イオン打込法によりボロン（Ｂ）を
２×１０¹⁴／ｃｍ²を打ち込む（工程ｃ）。

【００６２】次に、本発明のポイントである多結晶シリ
コン層３０をＣＶＤ法により０.５μｍ堆積させる（工
程ｄ）。

【００６３】次いで、後にＩＧＢＴのｐコレクタ層２１
となる厚さ４００μｍのｐ型０.０２Ω・ｃｍのシリコ
ンウエハＢを、前記シリコンウエハＡの多結晶シリコン
層３０を形成した面に貼り合わせ、１１５０℃、６０分
の熱処理を加えて両ウエハを接合する（工程ｅ）。

【００６４】続いて、１２００℃、１５０分の熱処理を
加えることで、先にイオン打ち込みしたウエハＡのボロ
ンを単結晶シリコン（ｎバッファ層１２）内に拡散させ
て、多結晶シリコン層３０との界面に１×１０¹⁸／ｃｍ
³、拡散深さ４μｍのｐ型のシリコン領域（ＩＧＢＴの
第２のｐコレクタ層２２となる）を形成する（工程
ｆ）。

【００６５】最後にウエハＡ側のｎベース層１０を１１
０μｍとなるよう研磨（またはエッチング）により研削
して基板が完成する（工程ｇ）。

【００６６】次に、ｎベース層１０側の表面へのＭＯＳ
部形成は実施例１と同様にして行なった。

【００６７】本実施例においては、第２のｐコレクタ層
２２の形成には、予め不純物を導入しているので、拡散
時間が短く、実施例１に比べてよりばらつきを小さくで
きる。

【００６８】なお、前記の実施例１および本実施例２で
は、いずれもｎベース層１０となる側のウエハＡに多結
晶シリコン層３０を堆積させたが、ｐコレクタ層２１と
なるウエハＢ側に堆積させてもよい。

【００６９】〔実施例 ３〕図４は、本発明の他のＩＧ
ＢＴの模式断面図である。これは実施例１，２と同様に
して作成することができるが、ＩＧＢＴのｎバッファ層
１２に相当する部分を設けていないのが特徴である。

【００７０】これによりＩＧＢＴがオフ時にｐベース層
２３からｎベース層１０に空乏層が伸び、ｐコレクタ層
２１へ到達するいわゆるパンチスルーを防止するため、
ｎベース層１０の厚さが１８０μｍと実施例１に比べ厚
く形成した。

【００７１】また、ｎバッファ層１２を形成するエピタ
キシャル工程がない分、その製造工程を短縮することが
できる。また、ｎベース層１０が厚いため、オン電圧が
２.２Ｖと高くなるが、その他の特性は実施例１のＩＧ
ＢＴと同等である。

【００７２】なお、本発明のｐコレクタ層内に低ライフ
タイム層である多結晶シリコン層を形成して正孔の注入
量を制御する方法は、ｐｎｐまたはｐｎｐｎ構造を有
し、かつ、ｐ層から正孔を注入して動作するスイッチン
グデバイス等に適用することにより同様の効果が得られ
る。

【００７３】

【発明の効果】ｐコレクタ層への多結晶シリコン層の形
成を、前記２枚のウエハを張り合わせることにより形成
する本発明のＩＧＢＴは、他の特性を犠牲にすることな
く、ｐコレクタ層内に低ライフタイム領域を高精度に制
御，形成することができ、高速ターンオフと低オン電圧
の半導体装置を得ることができる。

【００７４】また、上記多結晶シリコン層が精度よく形
成できるので、素子特性の製造ばらつきを小さくするこ
とができる。

【図面の簡単な説明】

【図１】実施例１のＩＧＢＴの模式断面図である。

【図２】図１のＩＧＢＴの基板の製造工程を示す模式断
面図である。

【図３】図１のＩＧＢＴの基板の他の製造工程を示す模
式断面図である。

【図４】本発明の他のＩＧＢＴの模式断面図である。

【図５】従来のＩＧＢＴの模式断面図である。

【図６】本発明のＩＧＢＴのｐコレクタ層拡散深さ
（Ｘ）とオン電圧，ターンオフ時間の関係を示すグラフ
である。

【符号の説明】

１０…ｎベース層、１１…ｎエミッタ層、１２…ｎバッ
ファ層、２１…ｐコレクタ層、２２…第２のｐコレクタ
層、２３…ｐベース層、３０…多結晶シリコン層、４０
…プロトン照射領域、１０１…エミッタ電極、１０２…
コレクタ電極、１０３…ゲート電極、２０１…ゲート酸
化膜、Ｅ…エミッタ端子、Ｇ…ゲート端子、Ｃ…コレク
タ端子。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 第１導電型の第１領域（ｐコレクタ層）
   と、前記第１領域上に形成された第１領域より低不純物
   濃度の第３領域（ｎベース層）と、前記第３領域表面に
   選択的に形成された第１導電型の第４領域（ｐベース
   層）と、少なくとも前記第４領域の表面層に形成された
   高不純物濃度の第２導電型の第５領域（ｎエミッタ層）
   を有し、 前記第３領域と第５領域とで挟まれた部分をチャネル領
   域として、この上にゲート絶縁膜を介してゲート電極が
   形成され、前記第４領域（ｐベース層）と第５領域（ｎ
   エミッタ層）とにコンタクトするエミッタ電極が形成さ
   れ、かつ、前記第１領域（ｐコレクタ層）の表面にコレ
   クタ電極が形成された半導体装置の製法において、 前記第３領域（ｎベース層）となる半導体単結晶ウエハ
   上に、多結晶半導体層を堆積したウエハＡと、 前記第１領域（ｐコレクタ層）となる半導体単結晶ウエ
   ハＢとを前記多結晶半導体層を介して接合し、 前記第１領域の第１導電型不純物を、第３領域（ｎベー
   ス層）に拡散することにより第１導電型の第１領域（第
   ２のｐコレクタ層）を前記多結晶半導体層に隣接して形
   成し、 前記ウエハＢ側を所望の厚さに研削することを特徴とす
   る半導体装置の製法。
2. 【請求項２】 第１導電型の第１領域（ｐコレクタ層）
   と、前記第１領域上に形成された第１領域より低不純物
   濃度の第３領域（ｎベース層）と、前記第３領域表面に
   選択的に形成された第１導電型の第４領域（ｐベース
   層）と、少なくとも前記第４領域の表面層に形成された
   高不純物濃度の第２導電型の第５領域（ｎエミッタ層）
   を有し、 前記第３領域と第５領域とで挟まれた部分をチャネル領
   域として、この上にゲート絶縁膜を介してゲート電極が
   形成され、前記第４領域（ｐベース層）と第５領域（ｎ
   エミッタ層）とにコンタクトするエミッタ電極が形成さ
   れ、かつ、前記第１領域（ｐコレクタ層）の表面にコレ
   クタ電極が形成された半導体装置の製法において、 前記第３領域（ｎベース層）となる半導体単結晶ウエハ
   上に、第１導電型不純物をイオン打ち込み、その上に多
   結晶半導体層を堆積したウエハＡと、 前記第１領域（ｐコレクタ層）となる半導体単結晶ウエ
   ハＢとを前記多結晶半導体層を介して接合し、 前記第１導電型不純物として打ち込んだイオンを、第１
   領域（ｎベース層）に拡散することにより第１導電型の
   第１領域（第２のｐコレクタ層）を前記多結晶半導体層
   に隣接して形成し、 前記ウエハＢ側を所望の厚さに研削することを特徴とす
   る半導体装置の製法。
3. 【請求項３】 第１導電型の第１領域（ｐコレクタ層）
   と、前記第１領域上に形成された第２導電型の第２領域
   （ｎバッファ層）と、前記第２領域上に形成された第２
   領域より低不純物濃度の第３領域（ｎベース層）と、前
   記第３領域表面に選択的に形成された第１導電型の第４
   領域（ｐベース層）と、少なくとも前記第４領域の表面
   層に形成された高不純物濃度の第２導電型の第５領域
   （ｎエミッタ層）を有し、 前記第３領域と第５領域とで挟まれた部分をチャネル領
   域として、この上にゲート絶縁膜を介してゲート電極が
   形成され、前記第４領域（ｐベース層）と第５領域（ｎ
   エミッタ層）とにコンタクトするエミッタ電極が形成さ
   れ、かつ、前記第１領域（ｐコレクタ層）の表面にコレ
   クタ電極が形成された半導体装置の製法において、 前記第３領域（ｎベース層）となる半導体単結晶ウエハ
   上に、前記第２領域（ｎバッファ層）となる単結晶半導
   体層を堆積し、その上に多結晶半導体層を堆積したウエ
   ハＡと、 前記第１領域（ｐコレクタ層）となる半導体単結晶ウエ
   ハＢとを前記多結晶半導体層を介して接合し、 前記第１領域の第１導電型不純物を、第２領域（ｎバッ
   ファ層）に拡散することにより第１導電型の第１領域
   （第２のｐコレクタ層）を形成し、 前記ウエハＢ側を所望の厚さに研削することを特徴とす
   る半導体装置の製法。
4. 【請求項４】 第１導電型の第１領域（ｐコレクタ層）
   と、前記第１領域上に形成された第２導電型の第２領域
   （ｎバッファ層）と、前記第２領域上に形成された第２
   領域より低不純物濃度の第３領域（ｎベース層）と、前
   記第３領域表面に選択的に形成された第１導電型の第４
   領域（ｐベース層）と、少なくとも前記第４領域の表面
   層に形成された高不純物濃度の第２導電型の第５領域
   （ｎエミッタ層）を有し、 前記第３領域と第５領域とで挟まれた部分をチャネル領
   域として、この上にゲート絶縁膜を介してゲート電極が
   形成され、前記第４領域（ｐベース層）と第５領域（ｎ
   エミッタ層）とにコンタクトするエミッタ電極が形成さ
   れ、かつ、前記第１領域（ｐコレクタ層）の表面にコレ
   クタ電極が形成された半導体装置の製法において、 前記第３領域（ｎベース層）となる半導体単結晶ウエハ
   上に、前記第２領域（ｎバッファ層）となる単結晶半導
   体層を堆積し、第１導電型不純物をイオン打ち込み、そ
   の上に多結晶半導体層を堆積したウエハＡと、 前記第１領域（ｐコレクタ層）となる半導体単結晶ウエ
   ハＢとを前記多結晶半導体層を介して接合し、 前記第１導電型不純物として打ち込んだイオンを、第２
   領域（ｎバッファ層）に拡散することにより第１導電型
   の第１領域（第２のｐコレクタ層）を形成し、 前記ウエハＢ側を所望の厚さに研削することを特徴とす
   る半導体装置の製法。
5. 【請求項５】 前記多結晶半導体層を、前記ウエハＡ側
   ではなく、前記ウエハＢ側のウエハＡとの接合面に形成
   する請求項１〜４のいずれかに記載の半導体装置の製
   法。
6. 【請求項６】 前記多結晶半導体層と接する前記第１領
   域の厚さを１〜６μｍに制御する請求項１〜５のいずれ
   かに記載の半導体装置の製法。
7. 【請求項７】 前記ウエハＡとウエハＢとは常温で接合
   面を重ね、１０００℃以上，３０分以上熱処理すること
   で前記両ウエハを接合する請求項１〜５のいずれかに記
   載の半導体装置の製法。