JP2641994B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2641994B2 JP2641994B2 JP3042983A JP4298391A JP2641994B2 JP 2641994 B2 JP2641994 B2 JP 2641994B2 JP 3042983 A JP3042983 A JP 3042983A JP 4298391 A JP4298391 A JP 4298391A JP 2641994 B2 JP2641994 B2 JP 2641994B2
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- JP
- Japan
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- line
- serial
- data
- serial data
- circuit
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 230000005540 biological transmission Effects 0.000 claims description 11
- 230000004044 response Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にシリアル部へのデータ転送機能を備えたグラフィッ
クメモリに関する。
特にシリアル部へのデータ転送機能を備えたグラフィッ
クメモリに関する。
【０００２】
【従来の技術】近年、半導体記憶装置において、ＥＷ
Ｓ、パーソナル・コンピュータのモニタ画面を構成する
ためのグラフィックメモリは、ランダムアクセスポート
とシリアルアクセスポートを共有したメモリが提案さ
れ、製品化されている。
Ｓ、パーソナル・コンピュータのモニタ画面を構成する
ためのグラフィックメモリは、ランダムアクセスポート
とシリアルアクセスポートを共有したメモリが提案さ
れ、製品化されている。
【０００３】かかる型式のグラフィックメモリはランダ
ムアクセスポートからシリアルアクセスポートへデータ
転送サイクルにおいて、転送する回路構成を有してお
り、詳細を図３の回路図と、図４のタイムチャートを参
照して説明する。
ムアクセスポートからシリアルアクセスポートへデータ
転送サイクルにおいて、転送する回路構成を有してお
り、詳細を図３の回路図と、図４のタイムチャートを参
照して説明する。
【０００４】図３において、１はセルアレイであり、１
１，２１はセンスアンプである。Ｄ0・・・Ｄn，Ｄ0(オーハ゛ー
ライン)・・・Ｄn(オーハ゛ーライン)はディジット線であり、Ｑ11，Ｑ
12，Ｑ21，Ｑ22は第１伝達用Ｎチャンネル型ＭＯＳトラ
ンジスタである。ＬＢ0・・・ＬＢn，ＬＢn(オーハ゛ーライン)・・・
ＬＢn(オーハ゛ーライン)はシリアルデータ線であり、Ｑ13，Ｑ1
4，Ｑ15，Ｑ16，Ｑ17，Ｑ18，Ｑ23，Ｑ24，Ｑ25，Ｑ2
6，Ｑ27，Ｑ28は、シリアルデータ線のデータを保持す
るフリップフロップ３００，３０１を構成するＭＯＳト
ランジスタである。ＬＢＹ0・・・ＬＢＹnはインバータ１
２，２２の出力信号線であり、このインバータ１２，２
２はＬＢ0(オーハ゛ーライン)・・・ＬＢn(オーハ゛ーライン)のバッファ回
路として機能する。ＳＹ0・・・ＳＹnは外部入力ＳＣの信
号に基づきシリアルポインター３０で順次選択される信
号線であり、通常、ＳＹ0・・・ＳＹnのうちのいずれか１
つが選択されている。Ｑ20，Ｑ30は信号線ＳＹ0・・・ＳＹ
nが選択した信号線ＬＢＹ0・・・ＬＢＹn上のデータを選択
的に伝達する第２伝達用Ｎチャンネル型ＭＯＳトランジ
スタである。ＤＴ，ＤＴ(オーハ゛ーライン)はディジット線Ｄ0・
・・Ｄn，Ｄ0(オーハ゛ーライン)・・・Ｄn(オーハ゛ーライン)のデータをシリ
アルデータ線ＬＢ0・・・ＬＢnに転送を制御する制御信号
線であり、ＳＢは出力信号線ＬＢＹ0・・・ＬＢＹnを信号
線ＳＹ0・・・ＳＹnで選択した信号を伝達する。
１，２１はセンスアンプである。Ｄ0・・・Ｄn，Ｄ0(オーハ゛ー
ライン)・・・Ｄn(オーハ゛ーライン)はディジット線であり、Ｑ11，Ｑ
12，Ｑ21，Ｑ22は第１伝達用Ｎチャンネル型ＭＯＳトラ
ンジスタである。ＬＢ0・・・ＬＢn，ＬＢn(オーハ゛ーライン)・・・
ＬＢn(オーハ゛ーライン)はシリアルデータ線であり、Ｑ13，Ｑ1
4，Ｑ15，Ｑ16，Ｑ17，Ｑ18，Ｑ23，Ｑ24，Ｑ25，Ｑ2
6，Ｑ27，Ｑ28は、シリアルデータ線のデータを保持す
るフリップフロップ３００，３０１を構成するＭＯＳト
ランジスタである。ＬＢＹ0・・・ＬＢＹnはインバータ１
２，２２の出力信号線であり、このインバータ１２，２
２はＬＢ0(オーハ゛ーライン)・・・ＬＢn(オーハ゛ーライン)のバッファ回
路として機能する。ＳＹ0・・・ＳＹnは外部入力ＳＣの信
号に基づきシリアルポインター３０で順次選択される信
号線であり、通常、ＳＹ0・・・ＳＹnのうちのいずれか１
つが選択されている。Ｑ20，Ｑ30は信号線ＳＹ0・・・ＳＹ
nが選択した信号線ＬＢＹ0・・・ＬＢＹn上のデータを選択
的に伝達する第２伝達用Ｎチャンネル型ＭＯＳトランジ
スタである。ＤＴ，ＤＴ(オーハ゛ーライン)はディジット線Ｄ0・
・・Ｄn，Ｄ0(オーハ゛ーライン)・・・Ｄn(オーハ゛ーライン)のデータをシリ
アルデータ線ＬＢ0・・・ＬＢnに転送を制御する制御信号
線であり、ＳＢは出力信号線ＬＢＹ0・・・ＬＢＹnを信号
線ＳＹ0・・・ＳＹnで選択した信号を伝達する。
【０００５】この従来例の転送回路を、図４のタイムチ
ャートを参照して説明する。セルアレイ１からシリアル
ポートにデータを転送する場合、データ転送制御信号線
ＤＴが時刻ｔ1にロウレベルからハイレベル、ＤＴ(オーハ゛
ーライン)がハイレベルからロウレベルになる。
ャートを参照して説明する。セルアレイ１からシリアル
ポートにデータを転送する場合、データ転送制御信号線
ＤＴが時刻ｔ1にロウレベルからハイレベル、ＤＴ(オーハ゛
ーライン)がハイレベルからロウレベルになる。
【０００６】ディジット線Ｄ0・・・Ｄn，Ｄ0(オーハ゛ーライン)・・
・Ｄn(オーハ゛ーライン)上のデータはＮチャンネル型ＭＯＳトラ
ンジスタＱ11，Ｑ12，Ｑ21，Ｑ22を通って、シリアルデ
ータ線ＬＢ0・・・ＬＢn，ＬＢ0(オーハ゛ーライン)・・・ＬＢn(オーハ゛ー
ライン)を前記ディジットＤ0・・・Ｄn，Ｄ0(オーハ゛ーライン)・・・Ｄn
レベルに一致させる（時刻ｔ2）。
・Ｄn(オーハ゛ーライン)上のデータはＮチャンネル型ＭＯＳトラ
ンジスタＱ11，Ｑ12，Ｑ21，Ｑ22を通って、シリアルデ
ータ線ＬＢ0・・・ＬＢn，ＬＢ0(オーハ゛ーライン)・・・ＬＢn(オーハ゛ー
ライン)を前記ディジットＤ0・・・Ｄn，Ｄ0(オーハ゛ーライン)・・・Ｄn
レベルに一致させる（時刻ｔ2）。
【０００７】シリアルデータ線ＬＢ0(オーハ゛ーライン)・・・ＬＢ
n(オーハ゛ーライン)がインバータ１２，２２により、出力信号
線ＬＢＹ0・・・ＬＢＹnを駆動する。前述のデータ転送が
終わった後、外部入力ＳＣの信号により選択信号ＳＹ0・
・・ＳＹnが順次選択されることにより、出力信号線ＬＢ
Ｙ0・・・ＬＢＹn上のデータを順次取り出す。
n(オーハ゛ーライン)がインバータ１２，２２により、出力信号
線ＬＢＹ0・・・ＬＢＹnを駆動する。前述のデータ転送が
終わった後、外部入力ＳＣの信号により選択信号ＳＹ0・
・・ＳＹnが順次選択されることにより、出力信号線ＬＢ
Ｙ0・・・ＬＢＹn上のデータを順次取り出す。
【０００８】
【発明が解決しようとする課題】上述した従来の転送回
路ではディジット線Ｄ0・・・Ｄn，Ｄ0(オーハ゛ーライン)・・・Ｄn(オ
ーハ゛ーライン)から、シリアルデータ線ＬＢ0・・・ＬＢn，ＬＢ
(オーハ゛ーライン)・・・ＬＢn(オーハ゛ーライン)にデータを転送すると
き、出力信号線ＬＢＹ0・・・ＬＢＹnを駆動するインバー
タ１２，１３が全シリアルデータ線ＬＢ0・・・ＬＢn，Ｌ
Ｂ(オーハ゛ーライン)・・・ＬＢn(オーハ゛ーライン)と同数だけ存在するの
で大きな貫通電流が流れる。その結果、電源と接地線間
ＶCC，ＧＮＤに電流期間がかかり、電源電圧ＶCCの低下
と、接地電位ＧＮＤでの浮き上がりが生じ、製品として
のピーク電流値が大きくなり、製品として安定な動作が
得られないという問題点があった。
路ではディジット線Ｄ0・・・Ｄn，Ｄ0(オーハ゛ーライン)・・・Ｄn(オ
ーハ゛ーライン)から、シリアルデータ線ＬＢ0・・・ＬＢn，ＬＢ
(オーハ゛ーライン)・・・ＬＢn(オーハ゛ーライン)にデータを転送すると
き、出力信号線ＬＢＹ0・・・ＬＢＹnを駆動するインバー
タ１２，１３が全シリアルデータ線ＬＢ0・・・ＬＢn，Ｌ
Ｂ(オーハ゛ーライン)・・・ＬＢn(オーハ゛ーライン)と同数だけ存在するの
で大きな貫通電流が流れる。その結果、電源と接地線間
ＶCC，ＧＮＤに電流期間がかかり、電源電圧ＶCCの低下
と、接地電位ＧＮＤでの浮き上がりが生じ、製品として
のピーク電流値が大きくなり、製品として安定な動作が
得られないという問題点があった。
【０００９】
【課題を解決するための手段】本発明の要旨はワード線
と、ディジット線と、メモリセルにより構成されたメモ
リセルアレイと、前記ディジット線上に設けられたセン
スアンプと、前記ディジット線上のデータをシリアルデ
ータとして保持するフリップフロップと、前記シリアル
データを伝達するシリアルデータ線と、前記ディジット
線のデータを前記シリアルデータ線に伝達する第１伝達
回路と、外部クロックで順次選択されるシリアルポイン
ターの出力信号に応答してシリアルデータ線上のシリア
ルデータをシリアルバス線に伝達する第２伝達回路と、
前記シリアルデータ線上のシリアルデータを増幅するバ
ッファ回路を備えた半導体記憶回路において、前記シリ
アルポインターの出力信号に応答して前記バッファ回路
と前記シリアルデータ線とを順次接続する第３伝達回路
を設けたことである。
と、ディジット線と、メモリセルにより構成されたメモ
リセルアレイと、前記ディジット線上に設けられたセン
スアンプと、前記ディジット線上のデータをシリアルデ
ータとして保持するフリップフロップと、前記シリアル
データを伝達するシリアルデータ線と、前記ディジット
線のデータを前記シリアルデータ線に伝達する第１伝達
回路と、外部クロックで順次選択されるシリアルポイン
ターの出力信号に応答してシリアルデータ線上のシリア
ルデータをシリアルバス線に伝達する第２伝達回路と、
前記シリアルデータ線上のシリアルデータを増幅するバ
ッファ回路を備えた半導体記憶回路において、前記シリ
アルポインターの出力信号に応答して前記バッファ回路
と前記シリアルデータ線とを順次接続する第３伝達回路
を設けたことである。
【００１０】
【発明の作用】上記構成によると、シリアルデータ線上
のシリアルデータはシリアルポインターの出力信号が順
次シリアルデータをシリアルバスに伝達させるとき、第
３伝達回路がシリアルデータをバッファ回路に順次転送
する。
のシリアルデータはシリアルポインターの出力信号が順
次シリアルデータをシリアルバスに伝達させるとき、第
３伝達回路がシリアルデータをバッファ回路に順次転送
する。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１２】図１は本発明の一実施例を示す回路図であ
る。グラフィックメモリのデータ転送系を詳示してお
り、図２は図１のタイムチャートである。一実施例と従
来例の相異点は図３に示した従来のデータ転送回路に、
第３の伝達用Ｎチャンネル型ＭＯＳトランジスタＱ19，
Ｑ29とフローティング防止用のインバータ１３，２３を
追加したことである。インバータ１２，２２はインバー
タ１３，２３に比べるとサイズが小さい。従来例と同一
構成には、同一符号を付して説明は省略する。
る。グラフィックメモリのデータ転送系を詳示してお
り、図２は図１のタイムチャートである。一実施例と従
来例の相異点は図３に示した従来のデータ転送回路に、
第３の伝達用Ｎチャンネル型ＭＯＳトランジスタＱ19，
Ｑ29とフローティング防止用のインバータ１３，２３を
追加したことである。インバータ１２，２２はインバー
タ１３，２３に比べるとサイズが小さい。従来例と同一
構成には、同一符号を付して説明は省略する。
【００１３】次に本実施例のデータ転送回路の動作を図
２のタイムチャートを参照して説明する。従来例と同様
セルアレイからシリアルポートにデータを転送する場合
は、データ転送制御信号ＤＴがロウレベルからハイレベ
ル、ＤＴ(オーハ゛ーライン)がハイレベルからロウレベルに移行
する（時刻ｔ21）。
２のタイムチャートを参照して説明する。従来例と同様
セルアレイからシリアルポートにデータを転送する場合
は、データ転送制御信号ＤＴがロウレベルからハイレベ
ル、ＤＴ(オーハ゛ーライン)がハイレベルからロウレベルに移行
する（時刻ｔ21）。
【００１４】ディジット線Ｄ0・・・Ｄn，Ｄ0(オーハ゛ーライン)・・
・Ｄn(オーハ゛ーライン)上のデータがＮチャンネル型ＭＯＳトラ
ンジスタＱ11，Ｑ12，Ｑ21，Ｑ22を通って、シリアルデ
ータ線ＬＢ0・・・ＬＢn，ＬＢ0(オーハ゛ーライン)・・・ＬＢn(オーハ゛ー
ライン)に伝達され、シリアルデータ線ＬＢ0・・・ＬＢn，Ｌ
Ｂ0(オーハ゛ーライン)・・・ＬＢn(オーハ゛ーライン)は時刻ｔ22にディジ
ット線Ｄ0・・・Ｄn，Ｄ0(オーハ゛ーライン)・・・Ｄn(オーハ゛ーライン)と同
じレベルになる。
・Ｄn(オーハ゛ーライン)上のデータがＮチャンネル型ＭＯＳトラ
ンジスタＱ11，Ｑ12，Ｑ21，Ｑ22を通って、シリアルデ
ータ線ＬＢ0・・・ＬＢn，ＬＢ0(オーハ゛ーライン)・・・ＬＢn(オーハ゛ー
ライン)に伝達され、シリアルデータ線ＬＢ0・・・ＬＢn，Ｌ
Ｂ0(オーハ゛ーライン)・・・ＬＢn(オーハ゛ーライン)は時刻ｔ22にディジ
ット線Ｄ0・・・Ｄn，Ｄ0(オーハ゛ーライン)・・・Ｄn(オーハ゛ーライン)と同
じレベルになる。
【００１５】前述のデータ転送が終了すると、外部入力
信号ＳＣにより信号線ＳＹ0・・・ＳＹnが順次選択され、
シリアルデータ線ＬＢ0・・・ＬＢn上のバッファデータは
シリアルバスＳＢに順次送り出される。
信号ＳＣにより信号線ＳＹ0・・・ＳＹnが順次選択され、
シリアルデータ線ＬＢ0・・・ＬＢn上のバッファデータは
シリアルバスＳＢに順次送り出される。
【００１６】しかしながら、データ転送時、バッファ回
路を構成するインバータ１２，２２は同時に動作しない
で、シリアルポインターが順次進行する毎にＭＯＳトラ
ンジスタＱ19，Ｑ29が順次オンしインバータ１２，１
３，２２，２３が一組づつ動作するので、データ転送時
のインバータ１２，２２の貫通電流を非常に小さくする
ことができる。
路を構成するインバータ１２，２２は同時に動作しない
で、シリアルポインターが順次進行する毎にＭＯＳトラ
ンジスタＱ19，Ｑ29が順次オンしインバータ１２，１
３，２２，２３が一組づつ動作するので、データ転送時
のインバータ１２，２２の貫通電流を非常に小さくする
ことができる。
【００１７】
【発明の効果】以上説明したように本発明は、グラフィ
ックメモリのデータ転送時にシリアルデータのバッファ
回路を一組分ずつ順次動作させることで、バッファ回路
での貫通電流を大幅に減少したので、データ転送時の過
渡電流および平均電流を小さくし、他の回路への影響を
少なくすることができ、安定な動作が得られるという効
果がある。
ックメモリのデータ転送時にシリアルデータのバッファ
回路を一組分ずつ順次動作させることで、バッファ回路
での貫通電流を大幅に減少したので、データ転送時の過
渡電流および平均電流を小さくし、他の回路への影響を
少なくすることができ、安定な動作が得られるという効
果がある。
【図１】本発明の一実施例のデータ転送回路を示す回路
図である。
図である。
【図２】一実施例のタイムチャートである。
【図３】従来例のデータ転送回路を示す回路図である。
【図４】従来例のタイムチャートである。
Ｄ0・・・Ｄn，Ｄ0(オーハ゛ーライン)・・・Ｄn (オーハ゛ーライン) ディジ
ット線 ＬＢ0・・・ＬＢn，ＬＢ0(オーハ゛ーライン)・・・ＬＢn(オーハ゛ーライン)
シリアルデータ線１ ＬＢＹ0・・・ＬＢＹn シリアルデータ線２ ＳＢ シリアルデータバス ＤＴ，ＤＴ(オーハ゛ーライン) データ転送制御信号 ＳＡ センスアンプ Ｑ11，Ｑ12，Ｑ15，Ｑ17，Ｑ18，Ｑ19，Ｑ20，Ｑ21，Ｑ
22，Ｑ25，Ｑ27，Ｑ28，Ｑ29，Ｑ30 Ｎチャンネル型Ｍ
ＯＳトランジスタ Ｑ13，Ｑ14，Ｑ16，Ｑ23，Ｑ24，Ｑ26 Ｐチャンネル型
ＭＯＳトランジスタ １２，１３，２２，２３ インバータ
ット線 ＬＢ0・・・ＬＢn，ＬＢ0(オーハ゛ーライン)・・・ＬＢn(オーハ゛ーライン)
シリアルデータ線１ ＬＢＹ0・・・ＬＢＹn シリアルデータ線２ ＳＢ シリアルデータバス ＤＴ，ＤＴ(オーハ゛ーライン) データ転送制御信号 ＳＡ センスアンプ Ｑ11，Ｑ12，Ｑ15，Ｑ17，Ｑ18，Ｑ19，Ｑ20，Ｑ21，Ｑ
22，Ｑ25，Ｑ27，Ｑ28，Ｑ29，Ｑ30 Ｎチャンネル型Ｍ
ＯＳトランジスタ Ｑ13，Ｑ14，Ｑ16，Ｑ23，Ｑ24，Ｑ26 Ｐチャンネル型
ＭＯＳトランジスタ １２，１３，２２，２３ インバータ
Claims (2)
- 【請求項１】 ワード線と、ディジット線と、メモリセ
ルにより構成されたメモリセルアレイと、前記ディジッ
ト線上に設けられたセンスアンプと、前記ディジット線
上のデータをシリアルデータとして保持するフリップフ
ロップと、前記シリアルデータを伝達するシリアルデー
タ線と、前記ディジット線のデータを前記シリアルデー
タ線に伝達する第１伝達回路と、外部クロックで順次選
択されるシリアルポインターの出力信号に応答してシリ
アルデータ線上のシリアルデータをシリアルバス線に伝
達する第２伝達回路と、前記シリアルデータ線上のシリ
アルデータを増幅するバッファ回路を備えた半導体記憶
回路において、前記シリアルポインターの出力信号に応
答して前記バッファ回路と前記シリアルデータ線とを順
次接続する第３伝達回路を設けたことを特徴とする半導
体記憶装置。 - 【請求項２】 上記バッファ回路を電流駆動能力の大き
い第１インバータと、第１インバータの出力と入力とに
入力と出力がそれぞれ接続され電流駆動能力の小さい第
２インバータとで構成した請求項１記載の半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3042983A JP2641994B2 (ja) | 1991-02-15 | 1991-02-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3042983A JP2641994B2 (ja) | 1991-02-15 | 1991-02-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04259992A JPH04259992A (ja) | 1992-09-16 |
| JP2641994B2 true JP2641994B2 (ja) | 1997-08-20 |
Family
ID=12651277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3042983A Expired - Lifetime JP2641994B2 (ja) | 1991-02-15 | 1991-02-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2641994B2 (ja) |
-
1991
- 1991-02-15 JP JP3042983A patent/JP2641994B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04259992A (ja) | 1992-09-16 |
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