JP2648007B2 - 遅延回路 - Google Patents
遅延回路Info
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- 230000003111 delayed effect Effects 0.000 claims description 3
- 239000002131 composite material Substances 0.000 description 20
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は遅延回路に関し、特にガリウム砒素素子を用
いた高速論理回路のICにおいて各種信号間のタイミング
調整を行なうための遅延回路に関する。
いた高速論理回路のICにおいて各種信号間のタイミング
調整を行なうための遅延回路に関する。
従来、この種の遅延回路は信号の減衰をおさえるた
め、増幅器を多段接続した構成となっている。以下、図
面を参照して従来例について説明する。
め、増幅器を多段接続した構成となっている。以下、図
面を参照して従来例について説明する。
第５図は従来例のブロック図、第６図は第５図の従来
例のタイミングチャートである。
例のタイミングチャートである。
この従来例は、第５図に示すように、入力端子Ｅにｎ
段の増幅器101,102,…10nを縦続接続し、出力端子Ｆに
接続する形となっている。
段の増幅器101,102,…10nを縦続接続し、出力端子Ｆに
接続する形となっている。
第５図及び第６図を参照すると、入力端子Ｅに入力し
た信号Ｅは、増幅器101を通ると、第６図の信号111に示
す通り、増幅器101の伝搬遅延時間Ｔだけ遅延してい
る。同様に各段を追って時間Ｔの遅延を繰返すので、出
力端子Ｆでは、第６図の信号Ｆに示すとおり、Tn＝nTの
遅延時間をもつ出力信号が得られる。
た信号Ｅは、増幅器101を通ると、第６図の信号111に示
す通り、増幅器101の伝搬遅延時間Ｔだけ遅延してい
る。同様に各段を追って時間Ｔの遅延を繰返すので、出
力端子Ｆでは、第６図の信号Ｆに示すとおり、Tn＝nTの
遅延時間をもつ出力信号が得られる。
ところで、論理回路でよく使われるフリップフロップ
のデータ信号とクロック信号との最適位相を考えると、
データ信号のクロック周期をtc、フリップフロップのセ
ットアップ時間tsとすると、低周波では、データ信号を
取り込むクロック信号のタイミングはデータ信号の初め
からts＋（tc−ts）/2が最適である。しかし高周波にな
ればなるほどtcはtsに近ずくため、高周波動作を可能に
してデータ信号を取り込むクロック信号の最適タイミン
グは、セットアップ時間ts直後となる。
のデータ信号とクロック信号との最適位相を考えると、
データ信号のクロック周期をtc、フリップフロップのセ
ットアップ時間tsとすると、低周波では、データ信号を
取り込むクロック信号のタイミングはデータ信号の初め
からts＋（tc−ts）/2が最適である。しかし高周波にな
ればなるほどtcはtsに近ずくため、高周波動作を可能に
してデータ信号を取り込むクロック信号の最適タイミン
グは、セットアップ時間ts直後となる。
このように、高周波における信号間の位相は余裕度が
少ない状態となる。ところが、上述した従来の遅延回路
は、増幅器を多段直列に接続することにより遅延時間を
稼いでいるので遅延時間を変化させることができず、高
速論理回路内で各種信号間のタイミング調整に用いる
と、ICの製造ばらつきによる各素子の信号伝搬時間のば
らつきが信号間の位相ばらつきとなり、そのままICの歩
留りに大きく影響する。この問題を解決するためにタイ
ミング調整用の遅延回路を外付けにしようとすれば、IC
パッケージにそのための接続ピンが必要となる。
少ない状態となる。ところが、上述した従来の遅延回路
は、増幅器を多段直列に接続することにより遅延時間を
稼いでいるので遅延時間を変化させることができず、高
速論理回路内で各種信号間のタイミング調整に用いる
と、ICの製造ばらつきによる各素子の信号伝搬時間のば
らつきが信号間の位相ばらつきとなり、そのままICの歩
留りに大きく影響する。この問題を解決するためにタイ
ミング調整用の遅延回路を外付けにしようとすれば、IC
パッケージにそのための接続ピンが必要となる。
本発明の目的は、これ等の問題点を解決するため、IC
に組込まれて遅延時間を変更でき、ICパッケージの内部
で必要な遅延時間を設定することのできる遅延回路を提
供することにある。
に組込まれて遅延時間を変更でき、ICパッケージの内部
で必要な遅延時間を設定することのできる遅延回路を提
供することにある。
本発明の遅延回路は、集積回路中に組込まれ遅延手段
として論理素子を使用した遅延回路において、それぞれ
少くとも１つの前記論理素子を含み互いに遅延時間が異
り遅延すべき信号を分岐して入力する第１及び第２の経
路と、２値の制御信号の状態に応じて前記第１及び第２
の経路の出力のいずれか一方を選択し出力する論理スイ
ッチと、少くとも２つの抵抗器ならびに第１及び第２の
電源端子ならびに接続切替用のパッドを有しこのパッド
を開放するか前記第１の電源端子に接続するかに応じて
前記第１及び第２の電源端子に付加した電源電圧を分圧
し前記２値の制御信号のいずれか一方の値を出力する抵
抗接続回路とを備えている。
として論理素子を使用した遅延回路において、それぞれ
少くとも１つの前記論理素子を含み互いに遅延時間が異
り遅延すべき信号を分岐して入力する第１及び第２の経
路と、２値の制御信号の状態に応じて前記第１及び第２
の経路の出力のいずれか一方を選択し出力する論理スイ
ッチと、少くとも２つの抵抗器ならびに第１及び第２の
電源端子ならびに接続切替用のパッドを有しこのパッド
を開放するか前記第１の電源端子に接続するかに応じて
前記第１及び第２の電源端子に付加した電源電圧を分圧
し前記２値の制御信号のいずれか一方の値を出力する抵
抗接続回路とを備えている。
前記第１及び第２の経路は同種の前記論理素子を互い
に異った段数含んで構成されていてもよい。
に異った段数含んで構成されていてもよい。
又、前記第１及び第２の経路の出力は互いに反転信号
であってもよい。
であってもよい。
更に、前記論理スイッチは、前記第１の経路の出力及
び前記制御信号を入力する第１のAND回路と、前記第２
の経路の出力及び前記制御信号の反転信号を入力する第
２のAND回路と、前記第１及び第２のAND回路の出力を入
力するOR回路とを有して構成されていてもよい。
び前記制御信号を入力する第１のAND回路と、前記第２
の経路の出力及び前記制御信号の反転信号を入力する第
２のAND回路と、前記第１及び第２のAND回路の出力を入
力するOR回路とを有して構成されていてもよい。
次に本発明について図面を参照して説明する。
第１図は、本発明の第１の実施例のブロック図、第２
図は第１図の実施例のタイミングチャートである。
図は第１図の実施例のタイミングチャートである。
この実施例は、入力端子Ａに増幅器１を接続し、増幅
器１の出力を増幅器2,増幅器３に接続し、増幅器３の出
力を増幅器４に接続する。
器１の出力を増幅器2,増幅器３に接続し、増幅器３の出
力を増幅器４に接続する。
２つのAND回路及びこれ等AND回路の出力を入力するOR
回路により論理スイッチとして作用する複合論理素子５
を構成する。増幅器２の出力を複合論理素子５の一方の
AND回路の入力端子11に接続し、増幅器４の出力を複合
論理素子５の他方のAND回路の入力端子14に接続する。
回路により論理スイッチとして作用する複合論理素子５
を構成する。増幅器２の出力を複合論理素子５の一方の
AND回路の入力端子11に接続し、増幅器４の出力を複合
論理素子５の他方のAND回路の入力端子14に接続する。
電源VDDに抵抗８を接続し、電源VSSに抵抗９を接続
し、抵抗８と抵抗９を接続して分圧回路を構成し、抵抗
８と抵抗９との接続点を分圧点15とする。パッド６に抵
抗７を接続し、抵抗７を分圧点15に接続する。分圧点15
は信号反転増幅器10と複合論理素子５の入力端子14を有
するAND回路の入力端子13とに接続する。信号反転増幅
器10の出力は複合論理素子５の入力端子11を有するAND
回路の入力端子12に接続する。パッド６は電源VDDと接
続することにより複合論理素子５の入力端子11,14に入
る信号の切替えを行なうことを目的とする。
し、抵抗８と抵抗９を接続して分圧回路を構成し、抵抗
８と抵抗９との接続点を分圧点15とする。パッド６に抵
抗７を接続し、抵抗７を分圧点15に接続する。分圧点15
は信号反転増幅器10と複合論理素子５の入力端子14を有
するAND回路の入力端子13とに接続する。信号反転増幅
器10の出力は複合論理素子５の入力端子11を有するAND
回路の入力端子12に接続する。パッド６は電源VDDと接
続することにより複合論理素子５の入力端子11,14に入
る信号の切替えを行なうことを目的とする。
抵抗7,8,9の抵抗値を各々R7,R8,R9とし、信号反転増
幅器10の入力信号及び複合論理素子５の入力端子13の入
力信号のハイレベルをVH,ロウレベルをVLとすると、パ
ッド６が電源VDDと未接続の場合に パッド６が電源VDDと接続した場合に となるようR7,R8,R9の値を決定する。次に、第１図及び
第２図を参照して第１図の実施例の動作を説明する。
幅器10の入力信号及び複合論理素子５の入力端子13の入
力信号のハイレベルをVH,ロウレベルをVLとすると、パ
ッド６が電源VDDと未接続の場合に パッド６が電源VDDと接続した場合に となるようR7,R8,R9の値を決定する。次に、第１図及び
第２図を参照して第１図の実施例の動作を説明する。
増幅器１〜４と複合論理素子５の遅延時間を各々Ｔと
する。パッド６が電源VDDと未接続状態の時、分圧点15
には抵抗8,9の分圧回路により式（１）のロウレベルVL
が発生する。その結果、複合論理素子５の入力端子12に
はハイレベル、入力端子13にはロウレベルが印加され
て、入力端子11に入力される信号が選ばれ出力端子Ｂに
出力することとなる。よって、入力端子Ａに入力した信
号Ａが出力端子Ｂに出力されている信号B1になるまでの
遅延時間T1は3Tとなる。
する。パッド６が電源VDDと未接続状態の時、分圧点15
には抵抗8,9の分圧回路により式（１）のロウレベルVL
が発生する。その結果、複合論理素子５の入力端子12に
はハイレベル、入力端子13にはロウレベルが印加され
て、入力端子11に入力される信号が選ばれ出力端子Ｂに
出力することとなる。よって、入力端子Ａに入力した信
号Ａが出力端子Ｂに出力されている信号B1になるまでの
遅延時間T1は3Tとなる。
パッド６を電源VDDと短絡すると、分圧点15には式
（２）のハイレベルVHが発生する。その結果、複合論理
素子５の入力端子12にはロウレベル、入力端子13にはハ
イレベルが印加されて、入力端子14に入力される信号が
選ばれ出力端子Ｂに出力する。よって、入力端子Ａに入
力した信号Ａが出力端子Ｂに出力されて信号B2になるま
での遅延時間T2は4Tとなる。
（２）のハイレベルVHが発生する。その結果、複合論理
素子５の入力端子12にはロウレベル、入力端子13にはハ
イレベルが印加されて、入力端子14に入力される信号が
選ばれ出力端子Ｂに出力する。よって、入力端子Ａに入
力した信号Ａが出力端子Ｂに出力されて信号B2になるま
での遅延時間T2は4Tとなる。
以上説明したように、第１図の実施例は遅延時間を3T
又は4Tのいずれかに変化できる。
又は4Tのいずれかに変化できる。
第３図は本発明の第２の実施例である遅延回路50の応
用回路のブロック図、第４図は第３図の応用回路のタイ
ミングチャートである。
用回路のブロック図、第４図は第３図の応用回路のタイ
ミングチャートである。
第３図において66はフリップフロップであり、端子Ｄ
にデータ信号Ｄを入力し、データ信号Ｄのクロック信号
Ｃを遅延回路50を介してクロック信号入力端子CKに入力
する。
にデータ信号Ｄを入力し、データ信号Ｄのクロック信号
Ｃを遅延回路50を介してクロック信号入力端子CKに入力
する。
遅延回路50は、クロック信号Ｃを入力する端子Ｃに増
幅器51を接続し、増幅器51の出力を増幅器52,信号反転
増幅器53に接続する。
幅器51を接続し、増幅器51の出力を増幅器52,信号反転
増幅器53に接続する。
増幅器52の出力は複合論理素子54の入力端子60に接続
する。信号反転増幅器53の出力は複合論理素子54の入力
端子62に接続する。
する。信号反転増幅器53の出力は複合論理素子54の入力
端子62に接続する。
複合論理素子54の出力端子64をフリップフロップ66の
クロック信号入力端子CKに接続する。電源VDDに抵抗58
を接続し、抵抗58の他端に接続した抵抗59の他端を電源
VSSに接続して分圧回路を構成し、抵抗58と抵抗59との
接続点を分圧点65とする。パッド56を抵抗57を介して分
圧点65に接続する。分圧点65を複合論理素子54の入力端
子63と信号反転増幅器55とに接続する。信号反転増幅器
55の出力は複合論理素子54の入力端子61に接続する。パ
ッド56は電源VDDと接続することにより複合論理素子54
の入力端子60,62に入る信号の切替を行なうことを目的
とする。
クロック信号入力端子CKに接続する。電源VDDに抵抗58
を接続し、抵抗58の他端に接続した抵抗59の他端を電源
VSSに接続して分圧回路を構成し、抵抗58と抵抗59との
接続点を分圧点65とする。パッド56を抵抗57を介して分
圧点65に接続する。分圧点65を複合論理素子54の入力端
子63と信号反転増幅器55とに接続する。信号反転増幅器
55の出力は複合論理素子54の入力端子61に接続する。パ
ッド56は電源VDDと接続することにより複合論理素子54
の入力端子60,62に入る信号の切替を行なうことを目的
とする。
信号反転増幅器55の入力信号と複合論理素子54の入力
端子63の入力信号とのハイレベルをVH,ロウレベルをVH
とし、抵抗57,58,59の抵抗値R57,R58,R59は を満たす値にする。
端子63の入力信号とのハイレベルをVH,ロウレベルをVH
とし、抵抗57,58,59の抵抗値R57,R58,R59は を満たす値にする。
次に、この第２の実施例である遅延回路50の動作を、
クロックの立下りにより動作するフリップフロップ66の
データ入力信号Ｄとクロック信号Ｃとの位相関係を例に
とり、第３図及び第４図を参照し説明する。
クロックの立下りにより動作するフリップフロップ66の
データ入力信号Ｄとクロック信号Ｃとの位相関係を例に
とり、第３図及び第４図を参照し説明する。
パッド56を電源VDDと接続しない場合は、分圧点65に
式（３）のロウレベルが発生され、複合論理素子54の入
力端子61にはハイレベル、入力端子63にはロウレベルが
印加される。よって、複合論理素子54は入力端子60に接
続した信号を出力する。
式（３）のロウレベルが発生され、複合論理素子54の入
力端子61にはハイレベル、入力端子63にはロウレベルが
印加される。よって、複合論理素子54は入力端子60に接
続した信号を出力する。
データ信号Ｄの変化点と遅延回路50の入力信号である
クロック信号Ｃの立下りとが同時である時、フリップフ
ロップ66のクロック入力端子CKには信号Ｄに対して遅延
回路50の遅延時間T3だけ遅れた信号64−１が入力され
る。この遅延時間T3がフリップフロップ66のセットアッ
プ時間より大きければ、フリップフロップ66は正常動作
する。
クロック信号Ｃの立下りとが同時である時、フリップフ
ロップ66のクロック入力端子CKには信号Ｄに対して遅延
回路50の遅延時間T3だけ遅れた信号64−１が入力され
る。この遅延時間T3がフリップフロップ66のセットアッ
プ時間より大きければ、フリップフロップ66は正常動作
する。
製造条件により上記のセットアップ時間より遅延時間
T3が小さい場合、パッド56と電源VDDとを短絡させる事
により、分圧点65に式（２）のハイレベルを発生し、複
合論理素子54の入力端子61にはロウレベル、入力端子63
にはハイレベルを印加する。よって、複合論理素子54は
入力端子62に接続した信号を出力する。入力端子62の信
号は入力端子60の信号と同じ遅延時間をもっているが、
信号反転増幅器53により信号の反転を起こしている。よ
って、この場合の複合論理素子54の出力信号64−２は、
第４図に示すように、遅延回路50の遅延時間T3に信号64
−２のロウレベル状態の時間T4を加えた値T5だけ遅延時
間が変化し、フリップフロップ66のセットアップ時間よ
り大きい値となる。
T3が小さい場合、パッド56と電源VDDとを短絡させる事
により、分圧点65に式（２）のハイレベルを発生し、複
合論理素子54の入力端子61にはロウレベル、入力端子63
にはハイレベルを印加する。よって、複合論理素子54は
入力端子62に接続した信号を出力する。入力端子62の信
号は入力端子60の信号と同じ遅延時間をもっているが、
信号反転増幅器53により信号の反転を起こしている。よ
って、この場合の複合論理素子54の出力信号64−２は、
第４図に示すように、遅延回路50の遅延時間T3に信号64
−２のロウレベル状態の時間T4を加えた値T5だけ遅延時
間が変化し、フリップフロップ66のセットアップ時間よ
り大きい値となる。
以上説明したように本発明は、論理スイッチにより論
理素子段数又は位相の異る２つの経路の一方を選択して
遅延時間を変化させることができ、例えば、高周波にお
いてフリップフロップのクロック信号の位相余裕度が小
さい場合にも本発明の遅延回路を用いることによりクロ
ック信号の遅延時間の調整ができる効果がある。
理素子段数又は位相の異る２つの経路の一方を選択して
遅延時間を変化させることができ、例えば、高周波にお
いてフリップフロップのクロック信号の位相余裕度が小
さい場合にも本発明の遅延回路を用いることによりクロ
ック信号の遅延時間の調整ができる効果がある。
又、高周波では信号の取い扱い方によりICは不安定な
特性をしめすが、遅延時間切替用の制御信号は、抵抗接
続回路に設けたパッドと電源供給端子源との短絡開放の
設定によりIC内部で発生することができるので、ICの安
定した特性が得られる。更に、ICパッケージに組み込む
時、新たに遅延時間調節用ピンを設けず内部でのボンデ
ィングにより対処できるという効果がある。
特性をしめすが、遅延時間切替用の制御信号は、抵抗接
続回路に設けたパッドと電源供給端子源との短絡開放の
設定によりIC内部で発生することができるので、ICの安
定した特性が得られる。更に、ICパッケージに組み込む
時、新たに遅延時間調節用ピンを設けず内部でのボンデ
ィングにより対処できるという効果がある。
第１図は本発明の第１の実施例のブロック図、第２図は
第１図の実施例のタイミングチャート、第３図は本発明
の第２の実施例を含む応用回路のブロック図、第４図は
第３図の応用回路のタイミングチャート、第５図は従来
の遅延回路の一例のブロック図、第６図は第５図の従来
例のタイミングチャートである。 １〜4,51,52……増幅器、5,54……複合論理素子、6,56
……パッド、７〜9,57〜58……抵抗、10,53,55……信号
反転増幅器、VDD,VSS……電源。
第１図の実施例のタイミングチャート、第３図は本発明
の第２の実施例を含む応用回路のブロック図、第４図は
第３図の応用回路のタイミングチャート、第５図は従来
の遅延回路の一例のブロック図、第６図は第５図の従来
例のタイミングチャートである。 １〜4,51,52……増幅器、5,54……複合論理素子、6,56
……パッド、７〜9,57〜58……抵抗、10,53,55……信号
反転増幅器、VDD,VSS……電源。
Claims (4)
- 【請求項１】集積回路中に組込まれ遅延手段として論理
素子を使用した遅延回路において、それぞれ少くとも１
つの前記論理素子を含み互いに遅延時間が異り遅延すべ
き信号を分岐して入力する第１及び第２の経路と、２値
の制御信号の状態に応じて前記第１及び第２の経路の出
力のいずれか一方を選択し出力する論理スイッチと、少
くとも２つの抵抗器ならびに第１及び第２の電源端子な
らびに接続切替用のパッドを有しこのパッドを開放する
か前記第１の電源端子に接続するかに応じて前記第１及
び第２の電源端子に付加した電源電圧を分圧し前記２値
の制御信号のいずれか一方の値を出力する抵抗接続回路
とを備えたことを特徴とする遅延回路。 - 【請求項２】前記第１及び第２の経路は同種の前記論理
素子を互いに異った段数含むことを特徴とする請求項１
記載の遅延回路。 - 【請求項３】前記第１及び第２の経路の出力は互いに反
転信号であることを特徴とする請求項１記載の遅延回
路。 - 【請求項４】前記論理スイッチは、前記第１の経路の出
力及び前記制御信号を入力する第１のAND回路と、前記
第２の経路の出力及び前記制御信号の反転信号を入力す
る第２のAND回路と、前記第１及び第２のAND回路の出力
を入力するOR回路とを有することを特徴とする請求項１
又は２又は３記載の遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2250866A JP2648007B2 (ja) | 1990-09-20 | 1990-09-20 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2250866A JP2648007B2 (ja) | 1990-09-20 | 1990-09-20 | 遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04129322A JPH04129322A (ja) | 1992-04-30 |
| JP2648007B2 true JP2648007B2 (ja) | 1997-08-27 |
Family
ID=17214177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2250866A Expired - Fee Related JP2648007B2 (ja) | 1990-09-20 | 1990-09-20 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2648007B2 (ja) |
-
1990
- 1990-09-20 JP JP2250866A patent/JP2648007B2/ja not_active Expired - Fee Related
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|---|---|
| JPH04129322A (ja) | 1992-04-30 |
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