JPH01105398A - 高速ディジタルｉｃ - Google Patents
高速ディジタルｉｃInfo
- Publication number
- JPH01105398A JPH01105398A JP62263138A JP26313887A JPH01105398A JP H01105398 A JPH01105398 A JP H01105398A JP 62263138 A JP62263138 A JP 62263138A JP 26313887 A JP26313887 A JP 26313887A JP H01105398 A JPH01105398 A JP H01105398A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- timing
- signal
- flip
- external
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Electronic Switches (AREA)
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、高速ディジタルＩＣに係り、特にそのタイミ
ング信号を発生する回路部の構成に関する。
ング信号を発生する回路部の構成に関する。
（従来の技術）
ディジタルＩＣにおいて、クロック信号周期の整数倍の
周期の同期信号が必要な回路にあっては、その同期信号
をつくるためのタイミング回路が必要である。
周期の同期信号が必要な回路にあっては、その同期信号
をつくるためのタイミング回路が必要である。
第７図はその様なディジタルＩＣの一例で、フリップフ
ロップにより構成されたシフトレジスタを用いたマルチ
プレクサである。このシフトレジスタは、パラレルロー
ド／シリアルアウトの機能を持つので、このパラレルロ
ードの機能をシフト段数分の周期毎（この例では４クロ
ツク毎）に繰返すことにより、４人力信号Ｄｏ−Ｄ３を
一出力信号にまとめる働きをする。即ち、４：１のマル
チプレクサとして機能する。４系統の入力信号を回路内
部へ取込むタイミングは、ロード信号によってとられる
。ロード信号の立上り（または立下り）時点で出力端子
にはＤｏの入力信号が現われ、その後のクロックにより
Ｄ Ｉ ＋ Ｄ２ ＋ Ｄ３と順次出力される。こ
の様な回路を実際のシステムに応用するには、外部から
の信号入力により、Ｄｏ〜Ｄ３をそれぞれどの時刻で出
力するかを制御しなければならない。そのためには、タ
イミング回路が必要である。
ロップにより構成されたシフトレジスタを用いたマルチ
プレクサである。このシフトレジスタは、パラレルロー
ド／シリアルアウトの機能を持つので、このパラレルロ
ードの機能をシフト段数分の周期毎（この例では４クロ
ツク毎）に繰返すことにより、４人力信号Ｄｏ−Ｄ３を
一出力信号にまとめる働きをする。即ち、４：１のマル
チプレクサとして機能する。４系統の入力信号を回路内
部へ取込むタイミングは、ロード信号によってとられる
。ロード信号の立上り（または立下り）時点で出力端子
にはＤｏの入力信号が現われ、その後のクロックにより
Ｄ Ｉ ＋ Ｄ２ ＋ Ｄ３と順次出力される。こ
の様な回路を実際のシステムに応用するには、外部から
の信号入力により、Ｄｏ〜Ｄ３をそれぞれどの時刻で出
力するかを制御しなければならない。そのためには、タ
イミング回路が必要である。
第８図は、その様なロード信号の発生、制御機能を有す
るタイミング回路の一例である。この回路は、リセット
機能つきＤタイプ・フリ・ツブフロップを２個用いて構
成されている。第９図はこのタイミング回路の動作波形
である。この回路では、外部からのリセット信号により
２つのフリ・ツブフロップがリセット状態（Ｑｌ、Ｑ２
＝“Ｌ”レベル）となり、直ちにロード信号を出す。リ
セ・ソトが解除されると次のクロックの立上りで通常の
内部動作に入る。即ち、−回だけのリセット信号の入力
により、このマルチプレクサのデータ信号の同期はとれ
ることになり、以後は何らかの原因でこのシーケンスが
乱れない限り再びリセ・ント信号は必要としない。
るタイミング回路の一例である。この回路は、リセット
機能つきＤタイプ・フリ・ツブフロップを２個用いて構
成されている。第９図はこのタイミング回路の動作波形
である。この回路では、外部からのリセット信号により
２つのフリ・ツブフロップがリセット状態（Ｑｌ、Ｑ２
＝“Ｌ”レベル）となり、直ちにロード信号を出す。リ
セ・ソトが解除されると次のクロックの立上りで通常の
内部動作に入る。即ち、−回だけのリセット信号の入力
により、このマルチプレクサのデータ信号の同期はとれ
ることになり、以後は何らかの原因でこのシーケンスが
乱れない限り再びリセ・ント信号は必要としない。
ここに例として挙げた４：１のマルチプレクサの応用例
としては、光ファイバなどを用いた高速通信システムが
ある。この様な応用においては、ＩＧＨｚ以上の超高速
性能が要求されており、回路にはＧａＡｓＦＥＴや高速
Ｓｉバイポーラ素子等が用いられる。しかし、Ｇ Ｈｚ
オーダー以上の高速回路においては、配線の伝搬遅延等
の影響が太きく、上述のリセットパルス発生は低速の場
合に比べて技術的に非常に困難である。即ち数百ｐ Ｓ
ｅｅ程度のパルス幅を持つ信号を精度よく発生し供給す
ることは、実用的ではない。第９図で外部からのリセッ
ト信号を１回だけでなく、ｎクロック（上の例では４ク
ロツク）に１回入力することも考えられるが、この場合
には更にリセットパルス幅はクロック１周期以下に収め
なければならず、クロックとの位相合わせ等、より困難
な状況となる。この場合、回路内部でクロックの位相と
同期をとることも考えられるが、これも回路量と速度の
点で好ましくない。
としては、光ファイバなどを用いた高速通信システムが
ある。この様な応用においては、ＩＧＨｚ以上の超高速
性能が要求されており、回路にはＧａＡｓＦＥＴや高速
Ｓｉバイポーラ素子等が用いられる。しかし、Ｇ Ｈｚ
オーダー以上の高速回路においては、配線の伝搬遅延等
の影響が太きく、上述のリセットパルス発生は低速の場
合に比べて技術的に非常に困難である。即ち数百ｐ Ｓ
ｅｅ程度のパルス幅を持つ信号を精度よく発生し供給す
ることは、実用的ではない。第９図で外部からのリセッ
ト信号を１回だけでなく、ｎクロック（上の例では４ク
ロツク）に１回入力することも考えられるが、この場合
には更にリセットパルス幅はクロック１周期以下に収め
なければならず、クロックとの位相合わせ等、より困難
な状況となる。この場合、回路内部でクロックの位相と
同期をとることも考えられるが、これも回路量と速度の
点で好ましくない。
上述のタイミング回路の重要な問題点として、回路の複
雑さと動作速度がある。この問題点を次に説明する。
雑さと動作速度がある。この問題点を次に説明する。
第１０図は、第８図に示したタイミング回路で使用され
るリセット機能つきフリップフロップを、Ｇ ａ Ａ
ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔで実現した例である。
るリセット機能つきフリップフロップを、Ｇ ａ Ａ
ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔで実現した例である。
この図から明らかなように、使用素子数は非常に多い。
またリセット機能のために付加されたＭＥＳＦＥＴ−Ｑ
３ 、Ｑ５ 、Ｑｌ６ 、Ｑｌｓ等のゲート容量等によ
って、動作周波数の上限が低下する。この最高動作周波
数の低下は、超高速ディジタルＩＣシステムにおいて、
決定的に不利となる。
３ 、Ｑ５ 、Ｑｌ６ 、Ｑｌｓ等のゲート容量等によ
って、動作周波数の上限が低下する。この最高動作周波
数の低下は、超高速ディジタルＩＣシステムにおいて、
決定的に不利となる。
（発明が解決しようとする問題点）
以上のように従来の高速ディジタルＩＣにおけるタイミ
ング回路は、ＩＣの超高速性能を実現する上で、種々の
問題があった。
ング回路は、ＩＣの超高速性能を実現する上で、種々の
問題があった。
本発明はこの様な問題を解決し、回路構成が簡単でしか
も十分な高速性能を発揮できるようにしたタイミング回
路を備えた高速ディジタルＩＣを提供することを目的と
する。
も十分な高速性能を発揮できるようにしたタイミング回
路を備えた高速ディジタルＩＣを提供することを目的と
する。
［発明の構成コ
（問題点を解決するための手段）
本発明は、高速ディジタルＩＣ内のタイミング回路に、
内部タイミングの信号発生と外部タイミング信号の人力
とを切換える切換え回路を備えたことを特徴とする特 （作用） 本発明のように切換え回路を設けることにより、リセッ
ト機能つきのフリップフロップのような複雑な回路を用
いることなく、タイミング回路に外部からリセット信号
の供給を容易に行うことができる。そしてタイミング回
路を簡単で高性能のフリップフロップを用いて構成する
ができ、切換え回路も簡単に構成できるため、ディジタ
ルＩＣの高速性能を十分に発揮することができる。
内部タイミングの信号発生と外部タイミング信号の人力
とを切換える切換え回路を備えたことを特徴とする特 （作用） 本発明のように切換え回路を設けることにより、リセッ
ト機能つきのフリップフロップのような複雑な回路を用
いることなく、タイミング回路に外部からリセット信号
の供給を容易に行うことができる。そしてタイミング回
路を簡単で高性能のフリップフロップを用いて構成する
ができ、切換え回路も簡単に構成できるため、ディジタ
ルＩＣの高速性能を十分に発揮することができる。
（実施例）
以下、本発明の詳細な説明する。
第１図は、一実施例のディジタルＩＣにおけるタイミン
グ回路である。タイミング回路の基本は、二つのＤタイ
プ・フリップフロップＦＦ１゜ＦＦ２を縦続接続したジ
ョンソンカウンタ回路（１／４分周回路）である。この
カウンタ回路のフリップフロップＦＦ２の出力端子から
フリップフロップＦＦ□の入力端子への帰還路中に、切
換え回路ＳＷが設けられている。この切換え回路ＳＷは
、制御端子Ｃ０ＮＴにより制御されて、後段出力を初段
に帰還するか、または帰還路を開いて外部同期入力端子
ＥＸからの外部タイミング信号をフリップフロップＦＦ
１に供給するかの選択を行う一種のゲート回路である。
グ回路である。タイミング回路の基本は、二つのＤタイ
プ・フリップフロップＦＦ１゜ＦＦ２を縦続接続したジ
ョンソンカウンタ回路（１／４分周回路）である。この
カウンタ回路のフリップフロップＦＦ２の出力端子から
フリップフロップＦＦ□の入力端子への帰還路中に、切
換え回路ＳＷが設けられている。この切換え回路ＳＷは
、制御端子Ｃ０ＮＴにより制御されて、後段出力を初段
に帰還するか、または帰還路を開いて外部同期入力端子
ＥＸからの外部タイミング信号をフリップフロップＦＦ
１に供給するかの選択を行う一種のゲート回路である。
第２図は、第１図のタイミング回路の動作を示すタイミ
ングチャートである。切換え回路ＳＷの制御端子Ｃ０Ｎ
Ｔが“Ｌ”レベルのとき、タイミング回路は通常の１／
４分周回路として動作する。
ングチャートである。切換え回路ＳＷの制御端子Ｃ０Ｎ
Ｔが“Ｌ”レベルのとき、タイミング回路は通常の１／
４分周回路として動作する。
即ち、外部同期入力端子ＥＸに関係なく、自己で同期を
とり、４クロック分の周期のロード信号を内部タイミン
グ信号として発生する。ここでは内部状態は入力クロッ
ク信号の立上りで変化するものとしている。制御端子Ｃ
０ＮＴが“Ｈ”レベルになると、後段のフリップフロ・
ツブＦＦ２から初段のフリップフロップＦＦ、への帰還
はなくなり、外部同期信号入力端子ＥＸからの外部タイ
ミング信号が初段フリップフロップＦＦ、の入力端子り
、に供給される。従って外部タイミング回路は初段のフ
リップフロップＦＦ１によってクロック信号と同期をと
り直す動作（リタイミング）をする。フリップフロップ
ＦＦ１とＦＦ２の出力Ｑ０とＱ２からロード信号をつく
り出すことは、変わらない。第２図から明らかなように
、外部タイミング信号としてクロックの４倍の周期の繰
返し波形を入力するだけで、最終的に必要なロード信号
が外部タイミング信号とある位相関係をもって得られる
。
とり、４クロック分の周期のロード信号を内部タイミン
グ信号として発生する。ここでは内部状態は入力クロッ
ク信号の立上りで変化するものとしている。制御端子Ｃ
０ＮＴが“Ｈ”レベルになると、後段のフリップフロ・
ツブＦＦ２から初段のフリップフロップＦＦ、への帰還
はなくなり、外部同期信号入力端子ＥＸからの外部タイ
ミング信号が初段フリップフロップＦＦ、の入力端子り
、に供給される。従って外部タイミング回路は初段のフ
リップフロップＦＦ１によってクロック信号と同期をと
り直す動作（リタイミング）をする。フリップフロップ
ＦＦ１とＦＦ２の出力Ｑ０とＱ２からロード信号をつく
り出すことは、変わらない。第２図から明らかなように
、外部タイミング信号としてクロックの４倍の周期の繰
返し波形を入力するだけで、最終的に必要なロード信号
が外部タイミング信号とある位相関係をもって得られる
。
この実施例の場合、外部タイミング信号は、デユーティ
比５０％の最も発生が容易なパルスでよく、先に述べた
りタイミング動作により、クロック信号との位相差をそ
れ程微妙に設定する必要もない。例えばデユーティ比１
０％以下という幅の狭いパルス列をつくり出して、これ
を正確に伝送することは回路の周波数特性上難しい。こ
れに対してデユーティ比５０％のパルス列でよいことは
、信号入力法として有利である。
比５０％の最も発生が容易なパルスでよく、先に述べた
りタイミング動作により、クロック信号との位相差をそ
れ程微妙に設定する必要もない。例えばデユーティ比１
０％以下という幅の狭いパルス列をつくり出して、これ
を正確に伝送することは回路の周波数特性上難しい。こ
れに対してデユーティ比５０％のパルス列でよいことは
、信号入力法として有利である。
第３図は、第１図の要部構成を具体化した例である。Ｇ
ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔを用いてフリッ
ププロップＦＦ１．ＦＦ２およびこれらと同様の構成の
切換え回路ＳＷ部を構成している。Ａ、Ａを帰還端子、
Ｂ、百を外部同期信号入力端子とし、Ｃ２τを制御端子
として、第１図に示したタイミング回路が構成される。
ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔを用いてフリッ
ププロップＦＦ１．ＦＦ２およびこれらと同様の構成の
切換え回路ＳＷ部を構成している。Ａ、Ａを帰還端子、
Ｂ、百を外部同期信号入力端子とし、Ｃ２τを制御端子
として、第１図に示したタイミング回路が構成される。
第４図は、本発明の他の実施例のタイミング回路である
。この実施例では、切換え回路ＳＷを、初段のフリップ
フロップＦＦ、に実質的に組込まれるゲート回路構成と
している。この構成が有利になるのは、ＧａＡｓＦＥＴ
によるＳＣＦＬ（旦ｏｕｒｃｅ Ｃｏｕｐｌｃｄ Ｆ
Ｅ Ｔ Ｌ ｏｇｉｃ）やノくイポーラ素子による
ＥＣＬを用いた場合である。
。この実施例では、切換え回路ＳＷを、初段のフリップ
フロップＦＦ、に実質的に組込まれるゲート回路構成と
している。この構成が有利になるのは、ＧａＡｓＦＥＴ
によるＳＣＦＬ（旦ｏｕｒｃｅ Ｃｏｕｐｌｃｄ Ｆ
Ｅ Ｔ Ｌ ｏｇｉｃ）やノくイポーラ素子による
ＥＣＬを用いた場合である。
第５図は、この第４図の回路を
Ｇ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔにより実現し
た具体例である。差動回路を縦積みしたマスタースレー
ブ・フリップフロップを基本とし、切換え回路は、初段
のフリップフロップＦＦ、内に組込まれている。
た具体例である。差動回路を縦積みしたマスタースレー
ブ・フリップフロップを基本とし、切換え回路は、初段
のフリップフロップＦＦ、内に組込まれている。
即ち、マスター・フリップフロ・ツブと対をなす。
ＭＥＳＦＥＴ−０１，Ｑ２からなるトランスファゲート
用差動回路に対して並列に設けられたＭＥ Ｓ Ｆ Ｅ
Ｔ−Ｑ３ 、 Ｑ４からなる第１の差動回路と、この差
動回路と上記トランスファゲート用−１〇 − 差動回路を切換えるＭＥ Ｓ Ｆ ＥＴ−Ｑ７ 、 Ｑ
ｓからなる第２の差動回路とが付加されて、切換え回路
ＳＷが構成されている。Ａ、Ａが帰還端子、Ｂ。
用差動回路に対して並列に設けられたＭＥ Ｓ Ｆ Ｅ
Ｔ−Ｑ３ 、 Ｑ４からなる第１の差動回路と、この差
動回路と上記トランスファゲート用−１〇 − 差動回路を切換えるＭＥ Ｓ Ｆ ＥＴ−Ｑ７ 、 Ｑ
ｓからなる第２の差動回路とが付加されて、切換え回路
ＳＷが構成されている。Ａ、Ａが帰還端子、Ｂ。
百が外部同期信号入力端子となり、Ｃ１でが制御端子と
なる。
なる。
このような構成により、先の実施例で説明したと同様の
ような内部タイミング信号の発生と外部タイミング信号
の入力の切換えが行われる。特にこの実施例では切換え
回路部分がフリップフロップ内に一体的に組込まれたこ
とから、全体として素子数が少なくなり、またその結果
としてゲート容量等の影響が少なくなって高速性能を十
分に発揮することができる。
ような内部タイミング信号の発生と外部タイミング信号
の入力の切換えが行われる。特にこの実施例では切換え
回路部分がフリップフロップ内に一体的に組込まれたこ
とから、全体として素子数が少なくなり、またその結果
としてゲート容量等の影響が少なくなって高速性能を十
分に発揮することができる。
第６図は、第４図のタイミング回路を適用したディジタ
ルＩＣの一例としての４ビツト・マルチプレクサを示す
ブロック図である。図のＩＮＨ端子が第４図の制御端子
Ｃ０ＮＴに対応し、１／４ＣＫ端子が外部同期信号入力
端子ＥＸに対応する。
ルＩＣの一例としての４ビツト・マルチプレクサを示す
ブロック図である。図のＩＮＨ端子が第４図の制御端子
Ｃ０ＮＴに対応し、１／４ＣＫ端子が外部同期信号入力
端子ＥＸに対応する。
本発明は上記実施例に限られない。実施例では、Ｇ ａ
Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔを回路素子として用
いた場合を説明したが、ＨＥＭＴやＨＢＴなどの化合物
半導体を用いた他の高速素子を用いた場合、或いはＳｔ
バイポーラトランジスタによるＥＣＬやＣＭＬなどを用
いた場合にも本発明は有効である。
Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔを回路素子として用
いた場合を説明したが、ＨＥＭＴやＨＢＴなどの化合物
半導体を用いた他の高速素子を用いた場合、或いはＳｔ
バイポーラトランジスタによるＥＣＬやＣＭＬなどを用
いた場合にも本発明は有効である。
また実施例では、具体的応用回路としてマルチプレクサ
を挙げたが、同様なタイミング同期を必要とする各種デ
ィジタルＩＣに適用することができる。
を挙げたが、同様なタイミング同期を必要とする各種デ
ィジタルＩＣに適用することができる。
［発明の効果コ
以上述べたように本発明によれば、簡単な回路構成で内
部同期信号の発生と外部同期信号の入力の両方を可能と
したタイミング回路を備えて、高速性能を発揮できるよ
うにしたディジタルＩＣを得ることができる。
部同期信号の発生と外部同期信号の入力の両方を可能と
したタイミング回路を備えて、高速性能を発揮できるよ
うにしたディジタルＩＣを得ることができる。
第１図は、本発明の一実施例のタイミング回路を示す図
、第２図はその動作を説明するための信号波形図、第３
図は第１図の要部の具体構成例を示す図、第４図は他の
実施例のタイミング回路を示す図、第５図はその要部の
具体構成例を示す図、第６図は本発明のタイミング回路
を用いた４ビツト・マルチプレクサを示す図、第７図は
従来の４ビツト・マルチプレクサを示す図、第８図はそ
のタイミング回路を示す図、第９図はその動作を説明す
るための信号波形図、第１０図は第７図におけるリセッ
ト機能つきフリップフロップの具体例を示す図である。 ＦＦ１．ＦＦ２・・・Ｄタイプ−フリップフロップ、Ｓ
Ｗ・・・切換え回路。 出願人代理人 弁理士 鈴江武彦
、第２図はその動作を説明するための信号波形図、第３
図は第１図の要部の具体構成例を示す図、第４図は他の
実施例のタイミング回路を示す図、第５図はその要部の
具体構成例を示す図、第６図は本発明のタイミング回路
を用いた４ビツト・マルチプレクサを示す図、第７図は
従来の４ビツト・マルチプレクサを示す図、第８図はそ
のタイミング回路を示す図、第９図はその動作を説明す
るための信号波形図、第１０図は第７図におけるリセッ
ト機能つきフリップフロップの具体例を示す図である。 ＦＦ１．ＦＦ２・・・Ｄタイプ−フリップフロップ、Ｓ
Ｗ・・・切換え回路。 出願人代理人 弁理士 鈴江武彦
Claims (5)
- （１）基準クロックに同期したタイミング信号を発生す
るタイミング回路を備えた高速ディジタルＩＣにおいて
、前記タイミング回路は、内部タイミング信号の発生と
外部タイミング信号の入力を切換える切換え回路を有す
ることを特徴とする高速ディジタルＩＣ。 - （２）前記タイミング回路は、複数段のフリップフロッ
プを縦続接続して構成された分周回路であり、前記切換
え回路は、分周回路の帰還路中に設けられて後段出力信
号の帰還と外部タイミング信号の入力を切換えるゲート
回路である特許請求の範囲第１項記載の高速ディジタル
ＩＣ。 - （３）前記タイミング回路は、差動回路を縦積みとした
マスタースレーブ・フリップフロップにより構成され、
前記切換え回路は、マスター・フリップフロップと対を
なすトランスファゲート用差動回路に対して並列に設け
られた第１の差動回路と、この第１の差動回路と前記ト
ランスファゲート用差動回路を切換える第２の差動回路
とから構成されている特許請求の範囲第１項記載の高速
ディジタルＩＣ。 - （４）ディジタルＩＣがＧａＡｓ・ＩＣである特許請求
の範囲第１項記載の高速ディジタルＩＣ。 - （５）ディジタルＩＣがＧａＡｓＦＥＴを用いたＳＣＦ
Ｌ回路により構成されている特許請求の範囲第１項記載
の高速ディジタルＩＣ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62263138A JP2845438B2 (ja) | 1987-10-19 | 1987-10-19 | 高速ディジタルｉｃ |
| DE3853980T DE3853980T2 (de) | 1987-10-19 | 1988-10-19 | Taktsteuerung für digitale integrierte Schaltung hoher Geschwindigkeit. |
| EP88309815A EP0313337B1 (en) | 1987-10-19 | 1988-10-19 | Timing controller for high-speed digital integrated circuit |
| US07/259,905 US4926451A (en) | 1987-10-19 | 1988-10-19 | Timing controller for high-speed digital integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62263138A JP2845438B2 (ja) | 1987-10-19 | 1987-10-19 | 高速ディジタルｉｃ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01105398A true JPH01105398A (ja) | 1989-04-21 |
| JP2845438B2 JP2845438B2 (ja) | 1999-01-13 |
Family
ID=17385339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62263138A Expired - Fee Related JP2845438B2 (ja) | 1987-10-19 | 1987-10-19 | 高速ディジタルｉｃ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4926451A (ja) |
| EP (1) | EP0313337B1 (ja) |
| JP (1) | JP2845438B2 (ja) |
| DE (1) | DE3853980T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8800872A (nl) * | 1988-04-06 | 1989-11-01 | Philips Nv | Geintegreerde schakeling. |
| JP2504568B2 (ja) * | 1989-06-20 | 1996-06-05 | 富士通株式会社 | 信号生成回路 |
| JPH0771055B2 (ja) * | 1990-08-20 | 1995-07-31 | 株式会社東芝 | 高速度信号多重化装置 |
| JP2853894B2 (ja) * | 1990-08-24 | 1999-02-03 | 三菱電機株式会社 | 分周回路及びパルス信号作成回路 |
| JP2766941B2 (ja) * | 1990-09-28 | 1998-06-18 | 株式会社日立製作所 | クロック生成装置とデータ送受信装置及びその方法 |
| GB9111179D0 (en) * | 1991-05-23 | 1991-07-17 | Motorola Gmbh | An implementation of the ieee 1149.1 boundary-scan architecture |
| US5384494A (en) * | 1993-04-13 | 1995-01-24 | Hughes Aircraft Company | Programmable hold-off for integrated circuit I/O pins |
| CA2127192C (en) * | 1993-07-01 | 1999-09-07 | Alan Brent Hussey | Shaping ate bursts, particularly in gallium arsenide |
| US5487092A (en) * | 1994-12-22 | 1996-01-23 | International Business Machines Corporation | System for high-speed synchronization across clock domains |
| SE503290C2 (sv) * | 1995-03-31 | 1996-05-13 | Ericsson Telefon Ab L M | Anordning och förfarande för att inbördes synkronisera applikationsspecifika integrerade kretsar (ASIC) |
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