JP2655433B2 - Ａ／ｄ変換装置 - Google Patents

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、A/D変換装置に関するものであり、詳しく
は、並列駆動に適したA/D変換装置を提供するものであ
る。

＜従来の技術＞ 相互に関連した複数チャンネルのアナログ入力信号を
デジタル信号に変換して収集するのにあたっては、例え
ば特公昭62−46009号公報に記載されているように、複
数台のデータ収集装置を同期させて並列駆動することが
行われている。

＜発明が解決しようとする課題＞ しかし、このような従来の構成では、各データ収集装
置を構成するA/D変換器の変換開始タイミングを揃えた
り、各データ収集装置間におけるトリガ動作を関連させ
て制御することは考慮されておらず、各データ収集装置
に格納される測定データに基づいて高い時間分解能の測
定を行ったり、任意のトリガ動作の組み合わせによる自
由度の高い測定を行うことはできない。

本発明は、このような点に着目したものであり、その
目的は、各装置のA/D変換の開始タイミングを揃えるこ
とができ、各装置間におけるトリガ動作を関連させて制
御できる並列駆動が可能なA/D変換装置を提供すること
にある。

＜課題を解決するための手段＞ 本発明のA/D変換装置は、 並列接続された複数台がマスター・スレーブ関係に従
って並列駆動されるA/D変換装置であって、 前記各A/D変換装置が、 内部の基準クロック，外部から加えられる外部クロッ
クおよび外部基準クロックを選択的に外部基準クロック
として外部に出力するとともに分周器を介して内部各部
に出力するサンプルクロック制御回路と、 このサンプルクロック制御回路の分周器から加えられ
るクロックに従ってアナログ入力信号をデジタル信号に
変換するA/D変換器と、 このA/D変換器の出力データを格納するデータメモリ
と、 外部装置との間で複数の測定制御信号の授受を行い、
これら複数の測定制御信号に従って前記データメモリの
データ格納動作を制御するデータメモリ制御回路と、 外部から加えられる個別トリガ信号および同期トリガ
信号を選択的に同期トリガ信号として外部に出力すると
ともに前記サンプルクロック制御回路の分周器から加え
られるクロックに同期したトリガ信号を前記データメモ
リ制御回路に出力するトリガ制御回路と、 これら各部を統轄制御する演算制御部とで構成され、 前記各A/D変換装置はすべてのA/D変換装置が測定可能
になった状態で同時に測定動作を開始して個別に測定動
作を終了することを特徴とする。

＜作用＞ 本発明のA/D変換装置は、各装置のA/D変換の開始タイ
ミングを揃えることができることから高い時間分解能の
測定が可能であり、各装置間におけるトリガ動作を関連
させて制御できることから任意のトリガ動作の組み合わ
せによる自由度の高い測定を行うことができる。

＜実施例＞ 以下、図面を用いて本発明の実施例を詳細に説明す
る。

第１図は、本発明の原理説明図である。図において、
１はクロックCLKの発生や切り換えを制御するサンプル
クロック制御回路であり、内部の基準クロック，外部か
ら加えられる外部クロックおよび外部基準クロックを選
択的に外部基準クロックとして外部に出力するとともに
内部各部に出力する。２はA/D変換器であり、サンプル
クロック制御回路１から加えられるクロックCLKに従っ
てアナログ入力信号をデジタル信号に変換する。３はA/
D変換器２の出力データを格納するデータメモリであ
る。４は図示しない外部装置との間で測定イネーブル信
号AEN,測定開始信号AST,トリガイネーブル信号TENより
なる複数の測定制御信号の授受を行い、これら測定制御
信号に従ってデータメモリ２のデータ格納動作を制御す
るデータメモリ制御回路である。５はトリガ制御回路で
あり、外部から加えられる個別トリガ信号および同期ト
リガ信号を選択的に同期トリガ信号として外部に出力す
るとともに、サンプルクロック制御回路１から加えられ
るクロックに同期したトリガ信号TRIGをデータメモリ制
御回路４に出力する。６は各部を統轄制御する演算制御
部（CPU）であり、バス７を介して各部と接続されてい
る。

第２図は第１図のように構成されるA/D変換装置の並
列接続状態説明図であり、Ｋ台を並列接続した例を示し
ている。図において、No.1はマスター機として接続さ
れ、No.2〜No.Kはスレーブ機として接続されている。こ
れらマスター機とスレーブ機の動作切り換えはそれぞれ
の内部の演算制御部の制御により行われる。個別トリガ
信号はマスター機にのみ加えられている。アナログ入力
信号は各装置にそれぞれ加えられている。外部クロック
は必要に応じて全装置に共通に加えられる。マスター機
の外部基準クロックの出力端子，測定制御信号の出力端
子および同期トリガ信号の出力端子はNo.2のスレーブ機
の外部基準クロックの入力端子，測定制御信号の入力端
子および同期トリガ信号の入力端子に接続され、No.2の
スレーブ機の外部基準クロックの出力端子，測定制御信
号の出力端子および同期トリガ信号の出力端子は後続の
No.3のスレーブ機の外部基準クロックの入力端子，測定
制御信号の入力端子および同期トリガ信号の入力端子に
接続され、以下同様に、No.（Ｋ−１）のスレーブ機の
外部基準クロックの出力端子，測定制御信号の出力端子
および同期トリガ信号の出力端子はNo.Kのスレーブ機の
外部基準クロックの入力端子，測定制御信号の入力端子
および同期トリガ信号の入力端子に接続されている。

前述のように、測定制御信号には測定イネーブル信号
AEN,測定開始信号ASTおよびトリガイネーブル信号TENの
３種類がある。ここで、AEN信号は測定可能状態を示す
信号であって、並列接続されたすべての装置から出力さ
れるものであり、すべての装置からの出力が完了した時
点でイネーブルになる。AST信号はAEN信号がイネーブル
になった後にマスター機から各スレーブ機に入力され
る。各スレーブ機はAST信号を受け付けることにより測
定を開始する。TEN信号はトリガ待受け状態を示す信号
であって、並列接続されたすべての装置から出力される
ものであり、すべての装置からの出力が完了した時点で
イネーブルになる。

このように接続された装置の動作を説明する。

まず、マスター機としてまたは装置単体で動作する場
合を説明する。

タイムベースクロックとしては内部の基準クロックを
選択し、このクロックを各スレーブ機にも送出する。A/
D変換器２のサンプルクロックとしては内部の基準クロ
ックまたはこれを分周したものを用いる。そして、AEN
信号がイネーブルになった後AST信号を送出し、同時に
測定も開始する。また、TEN信号がイネーブルになった
後TRGEN信号をイネーブルにし、トリガ制御回路５を動
作状態にしてそれ以降に入力される個別トリガ信号を受
け付け、受け付けた個別トリガ信号を同期トリガ信号と
して各スレーブ機に出力する。

次に、スレーブ機として動作する場合を説明する。

タイムベースクロックとしてはマスター機から入力さ
れるものを用い、このクロックを後続のスレーブ機にも
送出する。A/D変換器２のサンプルクロックとしてはこ
のクロックまたはこれを分周したものを用いる。測定動
作はマスター機から入力されるAST信号を受け付けた後
開始する。なお、受け付けたAST信号は後続のスレーブ
機にも送出する。トリガ信号としてはマスター機から入
力される同期トリガ信号を受け付け、受け付けた同期ト
リガ信号は後続のスレーブ機にも送出する。

このような構成によれば、第２図のような並列接続に
よる並列動作時において、各A/D変換装置には共通の基
準クロックが供給されて各A/D変換装置で個別に分周さ
れることから個別のサンプルレートでA/D変換を行うこ
とができる。トリガはすべての装置がトリガ待受け状態
になるまで無効であるとともにトリガ機能はマスター機
のみ有効であり、各スレーブ機のトリガタイミングはマ
スター機のトリガタイミングと一致することになる。ま
た、各A/D変換装置における測定動作はすべての装置が
測定可能になった状態で同時に開始するが測定動作の終
了タイミングはそれぞれ独立に設定でき、データメモリ
３のデータ長を任意に設定できることから自由度の高い
測定が可能になる。

第３図は第１図の一実施例を示す構成説明図、第４図
は第３図の装置を並列接続した場合の説明図であり、第
１図および第２図と同一部分には同一符号を付けてい
る。これら図において、CLKINは前段装置のサンプルク
ロック発生回路１から後続装置のサンプルクロック発生
回路１に入力される外部基準クロックであり、CLKOUTは
前段装置のサンプルクロック発生回路１から後続装置の
サンプルクロック発生回路１に出力される外部基準クロ
ックである。AENS′は前段装置のデータメモリ制御回路
４から後続装置のデータメモリ制御回路４に出力される
測定可能状態を示す信号であり、トランジスタTr1のベ
ースに加えられている。AENRは前段の各装置のデータメ
モリ制御回路４から後続装置のデータメモリ制御回路４
に入力される測定可能状態を示す信号であり、トランジ
スタTr1のコレクタに加えられている。AENI,AENOは並列
接続されたすべてのA/D変換装置の測定可能状態を表わ
す信号であって、これらAENI,AENOの信号線はトランジ
スタTr1のコレクタに接続されていてAENR信号と同電位
であり、すべての装置のAENS′信号がイネーブルになっ
た状態で初めてイネーブルになる。なお、トランジスタ
Tr1のコレクタはプルアップされ、エミッタは共通電位
点に接続されている。ASTSは前段装置のデータメモリ制
御回路４から後続装置のデータメモリ制御回路４に出力
される測定開始信号であり、セレクタ８の一方の入力端
子に加えられている。AST1は前段の各装置のデータメモ
リ制御回路４から後続装置のデータメモリ制御回路４に
入力される測定開始信号であり、セレクタ８の他方の入
力端子に加えられている。ASTRは各装置のデータメモリ
制御回路４にセレクタ８を介して入力される測定開始信
号であり、マスター機として動作する場合にはASTS信号
が入力され、スレーブ機として動作する場合にはASTI信
号が入力される。ASTOは前段装置から後続装置に出力さ
れる測定開始信号であり、セレクタ８を介してASTR信号
と同一の信号が出力される。TENS′は前段装置のデータ
メモリ制御回路４から後続装置のデータメモリ制御回路
４に出力されるトリガ待受け状態を示す信号であり、ト
ランジスタTr2のベースに加えられている。TENRは前段
装置のデータメモリ制御回路４から後続装置のデータメ
モリ制御回路４に入力されるトリガ待受け状態を示す信
号であり、トランジスタTr2のコレクタに加えられてい
る。TENI,TENOは並列接続されたすべてのA/D変換装置の
トリガ待受け状態を表わす信号であって、これらTENI,T
ENOの信号線はトランジスタTr2のコレクタに接続されて
いてTENR信号と同電位であり、すべての装置のTENS′信
号がイネーブルになった状態で初めてイネーブルにな
る。なお、トランジスタTr2のコレクタはプルアップさ
れ、エミッタは共通電位点に接続されている。MSIDIは
前段装置から後続装置に入力される設定動作モード識別
信号であり、マスター機として動作するように設定され
ている場合にはＨレベルになり、スレーブ機として動作
するように設定されている場合にはＬレベルになる。MS
IDOは前段装置から後続装置に出力される設定動作モー
ド識別信号であり、信号線の端部は共通電位点に接続さ
れている。TRGENは各装置内でデータメモリ制御回路４
からトリガ制御回路５に対して出力されるトリガ受付可
能状態を示す信号、TRIGはトリガ制御回路５からデータ
メモリ制御回路４に入力されるトリガ信号である。TRGI
は前段装置のトリガ制御回路５から後続装置のトリガ制
御回路５に入力される同期トリガ信号であり、TRGOは前
段装置のトリガ制御回路５から後続装置のトリガ制御回
路５に出力される同期トリガ信号である。

第５図は、第２図のサンプルクロック発生回路１の具
体例を示す構成説明図である。９は内部基準クロックIN
TCLKを出力する内部基準クロック発生回路、10は内部基
準クロックINTCLK,外部クロックEXTCLKおよび外部基準
クロックCLKINを選択するスイッチ、11はスイッチ10で
選択されたクロックを所望の値に分周して内部の各部に
出力する分周器である。なお、スイッチ10の出力信号は
後続の装置に外部基準クロックCLKOUTとして出力され
る。

第６図は、第２図のトリガ制御回路５の具体例を示す
構成説明図である。12は個別トリガ信号と同期トリガ信
号TRGIを選択するスイッチ、13はスイッチ12から選択出
力されるトリガ信号に対してトリガ時点でのアナログ入
力信号（トリガポイントデータ）がA/D変換器２でデジ
タル信号に変換されて出力されるまでの時間差の補正を
施した後トリガ信号TRIGとしてデータメモリ制御回路４
に出力するタイミング制御回路である。なお、スイッチ
12の出力信号は後続の装置に同期トリガ信号TRGOとして
出力される。

第４図のように接続された装置の動作を説明する。

まず、マスター機の動作を説明する。

タイムベースクロックとしては内部の基準クロックIN
TCLKを選択し、このクロックを各スレーブ機にも外部基
準クロックCLKOUTとして送出する。A/D変換器２のサン
プルクロックCLKとしては内部の基準クロックINTCLKま
たはこれを分周器11で分周したクロックCLKを用いる。
測定開始信号ASTRとしてはASTSを選択し、この測定開始
信号ASTSをASTOとしてNo.2のスレーブ機に出力する。ト
リガ制御回路５はいずれかのトリガ信号を選択して内部
のデータメモリ制御回路４にトリガ信号TRIGとして出力
するとともに同期トリガ信号TRGOとしてNo.2のスレーブ
機に出力する。

次に、スレーブ機の動作を説明する。

タイムベースクロックとしてはマスター機から入力さ
れる外部基準クロックCLKINを用い、このクロックを後
続のスレーブ機にも外部基準クロックCLKOUTとして送出
する。測定開始信号ASTRとしてはマスター機から入力さ
れるASTIを選択し、この測定開始信号ASTIを後続のスレ
ーブ機にもASTOとして送出する。トリガ制御回路５はト
リガ信号としてマスター機から入力される同期トリガ信
号TRGIを選択し、これを同期トリガ信号TRGOとして後続
のスレーブ機にも送出する。

このような構成によれば、各A/D変換装置には共通の
基準クロックが供給されて各A/D変換装置で個別に分周
されることから個別のサンプルレートでA/D変換を行う
ことができる。例えば基準クロックの周波数を10MHzと
すると、マスター機は1/10分周して1Mspsとし、あるス
レーブ機は1/100分周して100Kspsとし、他のスレーブ機
は1/2分周して5Msps…という動作が可能である。

また、トリガ点の前後のデータ長も各装置毎に任意に
設定できる。具体的には、各装置の信号TENS′を測定開
始からトリガ点よりも前に所定数のデータ長分のデジタ
ルデータがデータメモリ３に格納された時点でイネーブ
ルにする。これにより、すべての装置のTENS′信号がイ
ネーブルになった後、すなわちすべての装置のトリガ点
以前のデータ格納が終了した以降のトリガのみを有効と
するようになり、各装置毎にトリガ点以前のデータ長を
任意に設定できる。トリガ点以降のデータ長は前述のよ
うに各装置毎に任意に設定できるものであり、トリガ点
の前後のデータ長を各装置毎に任意に設定することがで
きる。

第７図は、前述の並列動作の流れを示すフローチャー
トである。

まず、各装置はMSIDI信号のレベル状態を読み取り、
Ｈレベルの場合にはマスター機としての設定を行い、Ｌ
レベルの場合にはスレーブ機としての設定を行う。

各装置は、測定開始前の設定動作が完了するとAENS′
信号を出力する。すべての装置からAENS′信号が出力さ
れた時点でAENR信号は一斉にイネーブルになり、この時
点で初めて測定可能状態になる。

その後、マスター機が測定開始信号ASTSを出力して測
定を開始する。マスター機から出力される測定開始信号
ASTSはスレーブ機に対してはASTO信号になり、スレーブ
機はこの信号に従って測定を開始する。

測定開始後において、トリガ点前の必要数のデータ格
納などのトリガ受付のための設定が完了すると、各装置
はTENS′信号を出力する。すべての装置からTENS′信号
が出力された時点でTENR信号は一斉にイネーブルにな
り、この時点ですべての装置はトリガ待受け状態にな
る。TENR信号がイネーブルになる以前はいずれの装置も
トリガ受付不可の状態である。

この後、マスター機に個別トリガ信号が入力される
と、マスター機からすべてのスレーブ機に対して同期ト
リガ信号TRGOが出力される。スレーブ機はこの同期トリ
ガ信号TRGOがTRGIとして入力された時点でトリガ信号TR
IGを出力し、すべての装置にトリガがかかることにな
る。このトリガ信号TRIGにより、各装置のトリガデータ
を格納したアドレスが保存される。

トリガ信号入力後、各装置はそれぞれ独立に設定した
データ長分のデータの書込みを行う。所定データ長のデ
ータ書込みが終了すると、各装置は独立して測定を終了
する。

第８図は第３図の要部の接続図であり、第９図は第８
図の動作を説明するためのタイミングチャートである。

AENI信号線とAENO信号線はAENR信号線とともにトラン
ジスタTrのコレクタに接続されて同電位である。各装置
ともAENS′信号はＬレベルでイネーブルであり、初期状
態はＨレベルである。各装置はそれぞれ独立にAENS′信
号を出力するが、どれか１台でもAENS′信号がＨレベル
になるとAENR信号はすべての装置にわたってＬレベルに
なる。すべての装置のAENS信号がＬレベルになった時点
で各装置のトランジスタTrがオフになり、AENR信号はＨ
レベルになってイネーブルになる。このように、最も遅
いAENS′信号（第９図ではNo.KのAENS′信号）が入力さ
れるまですべての装置は測定可能状態にはならない。

なお、TENR信号についてもAENR信号と同様に動作する
ことになる。

また、上記の実施例ではマスター機から基準クロック
を供給する例を説明したが、すべての装置に同一の外部
クロックを供給してすべての装置で外部クロックを選択
することにより同様の並列動作が可能である。

ところで、このような構成では、測定の自由度を高め
るために測定の終了は各装置でそれぞれ独立に終了させ
るようになっている。これにより、データメモリのデー
タ長を各装置毎に個別に設定できる。

ところが、マスター機に外部クロックを入力してそれ
を各スレーブ機に供給する場合において、マスター機の
測定が終了した時点でクロックを内部クロックに切り換
えたとき、スレーブ機の測定動作が終了していないこと
がある。この場合、スレーブ機のクロックは測定の途中
で外部クロックから内部クロックに切り換えられること
になり、好ましくない。

このような不都合は、測定制御信号に測定終了状態を
示す測定終了信号AENDを追加することによって解決でき
る。

第10図は測定終了信号AENDを追加した場合の測定終了
とクロックの切換に関連した部分を示す構成説明図、第
11図は第10図の装置を並列接続した場合の説明図であ
り、第３図および第４図と同一部分には同一符号を付け
ている。

AENDRは前段装置のデータメモリ制御回路４から後続
装置のデータメモリ制御回路４に入力される測定終了状
態を示す信号であり、トランジスタTr3のコレクタに加
えられている。AENDI,AENDOは並列接続されたすべてのA
/D変換装置の測定終了状態を表わす信号であって、これ
らAENDI,AENDOの信号線はトランジスタTr3のコレクタに
接続されていてAENDR信号と同電位であり、すべての装
置のAENDS′信号がイネーブルになった状態で初めてイ
ネーブルになる。なお、トランジスタTr3のコレクタは
プルアップされ、エミッタは共通電位点に接続されてい
る。TBCGはクロック切換信号であり、データメモリ制御
回路４からサンプルクロック発生回路１に出力される。

このような構成における並列運転の基本動作は前述の
実施例と同一であるのでここでは省略し、測定終了時の
動作とクロックの切換に関連した動作について説明す
る。

第12図は第３図の要部の接続図であり、第13図は第12
図の動作を説明するためのタイミングチャートである。

AENDI信号線とAENDO信号線はAENDR信号線とともにト
ランジスタTrのコレクタに接続されて同電位である。各
装置ともAENDS′信号はＬレベルでアクティブであり、
初期状態はＨレベルである。各装置はそれぞれ独立にAE
NDS′信号を出力するが、どれか１台でもAENDS′信号が
ＨレベルになるとAENDR信号はすべての装置にわたって
Ｌレベルになる。すべての装置のAENDS信号がＬレベル
になった時点で各装置のトランジスタTrがオフになり、
AENDR信号はＨレベルになってアクティブになる。この
ように、最も遅いAENDS′信号（第12図ではNo.2のAEND
S′信号）が入力されるまですべての装置は測定終了状
態にはならない。

次に、タイムベースクロックの切換について説明す
る。各装置がそれぞれ測定可能になったときに前述のよ
うにAENS′信号をＬレベル（アクティブ）にするが、こ
れらAENS′信号とAENDR信号を使ってクロック切換信号T
BCG信号を生成し、このクロック切換信号TBCG信号に従
ってAENS′信号がアクティブになってからAENDR信号が
アクティブになるまでの間の測定中以外はすべて内部ク
ロックになるように第５図のスイッチ10を制御する。

第13図はこのように構成された装置の並列動作の流れ
を示すフローチャートである。前述第７図と異なる点
は、測定終了時の動作とクロックの切換の２点である。

＜発明の効果＞ 以上説明したように、本発明によれば、各装置毎に独
立したサンプルクロックの周期で測定できることから、
時間分解能の高い測定と比較的長時間の測定とを同時に
並行して行うことができる。

また、測定はすべての装置が測定可能状態になってか
ら同時に開始するように構成されていることから、外部
からすべての装置に測定開始命令を与える工夫は不要に
なる。

また、すべての装置のトリガ待受けのための設定が完
了するまでトリガは受け付けられないことから、トリガ
点前のデータ長を各装置毎に任意に設定することができ
る。

また、各データメモリのデータ長を各装置毎に独立し
て任意に設定できることから、短期間の測定と長期間の
測定を並行して行える。

また、トリガ点の前後のデータ長を各装置毎に任意に
設定できることから、例えば２台のA/D変換装置に同一
のアナログ入力信号を入力して一方の装置ではトリガ点
以前のデータを格納して他方の装置にはトリガ点以降の
データを格納することにより、測定時のデータ長を２倍
に拡大した測定が行える。

さらに、タイムベースクロックとして測定時は外部ク
ロックを使用してその他の時は内部クロックに切り換え
る場合にも、複数の装置の並列運転に不都合を生じるこ
とはない。

このように、自由度の高い種々の測定が可能なA/D変
換装置が実現できる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は第１図の装置の
並列接続図、第３図は本発明の一実施例を示す構成説明
図、第４図は第３図の装置の並列接続図、第５図は本発
明におけるサンプルクロック発生回路の具体例を示す構
成説明図、第６図は本発明におけるトリガ制御回路の具
体例を示す構成説明図、第７図は第４図の動作の流れを
示すフローチャート、第８図は第３図の要部接続図、第
９図は第８図の動作を説明するためのタイミングチャー
ト、第10図は測定終了信号を追加した場合の測定終了と
クロックの切換に関連した部分を示す構成説明図、第11
図は第10図の装置を並列接続した場合の説明図、第12図
は第３図の要部の接続図、第13図は第12図の動作を説明
するためのタイミングチャート、第14図は第10図の回路
を追加した装置の動作の流れを示すフローチャートであ
る。 １……サンプルクロック発生回路、２……A/D変換器、
３……データメモリ、４……データメモリ制御回路、５
……トリガ制御回路、６……演算制御部（CPU）、７…
…バス。

フロントページの続き (56)参考文献 特開 昭60−237527（ＪＰ，Ａ) 特開 昭63−175913（ＪＰ，Ａ) 特開 昭59−3676（ＪＰ，Ａ) 特開 昭58−219627（ＪＰ，Ａ) 特開 昭62−27813（ＪＰ，Ａ) 特開 昭53−25318（ＪＰ，Ａ) 実開 昭63−181958（ＪＰ，Ｕ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】並列接続された複数台がマスター・スレー
   ブ関係に従って並列駆動されるA/D変換装置であって、 前記各A/D変換装置が、 内部の基準クロック，外部から加えられる外部クロック
   および外部基準クロックを選択的に外部基準クロックと
   して外部に出力するとともに分周器を介して内部各部に
   出力するサンプルクロック制御回路と、 このサンプルクロック制御回路の分周器から加えられる
   クロックに従ってアナログ入力信号をデジタル信号に変
   換するA/D変換器と、 このA/D変換器の出力データを格納するデータメモリ
   と、 外部装置との間で複数の測定制御信号の授受を行い、こ
   れら複数の測定制御信号に従って前記データメモリのデ
   ータ格納動作を制御するデータメモリ制御回路と、 外部から加えられる個別トリガ信号および同期トリガ信
   号を選択的に同期トリガ信号として外部に出力するとと
   もに前記サンプルクロック制御回路の分周器から加えら
   れるクロックに同期したトリガ信号を前記データメモリ
   制御回路に出力するトリガ制御回路と、 これら各部を統轄制御する演算制御部とで構成され、 前記各A/D変換装置はすべてのA/D変換装置が測定可能に
   なった状態で同時に測定動作を開始して個別に測定動作
   を終了することを特徴とするA/D変換装置。