JPS60237527A - Ａ−ｄ変換装置 - Google Patents

Ａ−ｄ変換装置

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JPS60237527A
JPS60237527A JP59092912A JP9291284A JPS60237527A JP S60237527 A JPS60237527 A JP S60237527A JP 59092912 A JP59092912 A JP 59092912A JP 9291284 A JP9291284 A JP 9291284A JP S60237527 A JPS60237527 A JP S60237527A
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JP
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multiplexer
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Koichi Yoshida
幸一 吉田
Joji Kawai
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/05—Digital input using the sampling of an analogue quantity at regular intervals of time, input from a/d converter or output to d/a converter

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  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は複数チャンネルのアナログ量をディジタル量
に変換するＡＤ変換装置に関するものである。
〔従来技術〕
従来、この種のＡＤ変換装置としては、（アナログデバ
イセズ社データブック、ＡＤ７５８１）に記載されたも
のがある。第１図はそのＡＤ変換装置の構成図であり、
図において、１は８チヤンネルマルチプレクサ、２はマ
ルチプレクサｌにょシ選択入力されるアナログデータを
ディジタルデータに変換するＡＤ変換器、３はディジタ
ルデータ８チヤンネル分を一時格納しておくデュアルボ
）　ＲＡＭ、　４　ハｃ　Ｐ　Ｕ、　５　ハマルチプレ
クサ１のチャンネルあるいはデュアルボー）ＲＡＭ３の
アドレスを選択するためのインターフェイス／制御ロジ
ック％６は書き込み信号、読み出し信号が同時に発生す
る場合に優先すべき信号を選択する優先信号選択回路で
ある。
次に動作について説明する。８チヤンネルマルチプレク
サ１に入力される８種のアナログ信号は、インターフェ
イス／制御ロジック５によシいずれか１つが選択され、
ＡＤ変換器２へ入力される。
マルチプレクサ１がアナログ信号を選択する方法は、チ
ャンネル７よシ順次チャンネル０まで一定周期でスキャ
ンして、その出力がＡＤ変換器２でＡＤ変換される。変
換されたディジタルデータはデュアルポートＲＡＭ３の
適切なアドレスに格納される。
上記従来のＡＤ変換装置では、チャンネル０のＡＤ変換
が終了し、デュアルボー）ＲＡＭ３への格納完了を示す
信号によって再びチャンネル７のアナログ信号のＡＤ変
換動作が開始され、入力クロックにより自動的に順次チ
ャンネルＯまで上記の動作がくシ返される。
一方、ＣＰＵ４はデュアルポートＲＡＭ３の適当なアド
レスをアクセスすることによシ、任意のチャンネルのデ
ィジタルデータを入力することができる１、 第２図はそのときのタイミング図を示したもので、第２
図（ａ）は各チャンネルのＡＤ変換開始信号であシ、第
２図（ｂ）はＡＤ変換終了信号である。第２図（Ｃ）は
アナログデータをディジタルデータに変換するのに要す
る変換時間業を示している。アナログデータの変換開始
時点と対応するディジタルデータをＣＰＵが入力する時
点とのずれをむだ時間とすると、このむだ時間は変換時
間と、変換終了からＣＰＵ読み出しまでの時間の和で表
わせる。
第２図（ｅ）は、ＣＰＵが仮にチャンネル６を第２図（
ｄ）で読み出したとした場合のむだ時間Ｔを示している
。
従来の方式ではＣＰＵの読み出しとＡＤ変換開始指令と
が同期していないため、チャンネル７〜チヤンネル０の
いずれのデータに対してもむだ時間は不確定となる。い
いかえれば、どのチャンネルのデータに対してもＣＰＵ
の読み出しはランダムとなるため、チャンネル番号にか
かわらず平均すればむだ時間は同じとなる。したがって
、変化が速いアナログ信号や制御上重畳度の高いアナロ
グ信号に対してもむだ時間が長くなる場合や短くなる場
合が生じてくるための不都合が生じる。
これを防ぐため、各アナログデータの変換終了を示すス
テータス信号により、ＣＰＵに割シ込みを発生させ、デ
ィジタルデータを入力する方式も考えられる。この場合
、いずれのチャンネルのデータに対してもむだ時間はＡ
Ｄ変換時間とはは同じとなシ、最少限に抑えられるが１
割込類度が高いためＣＰＵにおける処理能力を低下させ
る結果となる。
〔発明の概要〕
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、複数チャンネルのアナログデータ
をＡＤ変換する場合に、ＡＤ変換の開始指令を外部から
与えることによシ各チャンネルのむだ時間が確定でき、
重要度の高いデータを適当なチャンネルに配することに
より、むだ時間を最少限に抑えることができ、さらに割
込頻度を減少させることができるＡＤ変換装置を提供す
るものである。
〔発明の実施例〕
以下、この発明の一実施例を前記第１図と同一部分に同
一符号を付した第３図について説明する。
第３図において、１０はマルチプレクサ１０チヤンネル
あるいはＲＡＭのアドレスを選択するための制御回路で
、分周回路７、グリセタプル・ダウンカウンタ８、設定
器９で構成されている。
この発明の実施例は上記の構成から成るもので。
プリセッタブル・ダウンカウンタ８に外部トリガが入力
されると、設定器９にあらかじめ設定されているプリセ
ット値がカウンタ８に転送される。
一方、外部クロックは分周回路７で分周され、プリセッ
タブル脅ダウンカウンタ８のダウンカウント動作のクロ
ック入力となる。プリセッタブル・り゛ランカウンタ８
は入力クロックにより、カウント値を７から０に順次に
減少してゆき、そのバイナリ値が出力される。
カウント値が０を示している時点でなおりロックが入力
されると、それによシ発生するポロー信号が分周回路の
分周動作を停止させる。したがって、プリセッタブル・
ダウンカウンタ８への入力クロックが中断され、カウン
ト動作が停止する。
そして次の外部トリガが入力されるまで停止状態を継続
する。
一方、この間プリセッタブル・ダウンカウンタ８から出
力されているバイナリ値が、マルチプレフサ１のアナロ
グ入力のチャンネル選択指令となる。バイナリ値が７か
ら０に推移するに伴ない、マルチプレクサ１はチャンネ
ル７からチャンネル０までアナログ入力チャンネルが順
次切シかわる。
それと同時にデュアルボー）ＲＡＭ３の格納アドレスを
指示することによ＃）、マルチプレクサ１の選択チャン
ネルとデュアルポートＲＡＭ３の格納アドレスが同期、
対応づけられて推移してゆく。
この間プリセッタブル・ダウンカウンタ８への入力クロ
ックがＡＤ変換器２への変換開始指令となシ、それに対
応するＡＤ変換器２の変換終了指令がデュアルポートＲ
ＡＭ３への書き込み信号となる。チャンネル０のアナロ
グデータがＡＤ変換され、そのディジタルデータがデュ
アルポートＲＡＭ３に格納されるとＣＰＵ４へ割込信号
を発生する。ＣＰＵ４はこの割込信号によりデュアルポ
ートＲＡＭ３をアクセスし、任意のチャンネルのデータ
を入力できる。
ここで、ＣＰＵ４が読み出し中であるデュアルポートＲ
ＡＭ３のアドレスと同一アドレスにＡＤ変換された新た
なディジタルデータが書き込まれる恐れがある場合のた
めに優先信号選択回路６を設けている。しかし同一アド
レスのアクセスが同時に発生する恐れがないことが明ら
かな場合、この優先信号選択回路は不要となる。
上記ＡＤ変換２とＣＰＵ４はデュアルボー）ＲＡＭ３を
介してデータの授受を行なうためＣＰＵ４はＡＤ変換と
は独立にディジタルデータを得ることができる。そのた
め、変換に要する時間、ＣＰＵ４の処理動作を停止させ
る必要がなく、ＡＤ変換８回に１度の割込処理でよいも
のである。
第４図は、前記第３図に示すこの発明の一実施例の動作
を説明するタイミング図で、第４図（ａ）は外部トリガ
信号、第４図（ｂ）はＡＤ変換開始信号、第４図（Ｃ）
はＡＤ変換終了信号すなわちＲＡＭ３の書き込み信号、
第４図（ｅ）はＡＤ変換器の変換時間ｔ、第４図（ｄ）
は割込信号を表わしている。第４図（ｆ）は、各チャン
ネルの変換開始時点すなわちサンプリング時点からＣＰ
Ｕ４がディジタルデータを読み出すまでのむだ時間Ｔ、
　−Ｔ、を示しているもので、上から順にそれぞれチャ
ンネル０、チャンネル１、チャンネル２・・・・・・・
・・・・・チャンネル７の、むだ時間である。
したがって、各チャンネルに対するむだ時間Ｔ０〜Ｔ、
が確定されるために、変化が速いデータや制御上重要度
の高いアナログデータをむだ時間の短いチャンネル０か
ら順次配置することができる。
チャンネル０においては、Ａ−Ｄ変換器２の変換時間が
ほぼむだ時間と等しくなる。
々お、上記実施例では、８チヤンネルの場合について説
明したが、チャンネル数は任意であり、プリセット値と
デュアルポートＲＡＭの容量を変えることによシ容易に
チャンネル数を変更できる。
さらにＡＤ変換器の分解能に応じ、デュアルポートＲＡ
Ｍのビット数を変更させることによシ分解能も任意に選
べる。
また、ＣＰＵへの割込発生信号をプリセッタブル・ダウ
ンカウンタの外部トリガ入力とすれば、従来のＡＤ変換
装置と同様の働きをする。
〔発明の効果〕
以上のように、この発明によればＡＤ変換開始指令を外
部から与える構成としたので、各チャンネルに対するむ
だ時間を確定することができ、重要度の高いデータをむ
だ時間の短かいチャンネルに配置してむだ時間を最少限
に抑えることができる。また、割込頻度を減少させるこ
とにより、ＣＰＵのメイン処理能力の向上をはかれるも
のが得られる効果がある。
【図面の簡単な説明】
第１図は従来のＡＤ変換装置の回路構成を示すブロック
図、第２図は動作中のタイミング図、第３図は、この発
明の実施例によるＡＤ変換装置の回路構成を示すブロッ
ク図、第４図は動作中のタイミング図である。 １はマルチプレクサ、２はＡＤ変換器、３はデュアルポ
ートＲＡＭ、４はＣＰＵ、５はインターフェイス／制御
ロジック、６は優先信号選択回路。 ７は分周回路、８はプリセッタブル・ダウンカウンタ、
９は設定器、１０は制御回路。 なお５図中同一符号は同一または相当部分を示す。 范１図 ４ （ｅ）　Ｔ″ ロ　ム ＣＮ、（１０羊ｔＬＣ＞ 第４図 手続補正書（自発） 昭和　年　月　日 特許庁長官殿 事件の表示　特願昭　５９−９２９１、発明の名称 Ａ−Ｄ変換装置 補正をする者 代表者、片山仁へ部 代　理　人　郵便番号　１０５ 住　所　東京都港区西新橋１丁目４番１０号５、補正の
対象 図　面 ６、補正の内容 図面第３図を別紙のとおシ補正する。 ７、添附書類の目録 補正後の図面第３図を記載した書面　１通以上

Claims (1)

    【特許請求の範囲】
  1. 複数チャンネルのアナログデータを順次に選択するマル
    チプレクサと、前記選択されたアナログデータをディジ
    タルデータに変換するＡ−Ｄ変換器と、前記変換された
    ディジタルデータを格納するデュアルホードメモリと、
    外部からトリガが入力されることによシカラント動作を
    行ない前記マルチプレクサのチャンネル選択と前記デュ
    アルポートメモリの格納アドレスを指示するプリセッタ
    ブルダウンカウンタを有する制御回路とを備えたＡ−Ｄ
    変換装置。
JP59092912A 1984-05-11 1984-05-11 Ａ−ｄ変換装置 Granted JPS60237527A (ja)

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