JPH02305028A - Ａ／ｄ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、Ａ／Ｄ変換装置に関するものであり、詳しく
は、並列駆動に適したＡ／Ｄ変換装置を提Ｏ（するもの
である。

〈従来の技術〉 相互に関連した複数チャンネルのアナログ入力信号をデ
ジタル信号に変換して収集するのにあたっては、例えば
特公昭６２−４６００９号公報に記載されているように
、複数台のデータ収集装置を同期させて並列駆動するこ
とが行われている。

〈発明か解決しようとする課題〉 しかし、このような従来の構成では、各データ収集装置
を構成するＡ／Ｄ変換器の変換開始タイミンクを揃えた
り、各データ収集装置間におけるトリガ動作を関連させ
て制御することは考慮されておらず、各データ収集装置
に格納される測定データに基づいて高い時間分解能の測
定を行ったり、任意のトリガ動作の組み合わせによる自
由度の高い測定を行うことはできない。

本発明は、このような点に着目したものであり、その目
的は、各装置のＡ／Ｄ変換の開始タイミングを揃えるこ
とができ、各装置間におけるトリカ動作を関連させて制
御できる並列駆動が可能なＡ／Ｄ変換装置を提供するこ
とにある。

く課題を解決するための手段〉 本発明のＡ／Ｄ変換装置は、 内部の基準クロック、外部から加えられる外部クロック
および外部基準クロックを選択的に外部基準クロックと
して外部に出力するとともに分周器を介して内部各部に
出力するサンプルクロック制御回路と、 このサンプルクロ・ツク制御回路の分周器から加えられ
るクロックに従ってアナログ入力信号をデジタル信号に
変換するＡ／Ｄ変換器と、このＡ／Ｄ変換器の出力デー
タを格納するデータメモリと、 外部装置との間で複数の測定制御信号の授受を行い、こ
れら複数の測定制御信号に従って前記データメモリのデ
ータ格納動作を制御するデータメモリ制御回路と、 外部から加えられる個別トリガ信号および同期トリ力信
号を選択的に同期ｌ・リカ信号として外部に出力すると
ともに前記サンプルクロック制御回路の分周器から加え
られるクロックに同期させるタイミング制御回路を介し
て従って前記データメモリ制御回路に出力するトリガ制
御回路と、これら各部を統轄制御する演算制御部、を設
けたことを特徴とする。

く作用ン 本発明のＡ／Ｄ変換装置は、各装置のＡ／Ｄ変換の開始
タイミングを揃えることができることから高い時間分解
能の測定が可能であり、各装置間におけるトリガ動作を
関連させて制御できることから任意のトリガ動作の組み
合わせによる自由度の高い測定を行うことができる。

〈実施例〉 以下、図面を用いて本発明の実施例を詳細に説明する。

第１図は、本発明の原理説明図である１図において、１
はクロックＣＬＫの発生や切り換えを制御するサンプル
クロック制御回路であり、内部の基準クロツク１外部か
ら加えられる外部クロックおよび外部基準クロックを選
択的に外部基準クロックとして外部に出力するとともに
内部各部に出力する。２はＡ／Ｄ変換器であり、サンプ
ルクロック制御回路１から加えられるクロックＣＬＫに
従ってアナログ入力信号をデジタル信号に変換する。３
はＡ／Ｄ変換器２の出力データを格納するデータメモリ
である。４は図示しない外部装置との間で測定イネーブ
ル信号ＡＥＮ、ｉＩｌ定開始信号ＡＳＴ、　トリガイネ
ーブル信号ＴＥＮよりなる複数の測定制御信号の授受を
行い、これら測定制御信号に従ってデータメモリ２のデ
ータ格納動作を制御するデータメモリ制御回路である。

５はトリガ制御回路であり、外部から加えられる個別ト
リガ信号および同期トリ力信号を選択的に同期トリガ信
号として外部に出力するとともに、サンプルクロック制
御回路１から加えられるクロックに同期したトリガ信号
ＴＲＩＧをデータメモリ制御回路４に出力する。６は各
部を統轄制御する演算制御部（ＣＰＵ）であり、バス７
を介して各部と接続されている。

第２し１は第１図のように構成されるＡ／Ｄ変換装置の
並列接続状態説明図であり、Ｋ台を並列接続した例を示
している０図において、Ｎ０１１はマスター機として接
続され、ＮＯ１２〜Ｎｏ、にはスレーブ機として接続さ
れている。これらマスター機とスレーブ機の動作切り換
えはそれぞれの内部の演算制御部の制御により行われる
。個別トリガ信号はマスター機にのみ加えられている。

アナログ入力信号は各装置にそれぞれ加えられている。

外部クロックは必要に応じて全装置に共通に加えられる
。マスター機の外部基準クロックの出万端子、測定制御
信号の出力端子および同期１〜リガ信号の出力端子はＮ
ｏ、２のスレーブ機の外部基準クロックの入力端子、ｉ
定制御信号の入力端子および同期トリガ信号の入力端子
に接続され、Ｎｏ、２のスレーブ機の外部基準クロック
の出力端子、測定制御信号の出力端子および同期ｉ〜リ
ガ信号の出力端子は後続のＮｏ、３のスレーブ機の外部
基準クロックの入力端子、１１１１定制御信号の入力端
子および同期トリガ信号の入力端子に接続され、以下同
様に、Ｎｏ、（Ｋ−１＞のスレーブ機の外部基準クロッ
クの出力端子、測定制御信号の出力端子および同期トリ
ガ信号の出力端子はＮｏ。

Ｋのスレーブ機の外部基準クロックの入力端子。

測定制御信号の入力端子および同期トリガ信号の入力端
子に接続されている。

前述のように、測定制御信号には測定イネーブル信号Ａ
ＥＮ、測定開始信号ＡＳＴおよびトリガイネーブル信号
ＴＥＮの３種類がある。ここで、ＡＥＮ信号は測定可能
状態を示す信号であって、並列接続されたすべての装置
から出力されるものであり、すべての装置からの出力か
完了した時点でイネーブルになる。ＡＳＴ信号はＡＥＮ
信号がイネーブルになった後にマスター機から各スレー
ブ機に入力される。各スレーブ機はＡ　Ｓ　Ｔ’倍信号
受は付けることにより測定を開始する。ＴＥＮ信号はト
リガ待受は状態を示す信号であって、並列接続されたす
べての装置から出力されるものであり、すべての装置か
らの出力か完了した時点でイネーブルになる。

このように接続された装置の動作を説明する。

まず、マスター機としてまたは装置単体で動作する場合
を説明する。

タイムベースクロックとしては内部の基準クロックを選
択し、このクロックを各スレーブ機にも送出する。Ａ／
Ｄ変換器２のサンプルクロックとしては内部の基準クロ
ックまたはこれを分周したものを用いる。そして、ＡＥ
Ｎ信号がイネーブルになった後Ａ　Ｓ　’ｆ’信号を送
出し、同時に測定も開始する。また、’Ｔ’　Ｅ　Ｎ信
号がイネーブルになった後Ｔ　ＲＧ　Ｅ　Ｎ信号をイネ
ーブルにし、１−リカ制御回路５を動作状態にしてそれ
以降に入力される個別トリガ信号を受は付け、受は付け
た個別トリガ信号を同期トリガ信号として各スレーブ機
に出力する。

次に、スレーブ機として動作する場合を説明する。

タイムベースクロックとしてはマスター機から入力され
るものを用い、このクロックを後続のスレーブ機にも送
出する。Ａ／Ｄ変換器２のサンプルクロックとしてはこ
のクロックまたはこれを分周したものを用いる。測定動
作はマスター機から入力されるＡＳＴ信号を受は付けた
後開始する。

なお、受は付けたＡ　Ｓ　Ｔ’倍信号後続のスレーブ機
にも送出する。トリガ信号としてはマスター機から入力
される同期トリガ信号を受は付け、受は付けた同期トリ
ガ信号は後続のスレーブ機にも送出する。

このような構成によれば、第２図のような並列接続によ
る並列動作時において、各Ａ／Ｄ変換装置には共通の基
準クロックが供給されて各Ａ／Ｄ変換装置で個別に分周
されることから個別のサンフ“ルレートでＡ／Ｄ変換を
行うことができる。トリガはすべての装置がトリガ待受
は状態になるまで無効であるとともにトリガｎ能はマス
ター機のみ有効であり、各スレーブ機のトリガタイミン
グはマスター機のトリガタイミングと一致することにな
る。また、各Ａ／Ｄ変換装置における測定動作はすべて
の装置が測定可能になった状態で同時に開始するが測定
動作の終了タイミングはそれぞれ独立に設定でき、デー
タメモリ３のデータ長を任意に設定できることから自由
度の高い測定が可能になる。

第３図は第１図の一実雄例を示す構成説明図、第４図は
第３図の装置を並列接続した場合の説明図であり、第１
図および第２図と同一部分には同一符号を付けている。

これら図において、ＣＬＫＩＮは前段装置のサンプルク
ロック発生回路ｌから後続装置のサンプルクロック発生
回路１に入力される外部基準クロックであり、ＣＬＫＯ
ＵＴは前段装置のサンプルクロック発生回路１から後続
装置のサンプルクロック発生回路１に出力される外部基
準クロックである。ＡＥＮＳ−は前段装置のデータメモ
リ制御回路４から後続装置のデータメモリ制ｍ回路４に
出力される測定可能状態を示す信号であり、トランジス
タＴｒ１のベースに加えられている。ＡＥＮＲは前段の
各装置のデータメモリ制御回路４から後続装置のデータ
メモリ制御回路４に入力される測定可能状態を示す信号
であり、トランジスタＴｒ１のコレクタに加えられてい
る。ＡＥＮＩ、ＡＥＮＯは並列接続されたすべてのＡ／
Ｄ変換装置の測定可能状態を表わす信号であって、これ
らＡＥＮＩ、ＡＥＮＯの信号線はトランジスタＴｒｉの
コレクタに接続されていてＡＥＮＲ信号と同電位であり
、すべての装置のＡＥＮＳ−信号がイネーブルになった
状態で初めてイネーブルになる。なお、トランジスタＴ
ｒ１のコレクタはプルアップされ、エミッタは共通電位
点に接続されている。ＡＳＴＳは前段装置のデータメモ
リ制御回路４から後続装置のデータメモリ制御回路４に
出力される測定開始信号であり、セレクタ８の一方の入
力端子に加えられている。

ＡＳＴＩは前段の各装置のデータメモリ制御回路４から
後続装置のデータメモリ制御回路４に入力される測定開
始信号であり、セレクタ８の他方の入力端子に加えられ
ている。ＡＳＴＲは各装置のデータメモリ制御回路４に
セレクタ８を介して入力される測定開始信号であり、マ
スター機として動作する場きにはＡＳＴＳ信号か入力さ
れ、スレーブ機として動作する場合にはＡＳＴＩ信号が
入力される。ＡＳＴＯは前段装置から後続装置に出力さ
れる測定開始信号であり、セレクタ８を介してＡＳＴＲ
信号と同一の信号が出力される。ＴＥＮＳ−は前段装置
のデータメモリ制御回路４から後続装置のデータメモリ
制御回路４に出力されるトリガ待受は状態を示す信号で
あり、トランジスタＴｒ２のベースに加えられている。

ＴＥＮＲは前段装置のデータメモリ制御回路４から後続
装置のデータメモリ制御回路４に入力されるトリガ待受
は状態を示す信号であり、トランジスタＴｒ２のコレク
タに加えられている。ＴＥＮＩ、ＴＥＮＯは並列接続さ
れなずべてのＡ／Ｄ変換装置のトリガ待受は状態を表わ
す信号であって、これらＴＥＮＩ、ＴＥＮＯの信号線は
トランジスタＴｒ２のコレクタに接続されていてＴＥＮ
Ｒ信号と同電位であり、すべての装置のＴＥＮＳ−信号
がイネーブルになった状態で初めてイネーブルになる。

なお、トランジスタＴｒ２のコレクタはプルアップされ
、エミッタは共通電位点に接続されている。

ＭＳＩＤＩは前段装置から後続装置に入力される設定動
作モード識別信号であり、マスター機として動作するよ
うに設定されている場合にはＨレベルになり、スレーブ
機として動作するように設定されている場合にはＬレベ
ルになる。ＭＳＩＤＯは前段装置から後続装置に出力さ
れる設定動作モード識別信号であり、信号線の端部は共
通電位点に接続されている。ＴＲＧＥＮは各装置内でデ
ータメモリ制御回路４からトリガ制御回路５に対して出
力されるトリガ受付可能状態を示す信号、ＴＲＩＧはト
リガ制御回路５からデータメモリ制御回路４に入力され
るトリガ信号である。ＴＲＧＩは前段装置のトリガ制御
回路５がら後続装置のトリガ制御回路５に入力される同
期トリガ信号であり、ＴＲＧＯは前段装置のトリガ制御
回路５から後続装置のトリガ制御回路５に出力される同
期トリガ信号である。

第５図は、第２図のサンプルクロック発生回路１の具体
例を示す構成説明図である。９は内部基準クロックＩＮ
ＴＣＬＫを出力する内部基準クロック発生回路、１０は
内部基準クロックＩＮＴＣＬＫ、外部クロックＥＸＴＣ
ＬＫおよび外部基準クロックＣＬＫＩＮを選択するスイ
ッチ、１１はスイッチ１０で選択されたクロックを所望
の値に分周して内部の各部に出力する分周器である。な
お、スイッチ１０の出力信号は後続の装置に外部基準ク
ロックＣＬＫＯＵＴとして出力される。

第６図は、第２図のトリガ制御回路５の具体例を示す構
成説明図である。１２は個別トリガ信号と同期トリガ信
号ＴＲＣＩを選択するスイッチ、１３はスイッチ１２か
ら選択出力されるトリガ信号に対してトリガ時点でのア
ナログ入力信号（トリカポイントデータ）がＡ／Ｄ変換
器２でデジタル信号に変換されて出力されるまでの時間
差の補正を施した後トリガ信号ＴＲＩＧとしてデータメ
モリ制御回路４に出力するタイミング制御回路である。

なお、スイッチ１２の出力虐号は後続の装置に同期トリ
ガ信号ＴＲＧＯとして出力される。

第４図のように接続された装置の動作を説明する。

まず、マスター機の動作を説明する。

タイムベースクロツタとしては内部の基準クロックＩＮ
ＴＣＬＫを選択し、このクロックを各スレーブ機にも外
部基準クロックＣＬＫＯＵＴとして送出する。Ａ／Ｄ変
換器２のサンプルクロックＣＬＫとしては内部の基準ク
ロックＩＮＴＣＬＫまなはこれを分周器１１で分周した
クロックＣＬＫを用いる。測定開始信号ＡＳＴＲとして
はＡＳＴＳを選択し、この測定開始信号ＡＳＴＳをＡＳ
ＴＯとしてＮｏ．２のスレーブ機に出力する。トリガ制
御回路５はいずれかのトリガ信号を選択して内部のデー
タメモリ制御回路４にトリガ信号ＴＲＩＧとして出力す
るとともに同期トリガ信号ＴＲＧＯとしてＮｏ．２のス
レーブ機に出力する。

次に、スレーブ機の動作を説明する。

タイムベースクロックとしてはマスター機から入力され
る外部基準クロックＣＬＫＩＮを用い、このクロックを
後続のスレーブ機にも外部基準タロックＣＬＫＯＵＴと
して送出する。測定開始信号ＡＳＴＲとしてはマスター
機から入力されるＡＳＴＩを選択し、この測定開始信号
ＡＳＴＩを後続のスレーブ機にもＡＳＴＯとして送出す
る。トリガ制御回路５はトリガ信号としてマスター機か
ら入力される同期トリガ信号ＴＲＧＩを選択し、これを
同期トリガ信号ＴＲＧＯとして後続のスレーブ機にも送
出する。

このような構成によれば、各Ａ／Ｄ変換装置には共通の
基準クロックか供給されて各Ａ／Ｄ変換装置で個別に分
周されることから個別のサンプルレートでＡ／Ｄ変換を
行うことができる。例えば基準クロックの周波数を１０
ＭＨｚとすると、マスター機は１／１０分周してｔＭｓ
ｐｓとし、あるスレーブ機は１／１００分周して１００
ＫｓｐＳとし、他のスレーブ機はｌ／２分周して５Ｍ５
ｐｓ・・・という動作が可能である。

また、トリガ点の前後のデータ長も各装置毎に任意に設
定できる。具体的には、各装置の信号ＴＥＮＳ−を測定
開始からトリガ点よりも前に所定数のデータ長分のデジ
タルデータがデータメモリ３に格納された時点でイネー
ブルにする。これにより、すべての装置のＴＥＮＳ−信
号がイネーブルになった後、すなわちすべての装置のト
リガ点以前のデータ格納が終了した以降のトリガのみを
有効とするようになり、各装置毎にトリガ点以前のデー
タ長を任意に設定できる。トリガ点以降のデータ長は前
述のように各装置毎に任意に設定できるものであり、ト
リ力点の前後のデータ長を各装置毎に任意に設定するこ
とができる。

第７図は、前述の並列動作の流れを示すフローチャート
である。

まず、各装置はＭＳＩＤＩ信号のレベル状態を読み収り
、Ｈレベルの場合にはマスター機とじての設定を行い、
Ｌレベルの場合にはスレーブ機としての設定を行う。

各装置は、測定開始前の設定動作が完了するとＡＢＮＳ
−信号を出力する。すべての装置からＡＥＮＳ−信号が
出力された時点でＡＥＮＲ信号は一斉にイネーブルにな
り、この時点で初めて測定可能状態になる。

その後、マスター機が測定開始信号ＡＳＴＳを出力して
測定を開始する。マスター機から出力される測定開始信
号ＡＳＴＳはスレーブ機に対してはＡＳＴＯ信号になり
、スレーブ機はこの信号に従って測定を開始する。

測定開始後において、トリガ点前の必要数のデータ格納
などのトリガ受付のための設定が完了すると、各装置は
ＴＥＮＳ′信号を出力する。すべての装置からＴＥＮＳ
′信号が出力された時点でＴＥＮＲ信号は一斉にイネー
ブルになり、この時点ですべての装置はトリガ待受は状
態になる。ＴＥＮＲ信号がイネーブルになる以前はいず
れの装置もトリガ受付不可の状態である。

この後、マスター機に個別トリ力信号が入力されると、
マスター機からすべてのスレーブ機に対して同期トリガ
信号７ＲＧＯが出力される。スレーブ機はこの同期トリ
ガ信号ＴＲＧＯがＴＲＧＩとして入力された時点でトリ
ガ信号ＴＲＩＧを出力し、すべての装置にトリガがかか
ることになる。

このトリガ信号ＴＲＩＧにより、各装置のトリガデータ
を格納したアドレスが保存される。

１〜リ力信号入力後、各装置はそれぞれ独立に設定した
データ部分のデータの書込みを行う。所定データ長のデ
ータ書込みか終了すると、各装置は独立して測定を終了
する。

第８図は第３図の要部の接続図であり、第９図は第８図
の動作を説明するためのタイミングチャートである。

ＡＥＮＩ信号線とＡＥＮＯ信号線はＡＥＮＲ信号線とと
もにトランジスタＴｒのコレクタに接続されて同電位で
ある。各装置ともＡＥＮＳ−信号はＬレベルでイネーブ
ルであり、初期状態はＦ［レベルである。各装置はそれ
ぞれ独立にＡＥＮＳ−信号を出力するか、どれか１台で
もＡＥＭＳ−信号がＨレベルになるとＡＥＮＲ信号はす
べての装置にわたってＬレベルになる。すべての装置の
ＡＥＮＳ信号がＬレベルになった時点で各装置のトラン
ジスタＴｒがオフになり、ＡＥＮＲ信号はＨレベルにな
ってイネーブルになる。このように、最も遅いＡＥＮＳ
−信号（第９図ではＮｏ、ＫのＡＥＮＳ−信号）が入力
されるまですべての装置は測定可能状態にはならない。

なお、ＴＥＮＲ信号についてもＡＥＮＲ信号と同様に動
作することになる。

また、上記の実施例ではマスター機から基準クロックを
供給する例を説明したが、すべての装置に同一の外部ク
ロックを供給してすべての装置で外部クロックを選択す
ることにより同様の並列動作が可能である。

ところで、このような構成では、測定の自由度を高める
ために測定の終了は各装置でそれぞれ独立に終了させる
ようになっている。これにより、データメモリのデータ
長を各装置毎に個別に設定できる。

ところが、マスター機に外部クロックを入力してそれを
各スレーブ機に供給する場合において、マスター機の測
定が終了した時点でクロックを内部クロックに切り換え
たとき、スレーブ機の測定動作が終了していないことが
ある。この場合、スレーブ機のクロックは測定の途中で
外部クロックから内部クロックに切り換えられることに
なり、好ましくない。

このような不都合は、測定制御信号に測定終了状態を示
す測定終了信号ＡＥＮＤを追加することによって解決で
きる。

第１０図は測定終了信号ＡＥＮＤを追加した場合の測定
終了とクロックの切換に関連した部分を示す構成説明図
、第１１図は第１０図の装置を並列接続した場合の説明
図であり、第３図および第４図と同一部分には同一符号
を付けている。

ＡＥＮＤＲは前段装置のデータメモリ制御回路４から後
続装置のデータメモリ制御回路４に入力される測定終了
状態を示す信号であり、トランジスタＴｒ３のコレクタ
に加えられている。ＡＥＮＤＩ、ＡＥＮＤＯは並列接続
されたすべてのＡ／Ｄ変換装置の測定終了状態を表わす
信号であって、これらＡＥＮＤＩ、ＡＥＮＤＯの信号線
はトランジスタＴｒ３のコレクタに接続されていてＡＥ
ＮＤＲ信号と同電位であり、すべての装置のＡＥＮＤＳ
−信号がイネーブルになった状態で初めてイネーブルに
なる。なお、トランジスタＴｒ３のコレクタはプルアッ
プされ、エミッタは共通電位点に接続されている。ＴＢ
ＣＧはクロック切換信号であり、データメモリ制御回路
４からサンプルクロック発生回路１に出力される。

このような構成における並列運転の基本動作は前述の実
施例と同一であるのでここでは省略し、測定終了時の動
作とクロックの切換に関連した動作について説明する。

第１２図は第３図の要部の接続図であり、第１３図は第
１２図の動作を説明するためのタイミングチャートであ
る。

ＡＥＮＤＩ信号線とＡＥＮＤＯ信号線はＡＥＮＤＲ信号
線とともにトランジスタＴｒのコレクタに接続されて同
電位である。各装置ともＡＥＮＤＳ−信号はＬレベルで
アクティブであり、初期状態はＨレベルである。各装置
はそれぞれ独立にＡＢＮＤＳ−信号を出力するが、どれ
か１台でもＡＥＮＤＳ−信号がＨレベルになるとＡＥＮ
ＤＲ信号はすべての装置にわたってＬレベルになる。す
べての装置のＡＥＮＤＳ信号がＬレベルになった時点で
各装置のトランジスタＴｒがオフになり、ＡＥＮＤＲ信
号はＨレベルになってアクティブになる。このように、
最も遅いＡＥＮＤＳ−信号（第１２図ではＮｏ、２のＡ
ＥＮＤＳ−信号）が入力されるまですべての装置は測定
終了状態にはならない。

次に、タイムベースクロックの切換について説明する。

各装置がそれぞれ測定可能になったときに前述のように
ＡＥＮＳ−信号をＬレベル（アクティブ）にするが、こ
れらＡＥＮＳ−信号とＡＥＮＤＲ信号を使ってクロック
切換信号ＴＢＣＧ信号を生成し、このクロック切換信号
ＴＢＣＧ信号に従ってＡＥＮＳ−信号がアクティブにな
ってからＡＥＮＤＲ信号がアクティブになるまでの間の
測定中以外はずべて内部クロックになるように第５図の
スイッチ１０を制御する。

第１３図はこのように構成された装置の並列動作の流れ
を示すフローチャートである。前述第７図と異なる点は
、測定終了時の動作とクロックの切換の２点である。

〈発明の効果〉 以上説明したように、本発明によれば、各装置毎に独立
したサンプルクロックの周期で測定できることから、時
間分解能の高い測定と比較的長時間の測定とを同時に並
行して行うことができる。

また、測定はすべての装置が測定可能状態になってから
同時に開始するように構成されていることから、外部か
らすべての装置に測定開始命令を与える工夫は不要にな
る。

また、すべての装置のトリガ待受けのための設定が完了
するまでトリガは受は付けられないことから、トリガ点
前のデータ長を各装置毎に任意に設定することができる
。

また、各データメモリのデータ長を各装置毎に独立して
任意に設定できることから、短期間の測定と長期間の測
定を並行して行える。

また、トリガ点の前後のデータ長を各装置毎に任意に設
定できることから、例えば２台のＡ／Ｄ変換装置に同一
のアナログ入力信号を入力して一方の装置ではトリガ点
以前のデータを格納して他方の装置にはトリガ点以降の
データを格納することにより、測定時のデータ長を２倍
に拡大した測定が行える。

さらに、タイムベースクロックとして測定時は外部クロ
ックを使用してその他の時は内部クロックに切り換える
場合にも、複数の装置の並列運転に不都合を生じること
はない。

このように、自由度の高い種々の測定が可能なＡ／Ｄ変
換装五が実現できる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は第１図の装置の
並列接続図、第３図は本丸明の一実施例を示す構成説明
図、第４図は第３図の装置の並列接続図、第５図は本発
明におけるサンプルクロック発生回路の具体例を示す構
成説明図、第６図は本発明におけるトリ力制御回路の具
体例を示す構成説明図、第７図は第４図の動作の流れを
示すフローチャート、第８図は第３図の要部接続図、第
９図は第８図の動作を説明するためのタイミングチャー
ト、第１０図は測定終了信号を追加した場合の測定終了
とクロックの切換に関連した部分を示す構成説明図、第
１１図は第１０図の装置を並列接続した場合の説明図、
第１２図は第３図の要部の接続図、第１３図は第１２図
の動作を説明するためのタイミングチャート、第１４図
は第１０図の回路を追加した装置の動作の流れを示すフ
ローチャートである。 １・・・サンプルクロック発生回路、２・・・Ａ／Ｄ変
換器、３・・・データメモリ、４・・・データメモリ制
御回路、５・・・トリガ制御回路、６・・・演算制御部
（ＣＰＵ）、７・・・バス。 第５図 ＣＬに 第３図 第９図 一−ｔ

Claims (1)

1. 【特許請求の範囲】 内部の基準クロック、外部から加えられる外部クロック
   および外部基準クロックを選択的に外部基準クロックと
   して外部に出力するとともに分周器を介して内部各部に
   出力するサンプルクロック制御回路と、 このサンプルクロック制御回路の分周器から加えられる
   クロックに従ってアナログ入力信号をデジタル信号に変
   換するＡ／Ｄ変換器と、 このＡ／Ｄ変換器の出力データを格納するデータメモリ
   と、 外部装置との間で複数の測定制御信号の授受を行い、こ
   れら複数の測定制御信号に従つて前記データメモリのデ
   ータ格納動作を制御するデータメモリ制御回路と、 外部から加えられる個別トリガ信号および同期トリガ信
   号を選択的に同期トリガ信号として外部に出力するとと
   もに前記サンプルクロック制御回路の分周器から加えら
   れるクロックに同期させるタイミング制御回路を介して
   従って前記データメモリ制御回路に出力するトリガ制御
   回路と、これら各部を統轄制御する演算制御部、 を設けたことを特徴とするＡ／Ｄ変換装置。